KR102053973B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR102053973B1
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포-니엔 첸
첸 후아 차이
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

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Abstract

반도체 디바이스는, 제1 도전성 타입을 갖는 기판; 상기 기판 내에 형성되고 제2 도전성 타입을 갖는 제1 웰; 상기 제1 웰 내에 형성되고 상기 제1 도전성 타입을 갖는 제1 확산 영역; 상기 제1 웰 및 상기 제1 확산 영역 위에 배치되는 제1 층간 유전체 층; 및 도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 제1 확산 영역과 오버랩되고 제1 웰과는 적어도 부분적으로 오버랩된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
[본원과 관련된 상호 참조 문헌]
본 출원은 여기에 전체가 참조로 포함된 미국 가출원 62/440,081(출원일 : 2016년 12월 29일)에 대한 우선권을 주장한다.
본 개시는 반도체 디바이스의 제조 방법에 관한 것이고, 특히 하부 구조 위에 저항기 와이어(resistor wire)를 위한 구조 및 제조 방법에 관한 것이다.
IC(integrated circuit) 또는 LSI(large scale integration)와 같은 반도체 디바이스에서, 다수의 레지스터가 사용된다. 저항기들 중 일부는 기판 내에 형성된 확산 영역들이고, 저항기들 중 일부는 하부 구조 상의 상부 층 내에 형성된 도전층들이다. 반도체 디바이스 치수의 감소에 의해, 저항기들의 저감된 기생 용량이 요구된다.
본 개시는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1c는 본 개시의 실시형태에 따른 반도체 디바이스의 다양한 레이아웃들(평면도)을 나타낸다.
도 2는 본 개시의 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 3은 본 개시의 다른 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 4는 본 개시의 실시형태에 따른 반도체 디바이스 제조 프로세스의 다수의 스테이지들 중 하나를 나타낸다.
도 5는 본 개시의 실시형태에 따른 반도체 디바이스 제조 프로세스의 다수의 스테이지들 중 하나를 나타낸다.
도 6은 본 개시의 실시형태에 따른 반도체 디바이스 제조 프로세스의 다수의 스테이지들 중 하나를 나타낸다.
도 7은 본 개시의 실시형태에 따른 반도체 디바이스 제조 프로세스의 다수의 스테이지들 중 하나를 나타낸다.
도 8은 본 개시의 다른 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 9는 본 개시의 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 10은 본 개시의 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 11은 본 개시의 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 12는 본 개시의 다른 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
도 13은 본 개시의 다른 실시형태에 따른 반도체 디바이스의 단면도를 나타낸다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본 개시를 간략화하기 위해 콤포넌트들 및 어레인지먼트들의 특정 실시형태들 또는 실시예들이 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 엘리먼트들의 치수는 개시된 범위 또는 값들에 한정되지 않지만, 프로세스 조건들 및/또는 원하는 디바이스의 특성들에 따를 수 있다. 또한, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐에 인터포징(interposing)하는 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 여러가지 피쳐는 간단함과 명확함을 위해 상이한 스케일(scale)로 임의적으로 도시되어 있을 수 있다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피처(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 디바이스는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)들도 마찬가지로 해석될 수 있다. 또한, "~으로 만들어진(made of)"의 용어는 "포함하다(comprising)" 또는 "~으로 구성된다(consisting of)"를 의미할 수 있다.
도 1a는 본 개시의 실시형태들에 따른 반도체 디바이스의 레이아웃 구조를 예시하는 (위에서 본) 평면도를 나타낸다. 도 1b 및 도 1c는 본 개시의 실시형태들에 따른 다른 레이아웃 구조들을 나타낸다. 도 2는 도 1a의 라인 X1-X1에 대응하는 단면도를 나타낸다.
도 1a에서, Y 방향으로 연장되는 저항기 와이어(200)가 제공된다. 저항기 와이어(200)는 금속, 금속 합금, 또는 금속 질화물과 같은 도전성 물질로 만들어진다. 저항기 와이어(200)는 저항기이기 때문에, 신호 전송을 위한 다른 와이어들에 비해 저항기 와이어(200)의 도전성은 비교적 낮다. 저항기 와이어(200)의 저항성은 일부 실시형태에서 약 1 Ω/□로부터 약 1000 Ω/□까지의 범위 내에 있다. 저항기 와이어(200)의 물질은 예컨대 TiN, TaN 또는 TiSiN을 포함한다.
저항기 와이어(200)의 사이즈 및 두께는 저항기 와이어(200)의 목적 또는 애플리케이션에 따라 변경될 수 있다. 일부 실시형태들에서, 저항기 와이어(200)의 두께(T1)(도 2 참조)는 약 1 nm로부터 약 10 nm까지의 범위 내에 있고, 다른 실시형태들에서는, 약 3 nm로부터 약 6 nm까지의 범위 내에 있다. 저항기 와이어(200)의 폭(W1)은 약 20 nm로부터 약 200 nm까지의 범위 내에 있고, 다른 실시형태들에서는, 약 40 nm로부터 약 100 nm까지의 범위 내에 있다.
도 1a 및 도 2에 도시된 바와 같이, 저항기 와이어(200)는 저항기 와이어(200)가 상부 층 금속 와이어(400)를 통해 다른 회로 엘리먼트에 접속하기 위한 콘택트들(또는 비아들)(300A 및 300B)을 포함한다. 일부 실시형태들에서, 저항기 와이어(200)에 오직 2개의 콘택트들(300A 및 300B)이 제공된다. 다른 실시형태에서, 4개의 콘택트가 제공되고, 그 중 2개는 서로 인접하게 배열되어 그 사이에 전류 흐름을 제공하기 위해 사용되고, 나머지 2개는 서로 인접하게 배열되어 전압을 측정하거나 전압 강하를 얻기 위해 사용된다. 일부 실시형태들에서, 저항기 와이어(200)의 길이(L1)(콘택트들(300A 및 300B) 사이의 거리)는 약 100 nm로부터 약 10 μm까지의 범위 내에 있고, 다른 실시형태들에서는, 약 200 nm로부터 약 5 μm까지의 범위 내에 있다.
도 1a 및 도 2에 도시된 바와 같이, 저항기 와이어(200) 바로 아래에서, 하나 이상의 더미 구조체들(10)(예컨대, 더미 게이트 구조체들) 및 하나 이상의 제1 확산 영역들(50)이 기판(1) 상에 배치된다. 일부 실시형태들에서, p-타입 기판(1) 내에 제1 웰(well)(20)(예컨대, P-웰)이 형성되고, 제1 웰(20) 내에 제2 웰(30)(예컨대, N-웰)이 형성된다. 제1 웰(20)의 도전성 타입은 기판(1)의 도전성 타입과 동일하고, 제2 웰(30)의 도전성 타입과 상이하다. 특정 실시형태들에서, 제1 웰(20)은 형성되지 않고 제2 웰(30)이 기판(1) 내에 형성된다.
일부 실시형태들에서, 제1 및/또는 제2 웰은 예컨대 하나 이상의 이온 주입 동작들 및/또는 하나 이상의 열적 확산 동작들에 의해 형성되는 평면 타입 FET들을 위한 기판(1)의 일부가 된다. 다른 실시형태들에서, 제1 및/또는 제2 웰은 기판(1) 상에 배치된 핀 구조체이다. 특정 실시형태들에서, 적어도 제2 웰(30)은 X 방향으로 연장되는 하나 이상의 더미 핀 구조체들이다.
핀 구조체는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 핀 구조체가 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예컨대 단일의 직접 포토리소그래피 프로세스를 이용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예컨대, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 이용하여 패터닝된다. 자기 정렬 프로세스를 이용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서들 또는 맨드렐(mandrel)들이 핀 구조체들을 패터닝하기 위해 사용될 수 있다.
도 1a 및 도 2에 도시된 바와 같이, 저항기 와이어(200)는 평면도에서 더미 게이트 구조체들(10) 및 제1 확산 영역(50)과 완전히 오버랩된다. 또한, 저항기 와이어(200)는 제1 및 제2 웰(20, 30)과 적어도 부분적으로 오버랩된다. 더미 게이트 구조체들(10) 각각은 더미 게이트 유전체 층 및 더미 게이트 전극을 포함할 수 있다. 본 개시에서, 더미 "엘리먼트"는 "엘리먼트"가 전기적 기능을 갖지 않거나 기능 회로의 일부가 아니라는 것을 의미하고, "평면도"는 위로부터 기판(1)을 향하여 기판(1)의 법선(Z 방향)을 따른 도면을 의미한다. 일부 실시형태들에서, 게이트 캡 절연 층(gate cap insulating layer)(12)이 더미 게이트 구조체(10) 상에 제공된다.
일 실시형태에서, 복수의 더미 게이트 구조체들(10)이 제2 웰(20) 상에 배치된다. 더미 게이트 구조체들의 수는 저항기 와이어 당 하나만큼 작을 수 있고 2개 이상의 더미 게이트 구조체들이 제공될 수 있다. 도 2에서, 2개의 더미 게이트 구조체들이 도시되어 있지만, X 방향을 따른 저항기 와이어(200) 아래의 더미 게이트 구조체들의 수는 2개로 제한되지 않는다. 복수의 더미 게이트 구조체들(10)은 Y 방향으로 연장되어 X 방향으로 배열된다. 예컨대, 일부 실시형태들에서, 도 1a에 도시된 바와 같이, 더미 게이트 구조체들(1)은 저항기 와이어(200) 아래에 2 × 2 행렬로 배치된다. 도 1a에 도시된 바와 같이, 저항기 와이어(200)는 평면도에서 전체 3개의 더미 게이트 구조체들과 오버랩된다.
평면도에서, 한쌍의 콘택트들(300A 및 300B) 사이에 더미 게이트 구조체들(10)이 배치되고, 이에 따라 콘택트들은 더미 게이트 구조체들(10)과 오버랩되지 않는다. 그러나, 다른 실시형태들에서, 콘택트들 중 적어도 하나는 더미 게이트 구조체들(10)과 오버랩된다.
평면도에서, 한쌍의 한쌍의 콘택트들(300A 및 300B) 사이에 제1 확산 영역(50)도 배치된다. Y 방향을 따른 제1 확산 영역(50)의 치수는, 일부 실시형태들에서, Y 방향을 따른 더미 게이트 구조체(10)의 치수보다 작고, 더미 게이트 구조체(10)의 치수와 동일하거나 더 클 수 있다. 도 1a에서, 평면도에서, 하나의 제1 확산 영역(50)은 2개의 더미 게이트 구조체들(10)에 의해 샌드위칭된다. 다른 실시형태들에서, 다수의(예컨대, 2, 3, 4, ...) 제1 확산 영역들(50)은 도 1c에 도시된 바와 같이 평면도에서 2개의 더미 게이트 구조체들(10)에 의해 샌드위칭된다. 특정 실시형태들에서, 도 1c에 도시된 바와 같이, 평면도에서, 하나의 제1 확산 영역(50)은 2개 이상의 쌍의 더미 게이트 구조체들(10)에 의해 샌드위칭된다.
또한, 도 1b에 도시된 바와 같이, 제1 확산 영역들(50)은 2개의 인접한 더미 게이트 구조체들(10)의 사이뿐만 아니라 개별 더미 게이트 구조체들(10)의 대향 측들 중 하나 이상에도 배치된다. 일부 실시형태들에서, 제1 확산 영역(50)은 실리사이드 층으로 또는 실리사이드 층 없이 도핑된 에피택셜 층이다.
도 1a에서, 저항기 와이어(200)의 외측에 더미 게이트 구조체들(10)이 배치된다. 일부 실시형태들에서, 더미 구조체들 대신 액티브(active) FET들이 배치될 수 있다. 일부 실시형태들에서, 콘택트 층(57)은 도전성 물질로 만들어지고 제1 확산 영역(50) 상에 형성된다.
도 1b에서, 2개의 세트의 저항기 와이어들(200)은 평면도에서 그 사이에 더미 게이트 구조체가 끼워져서(interposed) 배치된다. 일부 실시형태들에서, 액티브 FET들은 2개의 세트의 저항기 와이어 사이에 끼워질 수 있다. 일부 실시형태들에서, 인접한 2개의 저항기 와이어들(200) 사이의 공간은 약 10 nm로부터 약 2 μm까지의 범위 내에 있다. 또한, 도 1c에서, 2개의 저항기 와이어들(200)은 그 사이에 더미 게이트 구조체들이 끼워지지 않고 서로 인접하여 배치된다. 일부 실시형태들에서, 인접한 2개의 저항기 와이어들(200) 사이의 공간은 약 50 nm로부터 약 1 μm까지의 범위 내에 있다.
도 2에 도시된 바와 같이, 일부 실시형태들에서, 격리 절연 층들(STI, shallow trench isolation)(40)도 제1 및 제2 웰(20, 30)에 배치된다. 도 1a 내지 도 1c에서, 격리 절연 층(40)은 간략함으로 위해 생략된다. 또한, 일부 실시형태들에서, 제1 층간 유전체(ILD, interlayer dielectric) 층(60)이 더미 게이트 구조체들(10) 상에 형성된다. 더미 게이트 구조체들(10)은 제1 ILD 층(60)에 매립될 수 있다. 일부 실시형태들에서, 제1 ILD 층(60) 상에 제2 ILD 층(100)이 더 배치되고, 제2 ILD 층(100)에 저항기 와이어(200)가 매립된다. 일부 실시형태들에서, 게이트 캡 절연 층(12)의 상부 표면과 저항기 와이어(200)의 하부 사이의 거리(D1)는 약 5 nm로부터 20 nm까지의 범위 내에 있다. 일부 실시형태들에서, 저항기 와이어(200)의 하부와 금속 와이어들(400)의 상부 층 사이의 거리(D2)(제2 ILD 층(100)의 두께와 동일함)는 약 10 nm로부터 50 nm까지의 범위 내에 있다.
일부 실시형태들에서, 콘택트들(300A 및 300B)은 제2 ILD 층(100)에 형성된다. 다른 실시형태들에서, 제2 ILD 층(100) 상에 형성된 상부 ILD 층들 중 하나에 저항기 와이어(200)가 형성되고, 제2 ILD 층(100) 상에 형성된 상부 ILD 층들 중 하나에 콘택트들(300A 및 300B)이 형성된다.
일부 실시형태들에서, 기판(1)은 예컨대 약 1 × 1015 cm- 3로부터 약 1 × 1018 cm-3까지의 범위 내의 불순물 농도를 가진 p-타입 실리콘 기판이다. 다른 실시형태들에서, 기판은 약 1 × 1015 cm- 3로부터 약 1 × 1018 cm-3까지의 범위 내의 불순물 농도를 가진 n-타입 실리콘 기판이다. 대안적으로, 기판은, 게르마늄과 같은 다른 기본 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시형태에서, 기판은 SOI(silicon-on-insulator) 기판의 실리콘 층이다.
일부 실시형태들에서, 제1 웰(20)은 약 1 × 1013 내지 약 5 × 1013 atoms/cm3의 도핑 농도로 BF2 및/또는 In으로 도핑된 p-타입 웰이다. 다른 실시형태들에서, 상기 농도는 약 2.5 × 1013 내지 약 3 × 1013 atoms/cm3이다.
일부 실시형태들에서, 제2 웰(30)은 약 1 × 1013 내지 약 1 × 1014 atoms/cm3의 도핑 농도로 As 및/또는 P로 도핑된 n-타입 웰이다. 다른 실시형태들에서, 상기 농도는 약 4 × 1013 내지 약 5 × 1013 atoms/cm3이다. 일부 실시형태들에서, 주입 에너지는 약 40 keV 내지 약 150 keV이다. 일부 실시형태들에서, 제2 웰(30)은 전기적으로 부동한다(electrically floating).
일부 실시형태들에서, 제1 확산 영역(50)은 약 1 × 1014 내지 약 1 × 1016 atoms/cm3의 도핑 농도로 BF2 및/또는 In으로 도핑된 과도핑(heavily-doped) p-타입(P+) 웰이다. 다른 실시형태들에서, 상기 농도는 약 5 × 1014 내지 약 5 × 1015 atoms/cm3이다.
상기 구조에 의해, 2개의 커패시턴스(C1 및 C2)가 형성되어 직렬로 접속된다. 저항기 와이어(200)와 제1 확산 영역(50)(예컨대, p-타입) 사이에 제1 커패시턴스(C1)가 형성되고, 제1 확산 영역(50)과 제2 웰(30)(예컨대, n-타입) 및/또는 제1 웰(예컨대, p-타입)(그리고 기판(예컨대, p-타입)) 사이에 제2 커패시턴스(C2)가 형성된다. 직렬 접속 커패시턴스는 저항기 와이어(200)와 기판(1) 사이의 전체 기생 용량을 감소시킬 수 있다.
일부 실시형태들에서, 저항기 와이어(200)와 기판(1) 사이의 기생 용량은, 제2 웰(30)이 p-타입이고 제1 웰(20)과 기판(1)이 동일한 경우에 비해, 44%까지 감소될 수 있다.
일부 실시형태들에서, 도핑된 제2 웰930) 대신, 도 3에 도시된 바와 같이, 기판(1) 및/또는 제1 웰(20) 상에 진성 층(intrinsic layer)(31)이 형성된다. 진성 또는 비도핑 반도체 층(31)은 의도적인 도펀트(dopant) 추가 없이 에피택셜 성장에 의해 형성될 수 있다. 진성 또는 비도핑 반도체 층(31)의 불순물 농도는 약 1 × 1011 atoms/cm3 미만이다. 일부 실시형태들에서, 진성 또는 비도핑 반도체 층(31)은 에패택셜 형성된 실리콘 층이다.
도 4 내지 도 11은 본 개시의 실시형태들에 따른 반도체 디바이스의 순차적 제조 프로세스의 다수의 스테이지들을 예시한 단면도들을 나타낸다. 도 4 내지 도 11에 도시된 프로세스들 이전, 도중, 이후에 추가 동작들이 제공될 수 있고, 이하 설명되는 동작들 중 일부는 방법의 추가적인 실시형태들을 위해 교체 또는 제거될 수 있는 것으로 이해된다. 상기 동작/프로세스의 순서는 교체 가능하다.
도 4 내지 도 7은 도 2에 대응하는 저항기 와이어 영역을 예시한 단면도들을 나타낸다.
도 4에 도시된 바와 같이, 제1 웰(20)과 격리 절연 층 (STI)(40)가 기판 상에 형성된다. 상기한 바와 같이, 제1 웰(20)은 X 방향으로 연장되는 핀 구조체가 되거나, 격리 절연 층(40)에 의해 둘러싸이는 벌크 층(기판의 일부)이 될 수 있다. 제1 웰(20)은 마스크 패턴으로 또는 마스크 패턴 없이 하나 이상의 이온 주입 동작들에 의해 형성된다.
이어서, 도 5에 도시된 바와 같이, 제2 웰(30)이 제1 웰(20)에 형성된다. 제2 웰(30)은 마스크 패턴으로 또는 마스크 패턴 없이 하나 이상의 이온 주입 동작들에 의해 형성된다.
후속하여, 게이트 구조체(10) 상에 게이트 캡 절연 층(12)이 형성된 게이트 구조체들(10)이 형성된다. 저항기 와이어 영역에서, 게이트 구조체(10)는 더미 게이트이다. 또한, 측벽 스페이서(sidewall spacer)(14)가 게이트 구조체(10)의 대향 측면 상에 형성된다.
일부 실시형태들에서, 게이트 구조체(10)는 게이트 대체 기술에 의해 형성된 금속 게이트 구조체이다. 다른 실시형태들에서, 게이트 구조체(10)는 폴리실리콘에 의해 형성된다.
이어서, 도 7에 도시된 바와 같이, 제1 확산 영역(50)은 마스크 패턴으로 또는 마스크 패턴 없이 하나 이상의 이온 주입 동작들에 의해 형성된다. 도 7에서 제1 확산 영역(50)은 2개의 게이트 구조체들(10) 사이에 형성되었지만, 제1 확산 영역들은 다른 실시형태들에서 게이트 구조체들의 대향 측면들 상에 형성된다. 제1 확산 영역(50)은 측벽 스페이서들(14)이 형성되기 전에 형성될 수 있다.
도 8 내지 도 11은 액티브 회로 엘리먼트가 형성된 회로 영역 및 저항기 와이어 영역을 예시하는 단면도들을 나타낸다. 도 8 내지 도 11은 저항기 와이어 영역뿐만 아니라 액티브 FET을 포함하는 회로 영역도 나타낸다.
도 8은 게이트 구조체들이 제1 층간 유전체(ILD) 층(60)으로 커버된 후의 반도체 디바이스의 구조를 나타낸다. 도 8의 회로 영역에서, 게이트 구조체들(9')은 채널 층 상에 형성되고, 예컨대 핀 구조체(5')의 일부 및 캡 절연 층들(12')은 게이트 구조체들(9') 상에 배치된다. 일부 실시형태들에서, 게이트 구조체(9')는 하이-k 게이트 유전체 등을 포함하는 금속 게이트 구조체이다. 핀 구조체(5')는 격리 절연 층(40)으로부터 돌출된다. 일부 실시형태들에서, 금속 게이트 구조체들(9')의 두께는 15 nm로부터 50 nm까지의 범위 내에 있다. 캡 절연 층(12')의 두께는 일부 실시형태들에서 약 10 nm로부터 약 30 nm까지의 범위 내에 있고, 다른 실시형태들에서는 약 15 nm로부터 약 20 nm까지의 범위 내에 있다. 금속 게이트 구조체(9') 및 캡 절연 층(12')의 측벽들에는 측벽 스페이서들(14')이 제공된다. 측벽 스페이서들의 하부에서의 측벽 스페이서들(14')의 필름 두께는 일부 실시형태들에서 약 3 nm로부터 약 15 nm까지의 범위 내에 있고, 다른 실시형태들에서는 약 4 nm로부터 약 10 nm까지의 범위 내에 있다. 금속 게이트 구조체(9'), 캡 절연 층(12'), 및 측벽 스페이서들(14')의 조합을 집합적으로 게이트 구조체라고 할 수 있다. 또한, 소스/드레인(S/D) 영역들(55')은 게이트 구조체들에 인접하여 형성되고, 게이트 구조체들 사이의 스페이스들은 제1 ILD 층(60)으로 충전된다. S/D 영역들(55')은 하나 이상의 반도체 층들로 도핑된 영역 및/또는 에피택셜 형성된 영역이다. 일부 실시형태들에서, WSi, CoSi, NiSi, 또는 TiSi 등의 실리사이드 층은 S/D 영역들(55') 상에 형성된다.
마찬가지로, 저항기 영역에서 실질적으로 동일한 구조가 형성된다. 더미 금속 게이트 구조체들(10)은 도 4 내지 도 7에 관하여 위에서 설명한 기판 위에 형성된다.
본 실시형태에서, 게이트 대체 프로세스에 의해 제조된 FinFET(fin filed effect transistor)들이 채택된다. 금속 게이트 구조체(9' 및/또는 10)는, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC,TiAlN, TaN, NiSi, CoSi, 다른 도전성 물질들과 같은 금속 물질 중 하나 이상의 층들을 포함한다. 채널 층과 금속 게이트 사이에 배치된 게이트 유전체 층은 하이-k 금속 산화물과 같은 금속 산화물들 중 하나 이상의 층들을 포함한다. 하이-k 유전체들을 위해 사용되는 금속 산화물들의 예들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이것들의 혼합물의 산화물들을 포함한다. 일부 실시형태들에서, 게이트 유전체 층과 금속 물질 사이에 하나 이상의 일 함수 조정 층(work function adjustment layer)들이 개재된다(interposed). 일 함수 조정 층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이 물질들 중 2개 이상의 다중층과 같은 도전성 물질로 만들어진다. n-채널 FET을 위하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, 및 TaSi 중 하나 이상이 일 함수 조정 층으로서 사용되고, p-채널 FET을 위하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다.
캡 절연 층(12, 12')은 SiN, SiCN, 및 SiOCN을 포함하는 실리콘 질화물계 물질과 같은 절연 물질 중 하나 이상의 층들을 포함한다. 측벽 스페이서들(14, 14')은 캡 절연 층과 상이한 물질로 만들어지고 SiN, SiON, SiCN, 및 SiOCN을 포함하는 실리콘 질화물계 물질과 같은 절연 물질의 하나 이상의 층들을 포함한다. 제1 ILD 층(60)은 이산화규소(SiO2), SiON, SiCO, 또는 SiOCN을 포함하는 실리콘 산화물계 물질, 또는 다른 로우-k 물질들과 같은 절연 물질의 하나 이상의 층들을 포함한다.
이 층들의 각각이 선택적으로 에칭될 수 있도록, 측벽 스페이서들의 물질, 캡 절연 층들의 물질, 및 제1 ILD 층의 물질은 서로 상이하다. 일 실시형태에서, 측벽 스페이서들은 SiOCN, SiCN, 또는 SiON으로 만들어지고, 캡 절연 층들은 SiN으로 만들어지고, 제1 ILD 층(60)은 SiO2로 만들어진다.
이어서, 도 9에 도시된 바와 같이, 제2 ILD 층(100A)의 하방 부분은 제1 ILD 층(60) 위에 형성된다. 일부 실시형태들에서, 후속 콘택트 홀 에칭 동작(subsequent contact hole etching operation)에서 제1 에치 스탑층(ESL: etch stop layer)으로서 기능하는 제1 절연 층(105)은 제1 ILD 층(60)과 제2 ILD 층(100A)의 하방 부분 사이에 배치된다.
제1 절연 층(105)은 SiN, SiCN, 또는 SiOCN과 같은 실리콘 질화물계 물질의 하나 이상의 층들을 포함한다. 제2 ILD 층(100A)은 이산화규소(SiO2), SiON, SiCO, 또는 SiOCN과 같은 실리콘 산화물계 물질, 또는 로우-k 물질들과 같은 절연 물질의 하나 이상의 층들을 포함한다.
제2 ILD 층(100A)의 하방 부분을 형성한 후에, 도 9에 도시된 바와 같이, 제2 ILD 층(100A)의 하방 부분 상에 저항기 와이어(200)가 형성된다. 제2 ILD 층(100A)의 하방 부분 위에 도전성 물질의 블랭킷 층(blanket layer)이 형성되고, 저항기 와이어(200)을 얻기 위해 패터닝 동작이 수행된다. 블랭킷 층은 스퍼터링 또는 다른 적합한 필름 형성 방법들을 포함하는 CVD, PVD(physical vapor deposition)에 의해 형성될 수 있다.
이어서, 제2 ILD 층의 하방 부분 위에 제2 ILD 층의 상방 부분이 형성되고, 도 10에 도시된 바와 같이 제2 ILD 층(100) 내에 저항기 와이어(200)가 매립된다. 일부 실시형태들에서, 회로 영역에서는, 예컨대 도 10에 도시된 바와 같이, 듀얼 다마신 프로세스를 이용함으로써 제1 콘택트 플러그(70) 및 제1 금속 배선(75)이 형성된다. 제1 콘택트 플러그(70) 및 제1 금속 배선(75)은 Cu, Al, Ti, Co, W, 또는 Ni, 또는 이들의 합금들, 또는 TiN 또는 TaN 중 하나 이상의 층들을 포함한다.
또한, 도 11에 도시된 바와 같이, 제2 ILD 층(100) 위에 제3 ILD 층(120)이 형성된다. 일부 실시형태들에서, 후속 콘택트 홀 에칭 동작(subsequent contact hole etching operation)에서 제2 ESL로서 기능하는 제2 절연 층(125)은 제2 ILD 층(100)과 제3 ILD 층(120) 사이에 배치된다. 제3 ILD 층(120)과 제2 ESL(125)의 물질들 또는 구성은 제2 ILD 층(100)과 제1 ESL(105)의 물질들 또는 구성과 유사하다.
제3 ILD 층(120)이 형성된 후에, 도 9a에 도시된 바와 같이, 콘택트(300)가 형성되어 저항기 와이어(200)에 접속된다.
일부 실시형태들에서, 회로 영역에서는, 도 11에 도시된 바와 같이, 듀얼 또는 싱글 다마신 프로세스를 이용함으로써 제2 콘택트 플러그(80) 및 제2 금속 배선(85)이 형성된다. 콘택트(300)는 제2 콘택트 플러그(80) 및/또는 제2 금속 배선(85)과 동일 시간에 형성될 수 있다. 제2 콘택트 플러그(80)와 제2 금속 배선(85)의 물질들 또는 구성은 제1 콘택트 플러그(70)와 제1 금속 배선(75)의 물질들 또는 구성과 유사하다.
도 12는 배선 구조의 다른 실시형태를 나타낸다. 도 12에서, 저항기 와이어(200)는 제3 ILD 층(120)에 매립된다.
도 8의 구조가 형성된 후에, 제2 ILD 층(100) 및 제1 ESL(105)이 제1 ILD 층(60) 위에 형성된다. 일부 실시형태들에서, 회로 영역에서는, 제1 콘택트 플러그(70) 및 제1 금속 배선(75)이 형성된다. 이어서, 제2 ILD 층(100) 위에 제3 ILD 층(120)의 하방 부분이 형성된다. 일부 실시형태들에서, 후속 콘택트 홀 에칭 동작(subsequent contact hole etching operation)에서 제2 ESL로서 기능하는 제2 절연 층(125)은 제2 ILD 층(100)과 제3 ILD 층(120)의 하방 부분 사이에 배치된다.
제3 ILD 층의 하방 부분을 형성한 후에, 제3 ILD 층(120)의 하방 부분 상에 저항기 와이어(200)가 형성된다. 이어서, 제3 ILD 층의 하방 부분 위에 제3 ILD 층(120)의 상방 부분이 형성되고, 제3 ILD 층(120) 내에 저항기 와이어(200)가 매립된다. 또한, 도 12에 도시된 바와 같이, 제3 ILD 층(120) 내에 콘택트(300)가 형성된다. 일부 실시형태들에서, 회로 영역에서는, 예컨대 듀얼 다마신 프로세스를 이용함으로써 제2 콘택트 플러그(80) 및 제2 금속 배선(85)이 형성된다. 일부 실시형태들에서, 콘택트(300)는 제2 콘택트 플러그(80) 및/또는 제2 금속 배선(85)과 동일 시간에 형성된다.
도 13은 본 개시의 다른 실시형태의 단면도를 나타낸다. 도 12에서, 저항기 와이어(200)는 상부(예컨대, 제4) ILD 층(130)에 매립된다.
도 10의 구조가 형성된 후에, 제3 ILD 층(120) 및 제2 ESL(125)이 제2 ILD 층(100) 위에 형성된다. 제3 ILD 층(120)이 형성된 후에, 일부 실시형태들에서, 회로 영역에서는, 제2 콘택트 플러그(80) 및 제2 금속 배선(85)이 형성된다. 이어서, 도 9 내지 도 11에 관하여 유사한 동작들을 이용함으로써, 도 13에 도시된 바와 같이, 제4 ILD 층(130), 저항기 와이어(200), 및 콘택트(300)가 형성된다.
저항기 와이어(200)가 형성되는 ILD 층 아래에 하나 이상의 ILD 층들이 더 형성될 때, 상기 동작들이 반복된다.
도 11, 도 12 및 도 13에 도시된 디바이스들은 상호 접속 금속 층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 피쳐를 형성하기 위해 추가의 CMOS 프로세스들을 거친다.
상기 실시형태들에서, 저항기 와이어(200)는 Y 방향으로 연장된다. 그러나, 저항기 와이어(200)의 레이아웃은 이 레이아웃에 한정되지 않고, 저항기 와이어들(200) 중 일부는 X 방향으로 연장된다.
여기에서 설명된 다수의 실시형태들 또는 실시예들은 기존 기술에 비해 몇가지 이점들을 제공한다. 예컨대, 본 개시에서, 저항기 와이어 아래에, 직렬로 접속된 2개의 커패시컨스들(C1 및 C2)이 형성된다. 저항기 와이어와 제1 확산 영역(예컨대, p-타입) 사이에 제1 커패시턴스(C1)가 형성되고, 제1 확산 영역과 제2 웰(예컨대, n-타입) 및/또는 제1 웰(예컨대, p-타입)(그리고 기판(예컨대, p-타입)) 사이에 제2 커패시턴스(C2)가 형성된다. 직렬 접속 커패시턴스들은 저항기 와이어와 기판 사이의 전체 기생 용량을 감소시킬 수 있다. 저항기 와이어와 기판 사이의 기생 용량은, 제2 웰이 p-타입이고 제1 웰과 기판이 동일한 경우에 비해, 44%까지 감소될 수 있다.
모든 이점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시형태들 또는 실시예들에 특별한 이점이 요구되지 않으며, 다른 실시형태들 또는 실시예들이 상이한 이점들을 제공할 수 있음이 이해될 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스는, 제1 도전성 타입을 갖는 기판; 상기 기판 내에 형성되고 제2 도전성 타입을 갖는 제1 웰; 상기 제1 웰 내에 형성되고 상기 제1 도전성 타입을 갖는 제1 확산 영역; 상기 제1 웰 및 상기 제1 확산 영역 위에 배치되는 제1 층간 유전체 층; 및 도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 제1 확산 영역과 오버랩되고 제1 웰과는 적어도 부분적으로 오버랩된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는, 제1 도전성 타입을 갖는 기판; 상기 기판 위에 형성되고 비도핑 또는 진성 반도체로 만들어지는 중간 층; 상기 중간 층 내에 형성되는 상기 제1 도전성 타입의 제1 확산 영역; 상기 중간 층 및 상기 제1 확산 영역 위에 배치되는 제1 층간 유전체 층; 및 도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 제1 확산 영역과 오버랩되고 중간 층과는 적어도 부분적으로 오버랩된다.
본 개시의 또 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 웰이 기판 내에 형성된다. 기판은 제1 도전성 타입을 갖고, 제1 웰은 제2 도전성 타입을 갖는다. 제1 도전성 타입을 갖는 제1 확산 영역이 형성된다. 제1 웰과 제1 확산 영역 위에 제1 층간 유전체(ILD) 층이 형성된다. 제1 ILD 층 위에 저항기 와이어가 형성된다. 제1 층간 유전체 층과 저항기 와이어 위에 제2 층간 유전체 층이 형성된다. 저항기 와이어는 도전성 물질로 만들어지고, 저항기 와이어는 평면도에서 제1 확산 영역과 오버랩되고 제1 웰과는 적어도 부분적으로 오버랩된다.
본 개시의 실시형태에 따르면, 제1 도전성 타입을 갖는 기판; 상기 기판 내에 형성되고 제2 도전성 타입을 갖는 제1 웰(well); 상기 제1 웰 내에 형성되고 상기 제1 도전성 타입을 갖는 제1 확산 영역; 상기 제1 웰과 상기 제1 확산 영역 위에 배치되는 제1 층간 유전체 층; 및 도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어를 포함하고, 상기 저항기 와이어는 평면도에서 상기 제1 확산 영역과 오버랩되고 상기 제1 웰과는 적어도 부분적으로 오버랩되는 것인, 반도체 디바이스가 제공된다.
본 개시의 실시형태에 따른 반도체 디바이스는 상기 제1 웰 위에 배치되는 더미 구조체를 더 포함하고, 상기 저항기 와이어는 평면도에서 상기 더미 구조체와 오버랩된다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어의 도전성 물질은 전이 금속 질화물을 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어의 도전성 물질은 TiN, TaN, W, 및 Co 중 적어도 하나를 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 더미 구조체는 상기 제1 웰 위에 배치되고, 제1 방향으로 연장되되 상기 제1 방향에 수직인 제2 방향으로 배열되는 2개 이상의 더미 게이트 전극들을 포함하고, 상기 저항기 와이어는 상기 제1 방향으로 연장된다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어는 상기 제1 방향을 따라 상기 더미 게이트 전극들보다 길다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 더미 구조체는 2개의 더미 게이트 전극들을 포함하고, 상기 제1 확산 영역은 상기 2개의 더미 게이트 전극들 사이에 배치된다.
본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 도전성 타입은 p-타입이고, 상기 제2 도전성 타입은 n-타입이다.
본 개시의 실시형태에 따른 반도체 디바이스는 상기 기판 내에 형성된 상기 제2 도전성 타입의 제2 웰을 더 포함하고, 상기 제1 웰은 상기 제2 웰 내에 형성된다.
본 개시의 다른 실시형태에 따르면, 제1 도전성 타입을 갖는 기판; 상기 기판 위에 형성되고 비도핑 또는 진성 반도체로 만들어진 중간 층; 상기 중간 층 내에 형성된 상기 제1 도전성 타입의 제1 확산 영역; 상기 중간 층과 상기 제1 확산 영역 위에 배치된 제1 층간 유전체 층; 및 도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어를 포함하고, 상기 저항기 와이어는 평면도에서 상기 제1 확산 영역과 오버랩되고, 상기 중간 층과는 적어도 부분적으로 오버랩되는 것인, 반도체 디바이스가 제공된다.
본 개시의 다른 실시형태에 따른 반도체 디바이스는 상기 중간 층 위에 배치된 더미 구조체를 더 포함한다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어의 도전성 물질은 전이 금속의 질화물을 포함한다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어의 도전성 물질은 TiN, TaN, W, 및 Co 중 적어도 하나를 포함한다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 더미 구조체는 상기 중간 층 위에 배치되고 제1 방향으로 연장되되 상기 제1 방향에 수직인 제2 방향으로 배열되는 2개 이상의 더미 게이트 전극들을 포함하고, 상기 저항기 와이어는 상기 제1 방향으로 연장된다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 저항기 와이어는 상기 제1 방향을 따라 상기 더미 게이트 전극들보다 길다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 더미 구조체는 2개의 더미 게이트 전극들을 포함하고, 상기 제1 확산 영역은 상기 2개의 더미 게이트 전극들 사이에 배치된다.
본 개시의 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 도전성 타입은 p-타입이다.
본 개시의 또 다른 실시형태에 따르면, 기판 내에 제1 웰 - 상기 기판은 제1 도전성 타입을 갖고 상기 제1 웰은 제2 도전성 타입을 가짐 - 을 형성하는 단계; 상기 제1 도전성 타입을 갖는 제1 확산 영역을 형성하는 단계; 상기 제1 웰 및 상기 제1 확산 영역 위에 제1 층간 유전체(ILD, interlayer dielectric) 층을 형성하는 단계; 상기 제1 ILD 층 위에 저항기 와이어를 형성하는 단계; 및 상기 제1 층간 유전체 층과 상기 저항기 와이어 위에 제2 층간 유전체 층을 형성하는 단계를 포함하고, 상기 저항기 와이어는 도전성 물질로 만들어지고, 상기 저항기 와이어는 평면도에서 상기 제1 확산 영역과 오버랩되고 상기 제1 웰과는 적어도 부분적으로 오버랩되는 것인, 반도체 디바이스의 제조 방법이 제공된다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스의 제조 방법은, 상기 제1 ILD 층을 형성하기 전에, 상기 제1 웰 위에 도전성 물질로 만들어진 더미 게이트 전극들을 형성하는 단계를 더 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스의 제조 방법에 있어서, 상기 저항기 와이어의 도전성 물질은 TiN, TaN, W, 및 Co 중 적어도 하나를 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태 도는 실시예의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태 또는 실시예의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 도전성 타입을 갖는 기판;
    상기 기판 내에 형성되는 격리 절연층;
    상기 기판 내에 형성되고 제2 도전성 타입을 갖는 제1 웰(well)로서, 상기 제1 웰의 일부가 상기 격리 절연층의 아래에서 연장되는 것인, 상기 제1 웰;
    상기 제1 웰 내에 형성되고 상기 제1 도전성 타입을 갖는 제1 확산 영역;
    상기 제1 웰과 상기 제1 확산 영역 위에 배치되는 제1 층간 유전체 층;
    상기 제1 웰 위에 배치되는 더미 구조체; 및
    도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어
    를 포함하고,
    상기 저항기 와이어는, 평면도에서 상기 제1 확산 영역과 오버랩되고 상기 제1 웰과는 적어도 부분적으로 오버랩되고,
    상기 제1 웰은 전기적으로 부유(floating)하고,
    상기 저항기 와이어는 평면도에서 상기 더미 구조체와 오버랩되는 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 저항기 와이어의 도전성 물질은 전이 금속 질화물을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 저항기 와이어의 도전성 물질은 TiN, TaN, W, 및 Co 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 더미 구조체는, 상기 제1 웰 위에 배치되고, 제1 방향으로 연장되되 상기 제1 방향에 수직인 제2 방향으로 배열되는 2개 이상의 더미 게이트 전극들을 포함하고,
    상기 저항기 와이어는 상기 제1 방향으로 연장되는 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 저항기 와이어는 상기 제1 방향을 따라 상기 더미 게이트 전극들보다 긴 것인, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 더미 구조체는 2개의 더미 게이트 전극들을 포함하고,
    상기 제1 확산 영역은 상기 2개의 더미 게이트 전극들 사이에 배치되는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 기판 내에 형성된 상기 제2 도전성 타입의 제2 웰을 더 포함하고,
    상기 제1 웰은 상기 제2 웰 내에 형성되는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 도전성 타입을 갖는 기판;
    상기 기판 내에 형성되는 격리 절연층;
    상기 기판 위에 형성되고 비도핑 또는 진성 반도체로 만들어진 중간 층으로서, 상기 중간 층의 일부가 상기 격리 절연층의 아래에서 연장되는 것인, 상기 중간 층;
    상기 중간 층 내에 형성된 상기 제1 도전성 타입의 제1 확산 영역;
    상기 중간 층과 상기 제1 확산 영역 위에 배치된 제1 층간 유전체 층;
    상기 중간 층 위에 배치되는 더미 구조체; 및
    도전성 물질로 형성되고 상기 제1 층간 유전체 층 내에 매립되는 저항기 와이어
    를 포함하고,
    상기 저항기 와이어는, 평면도에서 상기 제1 확산 영역과 오버랩되고 상기 중간 층과는 적어도 부분적으로 오버랩되고,
    상기 중간 층은 전기적으로 부유(floating)하고,
    상기 저항기 와이어는 평면도에서 상기 더미 구조체와 오버랩되는 것인, 반도체 디바이스.
  10. 반도체 디바이스의 제조 방법에 있어서,
    기판 내에 제1 웰 - 상기 기판은 제1 도전성 타입을 갖고 상기 제1 웰은 제2 도전성 타입을 가짐 - 을 형성하는 단계;
    상기 기판 내에 격리 절연층을 형성하는 단계로서, 상기 제1 웰의 일부가 상기 격리 절연층의 아래에서 연장되는 것인, 상기 격리 절연층을 형성하는 단계;
    상기 제1 웰 위에 배치되는 더미 구조체를 형성하는 단계;
    상기 제1 도전성 타입을 갖는 제1 확산 영역을 형성하는 단계;
    상기 제1 웰 및 상기 제1 확산 영역 위에 제1 층간 유전체(ILD, interlayer dielectric) 층을 형성하는 단계;
    상기 제1 ILD 층 위에 저항기 와이어를 형성하는 단계; 및
    상기 제1 층간 유전체 층과 상기 저항기 와이어 위에 제2 층간 유전체 층을 형성하는 단계
    를 포함하고,
    상기 저항기 와이어는 도전성 물질로 만들어지고,
    상기 저항기 와이어는, 평면도에서 상기 제1 확산 영역과 오버랩되고 상기 제1 웰과는 적어도 부분적으로 오버랩되고,
    상기 제1 웰은 전기적으로 부유(floating)하고,
    상기 저항기 와이어는 평면도에서 상기 더미 구조체와 오버랩되는 것인, 반도체 디바이스의 제조 방법.
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