CN112563268A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括第一区域、第二区域、第三区域和第四区域。第一区域包括N阱的第一部分和形成在N阱的第一部分上方的多个P型晶体管。第一区域在第一方向上延伸。第二区域包括P阱的第一部分和形成在P阱的第一部分上方的多个N型晶体管。第二区域在第一方向上延伸。第三区域包括P阱的第二部分。第四区域包括N阱的第二部分。第一区域和第二区域设置在第三区域和第四区域之间。本发明的实施例涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)行业经历了快速的增长。IC设计和材料的技术进步已经产生了多代IC，其中每一代都具有比前些代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供收益。
然而，这种按比例缩小也增加了处理和制造IC的复杂性，这可能会引起在之前的技术节点中不会成为问题的问题。例如，按比例缩小工艺还按比例缩小P阱和N阱拾取区域的尺寸。P阱和N阱拾取区域的较小尺寸可能导致注入孔效应和/或阱间注入剂量补偿，这可能引起诸如闩锁的问题。结果，可能降低器件性能，和/或可能发生器件故障。
因此，尽管现有的半导体器件对于它们的预期目的通常已经足够，但是它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一区域，所述第一区域包括N阱的第一部分和形成在所述N阱的第一部分上方的多个P型晶体管，其中，所述第一区域在第一方向上延伸；第二区域，所述第二区域包括P阱的第一部分和形成在所述P阱的第一部分上方的多个N型晶体管，其中，所述第二区域在所述第一方向上延伸并且与所述第一区域共享第一边界，并且其中，所述第一边界在所述第一方向上延伸；第三区域，所述第三区域包括所述P阱的第二部分，其中，所述第三区域与所述第一区域和所述第二区域共享第二边界，并且其中，所述第二边界在与所述第一方向不同的第二方向上延伸；以及第四区域，所述第四区域包括所述N阱的第二部分，其中，所述第四区域与所述第一区域和所述第二区域共享第三边界，其中，所述第三边界在所述第二方向上延伸，并且其中，所述第一区域和所述第二区域设置在所述第三区域和所述第四区域之间。
本发明的另一实施例提供了一种半导体器件，包括：多个第一区域，所述多个第一区域的每个在第一方向上延伸，其中，第一区域包括P型晶体管；多个第二区域，所述多个第二区域的每个在所述第一方向上延伸，其中，第二区域包括N型晶体管，并且其中，所述第一区域和所述第二区域在垂直于所述第一方向的第二方向上彼此交错；连续的P阱拾取区域，设置在所述第一区域和所述第二区域的第一侧；以及连续的N阱拾取区域，设置在所述第一区域和所述第二区域的第二侧。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：接收集成电路(IC)布局设计，所述集成电路布局设计包括多个N型场效应晶体管区域、多个P型场效应晶体管区域、多个N阱拾取区域和多个P阱拾取区域，其中，根据接收的集成电路布局设计：所述N型场效应晶体管区域和所述P型场效应晶体管区域的每个在第一方向上延伸，所述N型场效应晶体管区域在与所述第一方向不同的第二方向上与所述P型场效应晶体管区域交错，所述N阱拾取区域分别与所述P型场效应晶体管区域对准，所述P阱拾取区域分别与所述N型场效应晶体管区域对准，并且所述N阱拾取区域在所述第二方向上与所述P阱拾取区域交错；以及修改所述接收的集成电路布局设计以至少部分地通过以下方式来生成修改的集成电路布局设计：用连续的P阱拾取区域替换所述N阱拾取区域的第一子集和所述P阱拾取区域的第一子集；和用连续的N阱拾取区域替换所述N阱拾取区域的第二子集和所述P阱拾取区域的第二子集。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应该强调，所附附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可以同样好地适用于其他实施例。
图1A是根据本发明的各个方面的FinFET形式的IC器件的立体图。
图1B是根据本发明的各个方面的FinFET形式的IC器件的平面顶视图。
图1C是根据本发明的各个方面的GAA器件形式的IC器件的立体图。
图2至图3是根据本发明的各个方面的IC器件的部分的平面顶视图。
图4至图5是根据本发明的各个方面的IC器件的部分的截面侧视图。
图6是根据本发明的各个方面的IC布局设计的部分的顶视图。
图7是根据本发明的各个方面的SRAM单元的电路示意图。
图8是根据本发明的各个方面的制造系统的框图。
图9是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图10A-图10D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图10A是沿着X方向(源极-漏极方向)的截面图，图10B是对应于图10A的Y1-Y1的截面图，图10C是对应于图10A的Y2-Y2的截面图以及图10D示出对应于图10A的Y3-Y3的截面图。
图11A-图11D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图11A是沿着X方向(源极-漏极方向)的截面图，图11B是对应于图11A的Y1-Y1的截面图，图11C是对应于图11A的Y2-Y2的截面图以及图11D示出对应于图11A的Y3-Y3的截面图。
图12A-图12D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图12A是沿着X方向(源极-漏极方向)的截面图，图12B是对应于图12A的Y1-Y1的截面图，图12C是对应于图12A的Y2-Y2的截面图以及图12D示出对应于图12A的Y3-Y3的截面图。
图13A-图13D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图13A是沿着X方向(源极-漏极方向)的截面图，图13B是对应于图13A的Y1-Y1的截面图，图13C是对应于图13A的Y2-Y2的截面图以及图13D示出对应于图13A的Y3-Y3的截面图。
图14A-图14D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图14A是沿着X方向(源极-漏极方向)的截面图，图14B是对应于图14A的Y1-Y1的截面图，图14C是对应于图14A的Y2-Y2的截面图以及图14D示出对应于图14A的Y3-Y3的截面图。
图15A-图15D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图15A是沿着X方向(源极-漏极方向)的截面图，图15B是对应于图15A的Y1-Y1的截面图，图15C是对应于图15A的Y2-Y2的截面图以及图15D示出对应于图15A的Y3-Y3的截面图。
图16A-图16D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图16A是沿着X方向(源极-漏极方向)的截面图，图16B是对应于图16A的Y1-Y1的截面图，图16C是对应于图16A的Y2-Y2的截面图以及图16D示出对应于图16A的Y3-Y3的截面图。
图17A-图17D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图17A是沿着X方向(源极-漏极方向)的截面图，图17B是对应于图17A的Y1-Y1的截面图，图17C是对应于图17A的Y2-Y2的截面图以及图17D示出对应于图17A的Y3-Y3的截面图。
图18A-图18D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图18A是沿着X方向(源极-漏极方向)的截面图，图18B是对应于图18A的Y1-Y1的截面图，图18C是对应于图18A的Y2-Y2的截面图以及图18D示出对应于图18A的Y3-Y3的截面图。
图19A-图19D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图19A是沿着X方向(源极-漏极方向)的截面图，图19B是对应于图19A的Y1-Y1的截面图，图19C是对应于图19A的Y2-Y2的截面图以及图19D示出对应于图19A的Y3-Y3的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
更进一步地，当用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖在包括所述数字的合理范围内的数字，诸如在如所描述的数字的+/-10％或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明通常涉及半导体器件，并且更具体地涉及诸如三维鳍线FET(FinFET)或多沟道全环栅(GAA)器件的场效应晶体管(FET)，或甚至平面FET。本发明的一个方面涉及重新配置N阱和P阱拾取区域，使得将第一多个小且交错的N阱和P阱拾取区域重新配置为大得多的连续N阱拾取区域，并且将第二多个小且交错的N阱和P阱拾取区域重新配置为大得多的连续P阱拾取区域。结果，如下面更详细地讨论的，可以提高器件的产量、可靠性和/或性能。
图1A和图1B分别示出了集成电路(IC)器件90的部分的三维立体图和顶视图。IC器件90可以是在IC或其部分的处理期间制造的中间器件，IC或其部分包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源组件(诸如电阻器、电容器和电感器)以及有源组件(诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管和/或其他存储器单元)。除非另有声明，否则本发明不限于任何特定数量的器件或器件区域，也不限于任何特定器件配置。例如，尽管所示的IC器件90是三维FinFET器件，但是本发明的概念也可以适用于GAA器件，或甚至平面FET器件。
参考图1A，IC器件90包括衬底110。衬底110可以包括元素(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底110可以是具有均匀组分的单层材料。可选地，衬底110可以包括具有适合于IC器件制造的相似或不同组分的多个材料层。在一个示例中，衬底110可以是在氧化硅层上形成有半导体硅层的绝缘体上硅(SOI)衬底。在另一示例中，衬底110可以包括导电层、半导体层、介电层、其他层或它们的组合。可以在衬底110中或上形成各种掺杂区域，诸如源极/漏极区域。取决于设计要求，掺杂区域可以掺杂有诸如磷或砷的n型掺杂剂和/或诸如硼的p型掺杂剂。掺杂区域可以直接以p阱结构、以n阱结构、以双阱结构或使用凸起结构形成在衬底110上。可以通过注入掺杂剂原子、原位掺杂的外延生长和/或其他合适的技术来形成掺杂区域。
三维有源区域120形成在衬底110上。有源区域120是向上突出衬底110之外的伸长鳍式结构。这样，有源区域120可以互换地称为鳍结构120或以下称为鳍结构120。鳍结构120可以使用包括光刻和蚀刻工艺的合适工艺来制造。光刻工艺可以包括：在衬底110上面形成光刻胶层；将光刻胶暴露于图案；执行曝光后烘烤工艺；以及显影光刻胶以形成包括光刻胶的掩模元件(未示出)。然后，将掩模元件用于在衬底110中蚀刻凹槽，在衬底110上留下鳍结构120。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在一些实施例中，鳍结构120可以通过双重图案化或多重图案化工艺形成。通常地，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许产生具有例如间距小于使用单个直接光刻法可获得的间距的图案。作为示例，可以在衬底上方形成层并且使用光刻工艺图案化该层。使用自对准工艺在图案化的层旁边形成间隔件。然后去除该层，然后可以使用剩余的间隔件或心轴来图案化鳍结构120。
IC器件90还包括形成在鳍结构120上方的源极/漏极部件122。源极/漏极部件122可以包括在鳍结构120上外延生长的外延层。随着器件尺寸继续缩小，这些源极/漏极部件122可以合并在一起，即使它们打算保持分隔开。如下面更详细地讨论的，这是本发明克服的问题。
IC器件90还包括形成在衬底110上方的隔离结构130。隔离结构130电隔离IC器件90的各个组件。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的材料。在一些实施例中，隔离结构130可以包括浅沟槽隔离(STI)部件。在一个实施例中，通过在鳍结构120的形成期间在衬底110中蚀刻沟槽来形成隔离结构130。然后可以用上述隔离材料填充沟槽，随后进行化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构也可以被实现为隔离结构130。可选地，隔离结构130可以包括多层结构，例如，具有一或多个热氧化物衬垫层。
IC器件90还包括形成在每个鳍120的沟道区域中的鳍结构120上方并且在三个侧面上与鳍结构120接合的栅极结构140。栅极结构140可以是伪栅极结构(例如，包含氧化物栅极电介质和多晶硅栅电极)，或者它们可以是包含高k栅极电介质和金属栅电极的HKMG结构，其中HKMG结构是通过替换伪栅极结构形成的。尽管在此未示出，但是栅极结构140可以包括附加材料层，诸如位于鳍结构120上方的界面层、覆盖层、其他合适的层或它们的组合。
参考图1B，多个鳍结构120沿着X方向纵向定向，并且多个栅极结构140沿着Y方向纵向定向，即大致垂直于鳍结构120。在许多实施例中，IC器件90包括附加部件，诸如沿着栅极结构140的侧壁设置的栅极间隔件、设置在栅极结构140上方的硬掩模层以及许多其他部件。
如上讨论的，以下讨论的本发明的各个方面可以适用于多沟道器件，诸如全环栅(GAA)器件。图1C示出了示例GAA器件150的三维立体图。出于一致性和清楚的原因，图1C和图1A至图1B中的相似组件将被标记为相同。例如，诸如鳍结构120的有源区域在Z方向上垂直向上上升至衬底110之外。隔离结构130在鳍结构120之间提供电隔离。栅极结构140位于鳍结构120上方和隔离结构130上方。掩模155位于栅极结构140上方，并且栅极间隔件160位于栅极结构140的侧壁上。在鳍结构120上方形成覆盖层165，以在隔离结构130的形成期间保护鳍结构120免受氧化。
多个纳米结构170设置在每个鳍结构120上方。纳米结构170可以包括纳米片、纳米管或纳米线，或在X方向上水平延伸的一些其他类型的纳米结构。栅极结构140下方的纳米结构170的部分可以用作GAA器件150的沟道。介电内部间隔件175可以设置在纳米结构170之间。此外，尽管出于简化原因未示出，但是每个纳米结构170可以由栅极电介质以及栅电极周向地包裹。在所示的实施例中，栅极结构140外部的纳米结构170的部分可以用作GAA器件150的源极/漏极部件。然而，在一些实施例中，可以在栅极结构140的外部的鳍结构120的部分上方外延生长连续的源极/漏极部件。无论如何，可以在源极/漏极部件上方形成导电源极/漏极接触件180，以提供至源极/漏极部件的电连接。层间电介质(ILD)185形成在隔离结构130上方以及栅极结构140和源极/漏极接触件180周围。
关于GAA器件制造的其他细节在2018年12月25日发布的标题为“半导体器件及其制造方法”的美国专利第10,164,012号以及在2019年7月23日发布的标题为“制造半导体器件的方法和半导体器件”的美国专利第10,361,278号以及在2018年2月6日发布的标题为“多栅极器件及其制造方法”的美国专利第9,887,269号中公开，它们每个的整体公开内容结合于此作为参考。在本发明涉及鳍结构或FinFET器件的程度上，这样的讨论可以等同地适用于GAA器件。
下面以2019年7月23日发布的标题为“制造半导体器件的方法和半导体器件”的美国专利第10,361,278号为例对“GAA器件制造”进行说明。
图10A-图10D至图19A-图19D示出根据本发明的实施例的制造半导体FET器件的各个阶段。在图10A-图19D中，图“A”是沿着X方向(源极-漏极方向)的截面图，图“B”是对应于相应的图“A”的Y1-Y1的截面图，图“C”是对应于相应的图“A”的Y2-Y2的截面图，以及图“D”是对应于相应的图“A”的Y3-Y3的截面图。应该理解，可以在由图10A-图19D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的附加的实施例，可以替换或者删除下面描述的一些操作。操作/工艺的顺序可以互换。
图10A-图10D示出在具有交替地堆叠的第一半导体层20和第二半导体层25的鳍结构上方形成伪栅极结构之后的结构。
接下来，如图11A-图11D所示，通过使用一个或多个光刻和蚀刻操作，在S/D区处蚀刻掉第一半导体层20和第二半导体层25的堆叠的结构，从而形成S/D间隔27。在一些实施例中，也部分地蚀刻衬底10(或鳍结构11的底部)。
此外，如图12A-图12D所示，在S/D间隔27内沿着X方向横向地蚀刻第一半导体层20，从而形成空腔22。在一些实施例中，第一半导体层20的蚀刻量在约2nm至约10nm的范围内。当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以通过使用湿蚀刻剂(例如但不限于，氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)来选择性地蚀刻第一半导体层20。
在其他实施例中，如图13A-图13D所示，通过选择第一半导体层20的适当的晶体取向和蚀刻剂，第一半导体层20的横向端部的蚀刻表面具有由(111)刻面限定的四边形空腔23。如图13A所示，空腔23的沿着X方向的横截面具有V形(或开口三角形)。
在下面的附图中，说明了在形成图12A-图12D所示的结构之后的制造操作。然而，相同的操作可以应用于图13A-图13D所示的结构。
如图14A-图14D所示，在S/D间隔27中的第一半导体层20的横向端部上和第二半导体层25上共形地形成第一绝缘层33。第一绝缘层33包括氮化硅(SiN)和氧化硅(SiO2)中的一种，并且具有在约0.5nm至约3.0nm范围内的厚度。在其他实施例中，第一绝缘层33具有在约1.0nm至约2.0nm范围内的厚度。可以通过ALD或任何其他合适的方法形成第一绝缘层33。通过共形地形成第一绝缘层33，减小空腔22的尺寸。
如图15A-图15D所示，在形成第一绝缘层33之后，实施蚀刻操作以部分地去除第一绝缘层。通过该蚀刻，由于空腔的体积小，第一绝缘层33基本上保留在空腔22内。通常，等离子体干蚀刻对宽且平坦的区域中的层的蚀刻比对凹形(例如，孔、凹槽和/或狭缝)部分中的层的蚀刻更快。因此，第一绝缘层33可以保留在空腔22内部。在一些实施例中，在第一绝缘层33上形成一个或多个额外的绝缘层，并且然后实施蚀刻操作。
随后，如图16A-图16D所示，在S/D间隔中形成S/D外延层50。源极/漏极外延层50包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于P沟道FET，硼(B)也可以包含在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法来形成源极/漏极外延层50。如图16A-图16D所示，源极/漏极外延层50形成为与第二半导体层25接触，并且形成为使得在S/D外延层50与第一绝缘层33之间形成气隙37。
然后，如图17A-图17D所示，在S/D外延层50上方形成层间介电(ILD)层70。用于ILD层70的材料包括含有Si、O、C和/或H的化合物，例如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。在形成ILD层70之后，执行诸如CMP的平坦化操作，使得暴露牺牲栅电极层42的顶部。
然后，去除牺牲栅电极层42和牺牲栅极介电层41。在去除牺牲栅极结构期间，ILD层70保护S/D外延层50。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂，以选择性地去除牺牲栅电极层42。然后使用等离子体干刻蚀和/或湿刻蚀去除牺牲栅极介电层41。
如图18A-图18D所示，在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的布线。如上所述，可以使用相对于第二半导体层25选择性地蚀刻第一半导体层20的蚀刻剂来去除或蚀刻第一半导体层20。如图18A-图18D所示，由于形成了第一绝缘层33，所以第一半导体层20的蚀刻停止在第一绝缘层33处。换句话说，第一绝缘层33用作用于蚀刻第一半导体层20的蚀刻停止层。
如图19A-图19D所示，在形成第二半导体层25的半导体布线之后，在每个沟道层(第二半导体层25的布线)周围形成栅极介电层82，并且在栅极介电层82上形成栅电极层84。
在特定实施例中，栅极介电层82包括包括一层或多层的介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层82包括形成在沟道层与介电材料之间的界面层(未示出)。
可以通过CVD、ALD或任何合适的方法来形成栅极介电层82。在一个实施例中，使用诸如ALD的高共形沉积工艺来形成栅极介电层82以确保形成在每个沟道层周围的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
在栅极介电层82上形成栅电极层84以围绕每个沟道层。栅电极84包括一层或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层84。还在ILD层70的上表面上方沉积栅电极层。然后通过使用诸如CMP平坦化形成在ILD层70上方的栅极介电层和栅电极层，直到露出ILD层70的顶面。在一些实施例中，在平坦化操作之后，栅电极层84是凹进的，并且在凹进的栅电极(层)84上方形成帽绝缘层(未示出，又称保护绝缘层)。帽绝缘层包括一层或多层的氮化硅基材料，例如SiN。可以通过沉积绝缘材料然后进行平坦化操作来形成帽绝缘层。
在本发明的特定实施例中，一个或多个功函数调整层(未示出)可夹置于栅极介电层82和栅电极84之间。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函数调整层。此外，可以针对可以使用不同金属层的n沟道FET和p沟道FET来分别形成功函数调整层。
随后，通过使用干蚀刻在ILD层70中形成接触孔，由此暴露S/D外延层50的上部。在一些实施例中，在S/D外延层50上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。随后，在接触孔中形成导电接触层72。导电接触层72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。此外，在导电接触层72上形成导电接触插塞75。导电接触插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一层或多层。
应该理解，GAA FET经历进一步的CMOS工艺以形成各种部件，例如接触件/通孔、互连金属层、介电层、钝化层等。
图2是根据本发明的各个方面的IC器件200的简化的示意性局部顶视图。为了简单和清楚起见，图2的顶视图示出了IC器件200的各种N阱和P阱，但是没有示出IC器件200的其他微电子组件，诸如鳍结构(或有源区域)、栅极结构、接触件、通孔或金属线。
IC器件200包括多个PFET区域和多个NFET区域，例如PFET区域210、211、212和213，以及NFET区域220、221、222和223。PFET区域210-213的每个包括N阱。例如，PFET区域210包括N阱240A，PFET区域211包括N阱240B，PFET区域212包括N阱240C，并且PFET区域213包括N阱240D。NFET区域220-223的每个包括P阱。例如，NFET区域220包括P阱250A，NFET区域221包括P阱250B，NFET区域222包括P阱250C，并且NFET区域223包括P阱250D。在一些实施例中，N阱240A-240D和P阱250A-250D可以对应于图1A所示的衬底110的掺杂部分。尽管为了简单起见未示出，但是应当理解，P型源极/漏极组件可以形成在PFET区域210-213中的N阱240A-240D上方，并且N型源极/漏极组件可以形成在NFET区域220-223中的P阱250A-250D上方。
N阱240A-240D(并且因此PFET区域210-213)的每个具有在X方向上测量的尺寸270，并且P阱250A-250D(并且因此NFET区域220-223)的每个具有在X方向上测量的尺寸271。在一些实施例中，尺寸270和271的每个可以在约50微米至约500微米之间的范围内。N阱240A-240D的每个还具有在Y方向上测量的尺寸280，并且P阱250A-250D的每个具有在Y方向上测量的尺寸281。在一些实施例中，尺寸280和281的每个可以在约0.5微米至约5微米之间的范围内。由于尺寸270和271基本上大于尺寸280和281(例如，大于10倍，甚至是100倍)，因此可以说N阱240A-240D和P阱250A-250D的每个在X方向上定向，或每个在X方向上延伸。
在一些实施例中，尺寸270可以具有与尺寸271基本相同的值，并且尺寸280可以具有与尺寸281基本相同的值。换句话说，N阱240A-240D的尺寸可以与P阱250A-250D相同，或者PFET区域210-213的尺寸可以与NFET区域220-223相同。然而，应当理解，在其他实施例中，取决于设计需要和/或制造要求，N阱240A-240D和P阱250A-250D(并且因此PFET区域210-213和NFET区域220-223)的尺寸可以不同。
如图2所示，N阱240A-240B在垂直于X方向的Y方向上与P阱250A-250B交错。例如，N阱240A和P阱250A共享边界290，P阱250A和N阱240B共享边界291，并且N阱240B和P阱250B共享边界292，其中边界290-292分别在X方向上延伸。类似地，N阱240C-240D在Y方向上与P阱250C-250D交错。
应当理解，IC器件200可以包括在Y方向上交错的多个其他N阱和P阱，但是这些附加N阱和P阱在本文中由于空间约束没有具体示出。由于N阱240A-240D分别对应于PFET区域210-213，并且P阱250A-250D分别对应于NFET区域220-223，所以也可以说PFET区域210-213和NFET区域220-223的每个在X方向上延伸并且在Y方向上彼此交错。
PFET区域210-213和NFET区域220-223是IC器件200的形成功能晶体管的区域。在一些实施例中，这些功能晶体管包括用于诸如反相器、触发器、多路复用器等各种器件的晶体管。作为构建块，来自PFET区域210-213和NFET区域220-223的晶体管可以用于形成IC器件，诸如SRAM器件、环形振荡器、射频(RF)器件等。
IC器件200还包括多个N阱拾取区域和多个P阱拾取区域。例如，图2示出了N阱拾取区域300和P阱拾取区域310。N阱拾取区域300包括N阱240E，并且P阱拾取区域310包括P阱250E。在一些实施例中，N阱240E连接至N阱240A-240D，并且P阱250E连接至P阱250A-250D。换句话说，N阱240E和N阱240A-240D是同一N阱的不同部分，并且P阱250E和P阱250A-250D是同一P阱的不同部分。尽管为简单起见在图2中未示出，但是应当理解，可以在N阱拾取区域300和P阱拾取区域310中形成伪晶体管。
N阱拾取区域300和P阱拾取区域310是IC器件200的保留或配置为用于施加预定偏置电压的区域。例如，在一些实施例中，N阱拾取区域300可以电连接至电源或诸如Vdd(或Vcc)的电压轨，而P阱拾取区域310可以电连接至电接地(或Vss)。换句话说，N阱240E可以经由N阱拾取区域300中的伪晶体管电耦合至电源或电压轨，并且P阱250E可以经由P阱拾取区域310中的伪晶体管电耦合至电接地。并且由于N阱240E与N阱240A-240D是同一N阱的一部分，并且P阱250E与P阱250A-250D是同一P阱的一部分，PFET区域210-213和NFET区域220-223的功能晶体管可以被适当地电偏置。
与传统的IC器件不同，在传统的IC器件中，N阱拾取区域和P阱拾取区域由彼此交错的多个小N阱和P阱组成(例如，以与N阱240A-240B和P阱250A-250B交错相似的方式)，此处的N阱拾取区域300对应于大得多且连续的N阱240E，并且此处的P阱拾取区域310对应于大得多且连续的P阱250E。
如图2所示，N阱拾取区域300和P阱拾取区域310的每个跨越多个PFET区域和NFET区域。例如，N阱拾取区域300具有在Y方向上延伸的边界335，并且该边界335与PFET区域210的边界340、NFET区域220的边界341、PFET区211的边界342和NFET区211的边界343重合。类似地，P阱拾取区域310具有也在Y方向上延伸的边界350，并且该边界350与PFET区211的边界360、NFET区域220的边界361、PFET区211的边界362和NFET区211的边界363重合。这样，N阱拾取区域300和P阱拾取区域310基本上(在Y方向上)比PFET区域210-213和NFET区域220-223更长。这很重要，如将在下面更详细讨论的。
N阱240E(并且因此N阱拾取区域300)具有在X方向上测量的尺寸320和在Y方向上测量的尺寸321，并且P阱250E(并且因此P阱拾取区域310)具有在X方向上测量的尺寸330和在Y方向上测量的尺寸331。尺寸320和330中的每个基本上小于尺寸270和271中的每个，例如小100倍。在一些实施例中，尺寸320(或尺寸330)与尺寸270(或尺寸271)的比率在约1:10与约1：110000之间的范围内。同时，尺寸321和331中的每个基本上大于尺寸280和281中的每个，例如大至少四倍。在一些实施例中，尺寸321(或尺寸331)与尺寸280(或尺寸281)的比率在约10：1至约10000：1之间的范围内。换句话说，阱拾取区域300和310的每个基本上比PFET 210-213和NFET区域220-223法人每个窄(在X方向上)，并且比PFET 210-213和NFET区域220-223的每个长(在Y方向上)。这些范围和比率不是随机选择的，而是经过专门配置以确保N阱拾取区域300和P阱拾取区域310足够大，使得它们不太可能遭受不期望的注入孔效应(下面更详细讨论)，但不会太大，以免占用过多的芯片面积，因为芯片面积非常宝贵，否则应该用于在NFET和PFET区域中实现功能晶体管。
应当理解，在一些实施例中，尺寸320和321可以彼此相等，但是在其他实施例中，它们可以不同。对于尺寸330和331也是如此。换句话说，在一些实施例中，N阱240E和P阱250E(并且因此N阱拾取区域300和P阱拾取区域310)的尺寸可以相同，或者在其他实施例中它们的尺寸可以不同。然而，不管N阱240E和P阱250E如何分别调节尺寸，本发明的一个独特的物理特征是N阱240E和P阱250E的每个跨越PFET区域的多个N-阱和NFET区域的多个P阱，而不是在Y方向上彼此交错。这样的配置提高了器件性能和/或可靠性。
更详细地，常规IC器件具有明显更小的N阱和P阱拾取区域，它们可以分别与PFET区域和NFET区域对准。这样，常规IC器件可以具有多个小的N阱和P阱拾取区域，它们以与交错的PFET和NFET区域相似的方式在Y方向上彼此交错。在较老的技术时代，这并不是一个重大问题。然而，随着器件尺寸的不断缩小，例如在7纳米技术节点或更小(即小于7纳米技术节点)中，N阱和P阱拾取区域的尺寸越来越小可能会提出重大挑战。
一个问题是过多的阱间注入剂量补偿。这是指P阱中的P型掺杂剂通过N/P边界泄漏到N阱中，和/或N阱中的N型掺杂剂通过N/P边界泄漏到P阱中。在较老的技术时代，较大的器件尺寸意味着在N阱和P阱拾取区域之间没有那么多的N/P边界，因此阱间注入剂量补偿的机会更少。即使确实发生了阱间注入剂量补偿，泄漏的掺杂剂也可能仅影响另一相反掺杂的阱的一小部分。然而，由于在7纳米(或更小)技术节点中制造的某些IC器件中，N阱和P阱拾取区域也按比例缩小，同时仍然彼此交错，因此N/P边界的数量增加，从而为阱间注入剂量补偿带来了更多的机会。更糟糕的是，N阱和P阱拾取区域的占位面积越小，意味着泄漏的掺杂剂将对另一阱产生更大的负面影响。阱注入通常很深的事实使该问题恶化，例如，阱的深度(在图1A的Z方向上)可以在约100纳米至约1000纳米之间的范围内。N阱和P阱的深度越大，意味着更可能发生不期望的阱间注入剂量补偿。
在7纳米或更小节点中制造的常规IC器件面临的另一个问题是注入孔效应。就这一点而言，通常通过首先在衬底上方形成图案化的光刻胶层的层来形成N阱拾取区域的N阱和P阱拾取区域的P阱。图案化的光刻胶层包括限定要形成的阱的位置的开口。此后，可以执行离子注入工艺以通过开口将掺杂剂注入到衬底中，同时将图案化的光刻胶层用作注入掩模。随着器件制造发展到7纳米技术节点或更高水平，越来越小的开口(以及相应地更大的开口高宽比)可能使掺杂剂更难以注入到其在衬底中的期望位置。例如，可以将掺杂剂轰击到光刻胶层的开口的侧壁中，而不是如预期的那样轰击到衬底中。这将使掺杂阱的剂量偏离目标。换句话说，阱可能无法达到预期的剂量或掺杂剂浓度水平。
由于阱间注入剂量补偿和/或在常规的7纳米技术节点IC器件中发生的注入孔径效应问题，阱的接触电阻可能增加，和/或阱的偏压可能较差。这可能会导致IC器件出现问题，例如闩锁问题，这可能会导致IC器件泄漏电流和/或过早烧毁，或经受性能退化。
相反，本发明克服了使用7纳米或更小工艺节点制造的常规IC器件的问题，因为本发明在阱拾取区域中实现了相对“大”的N阱240E和P阱250E，而不是在阱拾取区域中有多个小的交错N阱和P阱。结果，N阱240E的尺寸比使用相同技术节点制造的常规IC器件中实现的小N阱的尺寸大几倍(例如，至少四倍)(即，比较本发明的7纳米技术节点与常规器件的7纳米技术节点，以便进行准确的“苹果对苹果”比较。同样，P阱250E的尺寸是在使用相同技术节点制造的常规IC器件中实现的小P阱的几倍(例如，至少大四倍)。
由于它们的尺寸大得多(这转化成更大的光刻胶开口)，所以N阱240E和P阱250E受上面讨论的注入孔效应的可能性要小得多。另外，消除N阱拾取区域300和P阱拾取区域310中的N阱和P阱的交错配置也转化为N阱拾取区域300和P阱拾取区域310中的N/P边界的消除(或至少显著减少)。因此，本发明也显著改进了阱间注入剂量补偿问题。这些改进可以导致接触电阻的减小，闩锁问题的可能性降低和/或器件性能和/或可靠性的其他改进。
由于空间的限制，图2仅示出了一个N阱拾取区域300和一个P阱拾取区域310。然而，应当理解，IC器件可以包括与N阱拾取区域300和P阱拾取区域310相似(或相同)的多个附加N阱拾取区域和P阱拾取区域。对于PFET区域210-213和NFET区域220-223也是如此。例如，PFET区210-213、NFET区220-223、N阱拾取区域300和P阱拾取区域310的配置可以在X方向和/或Y方向上重复多次。
图3是根据本发明的各个方面的IC器件200的另一简化的示意性局部顶视图。与图2相比，图3示出了IC器件200的多个其他微电子组件以提供更大的清晰度。例如，图3示出了多个有源区域400-407，有源区域400-407形成在N阱或P阱(在图1A所示的Z方向上)上并且每个在X方向上延伸。在FinFET的情况下，有源区域400-407包括鳍结构，诸如图1A和图1B的鳍结构120。在多沟道GAA器件的情况下，有源区域400-407包括鳍结构120和形成在鳍结构上方的纳米结构，诸如图1C的纳米结构170(例如，纳米片、纳米管、纳米线等)。应当理解，图3中所示的有源区域的数量和位置仅是示例，并不旨在进行限制。可以在PFET区域212-213和NFET区域222-223中以及在N阱拾取区域300中形成类似的有源区域，但是出于简化的原因，在本文中未具体示出这些有源区域。
图3还示出了多个栅极结构410-413，栅极结构410-413形成在有源区域400-407上方并且每个在Y方向上延伸。例如，栅极结构410-413可以实现为图1A至图1C的栅极结构140。栅极结构410和411形成在P阱拾取区域310中，并且是伪栅极结构。栅极结构412和413形成在PFET区域210中并且是功能性栅极结构。换句话说，尽管PFET区域210-213和NFET区域220-223中的晶体管(包括有源区域和栅极结构)是作为电路的一部分的功能晶体管，但是P阱拾取区域310和N阱拾取区域300中的晶体管是伪晶体管，不是电路的一部分，除了在P阱250E(或N阱240E)与电源或电接地之间提供电路径之外。应当理解，图3中所示的栅极结构的数量和位置(伪或非伪)仅是示例，而并非旨在进行限制。可以在PFET区域212-213和NFET区域222-223中以及在N阱拾取区域300中形成类似的栅极结构，但是出于简化的原因，在本文中未具体示出这些栅极结构。
图3还示出了在P阱拾取区域310中形成的多个导电接触件。为简单起见，在图3中仅标记了三个这样的导电接触件420-422。这些导电接触件(诸如导电接触件420-422)可以形成在位于P阱拾取区域310中的伪晶体管的伪源极/漏极上方(在图1A所示的Z方向上)。在顶视图中，导电接触件420-422位于有源区域400-401之间以及伪栅极结构410-411之间。导电接触件420-422提供P阱250E和形成在多层互连结构中的导电接触件420-422之上的金属线之间的电连接。因此，导电接触件420-422提供到P阱250E的电连接。导电接触件420-422也可以称为P阱拾取接触件。可以理解，可以在N阱拾取区域300中形成与导电接触件420-422相似的多个导电接触件，以提供到N阱240E的电连接，但是为了简单起见，这里没有具体示出N阱拾取区域300中的这些导电接触件。此外，可以在PFET区域210-213和NFET区域220-223中形成类似的接触件，以提供到这些区域中的功能晶体管的电连接，但是为了简单起见，这里也没有具体示出这些接触件。
图4是根据本发明的实施例的IC器件200的简化的示意性局部截面侧视图。图4的截面图是沿着图3所示的切割线A-A’(在X方向上延伸)截取的。因此，图4的截面图可以称为X-Z截面图。图4示出了PFET区域210和212、N阱拾取区域300和P阱拾取区域310的横截面。
如图4所示，IC器件200包括衬底110，在一些实施例中，衬底110可以掺杂有P型掺杂剂。P阱250E和N阱240A、240E和240C形成在衬底110上方。如上所讨论的，N阱240A、240E和240C可以是同一N阱的一部分，但是为了清楚起见，在图4中示出了虚线以示出它们的伪“边界”。在实际制造的IC器件中可能看不到这些“边界”。
同样如上所讨论的，在N阱拾取区域300中的N阱240E上方形成一个或多个伪晶体管500，在P阱拾取区域310中的P阱250E上方形成一个或多个伪晶体管510。这些伪晶体管500和510可以包括伪鳍结构、伪源极/漏极、伪栅极结构，如上面结合图3所讨论的。注意，在一些实施例中，上面在图3中所讨论的导电接触件420-422也可以被认为是伪晶体管500和510的一部分。伪晶体管500和510可以用于提供到N阱拾取区域300和P阱拾取区域310的电连接。例如，在一些实施例中，伪晶体管500可以用于将N阱240E电偏置到电源或电压轨(诸如Vdd(或Vcc))，并且伪晶体管510可以用于将P阱250E电偏置到电接地，在其他实施例中反之亦然。为了简单起见，尽管在此未示出伪晶体管500和510的细节，但是应该理解，可以使用FinFET或GAA器件来实现这些伪晶体管500和510。
还分别在NFET区域210和212中形成多个功能晶体管520和530。功能晶体管520和530包括功能有源区域、功能源极/漏极和功能栅极结构，它们形成作为运算电路的构建块的晶体管。在一些实施例中，诸如通孔、接触件或金属线的电互连也可以被认为是功能晶体管520和530的一部分。为了简单起见，在此没有示出功能晶体管520和530的细节，但是应当理解，可以使用FinFET或GAA器件来实现这些功能晶体管520和530。
图5是根据本发明的实施例的IC器件200的另一简化的示意性局部截面侧视图。图5的截面图是沿着图3所示的切割线B-B’(在Y方向上延伸)截取的。因此，图5的截面图可以称为Y-Z截面图。图5示出了P阱拾取区域310的横截面，因为PFET区域210和212以及N阱拾取区域300在切割线B-B’之外。
如图5所示，P阱250E在衬底110上方形成为连续的P阱。如上所讨论的，这与常规器件有很大的不同，在常规器件中，不是长的连续P阱(或连续N阱，如果横截面是在N阱拾取区域300上方或上截取的)，阱拾取区域将具有多个小的交错的P阱和N阱。交错的P阱和N阱在可能发生掺杂剂扩散的位置创建了许多N/P边界(例如，阱间注入剂量补偿)。另外，P阱和N阱的小尺寸可能与注入孔效应相关。结果，常规器件的配置可能导致P阱和N阱的不适当的偏置，这接着可能引起闩锁以及其他问题。
相反，本发明通过改变P阱和N阱拾取区域的配置以基本上减少或消除阱拾取区域中交错的小的P阱和N阱来防止与常规IC器件相关的问题。阱拾取区域中现在明显更大的P阱(诸如P阱250E)和N阱(诸如N阱240E)不会遭受与许多N/P边界相关的问题，从而减少或防止掺杂剂在这种N/P边界上扩散。本文中P阱和N阱的较大尺寸还意味着注入孔效应不那么明显，这意味着P阱和N阱也被更适当地偏置。因此，显著减少了诸如闩锁的问题。
图6示出了根据本发明的实施例的其中修改接收的IC布局设计的工艺600。例如，图6示出了接收的IC布局设计610的部分的顶视图。例如，接收的IC布局设计610可以由IC设计工作室生成。接收的IC布局设计610可以包括每个在X方向上延伸并且在Y方向上彼此交错的多个NFET区域和PFET区域。在NFET区域和PFET区域中形成功能晶体管。接收的IC布局还包括多个N阱拾取区域和多个P阱拾取区域。N阱拾取区域和P阱拾取区域分别在X方向上与PFET区域和NFET区域对准，并且它们以与NFET区域和PFET区域彼此交错相同的方式在Y方向上彼此交错。由于上面讨论的原因，这种配置可能是不期望的，因为交错的N阱和P阱拾取区域可能会引起诸如闩锁的问题。
根据本发明的实施例，对接收的IC布局设计610执行IC布局修改工艺600，以生成修改后的IC布局设计620。如图6所示，将接收的IC布局设计610的交错的N阱和P阱拾取区域转换成单个连续的N阱拾取区域和单个连续的P阱拾取区域。N阱拾取区域在Y方向上跨越多个NFET和PFET区域，并且P阱拾取区域也是如此。如上所讨论的，这种设计有助于减小阱间注入剂量补偿并且减轻由注入孔效应引起的问题。修改后的IC布局设计620然后可以用于制造IC器件。
IC器件200可以在各种IC应用中实现，包括诸如静态随机存取存储器(SRAM)器件的存储器器件。在这方面，图7示出了单端口SRAM单元(例如1位SRAM单元)800的示例电路示意图。单端口SRAM单元800包括上拉晶体管PU1、PU2；下拉晶体管PD1、PD2；以及传输门晶体管PG1、PG2。如电路图所示，晶体管PU1和PU2是p型晶体管，并且晶体管PG1、PG2、PD1和PD2是n型晶体管。根据本发明的各个方面，PG1、PG2、PD1和PD2晶体管实现为具有比PU1和PU2晶体管更薄的间隔件。由于在示出的实施例中SRAM单元800包括六个晶体管，因此它也可以称为6T SRAM单元。
上拉晶体管PU1和下拉晶体管PD1的漏极耦合在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极耦合在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉耦合以形成第一数据锁存器。晶体管PU2和PD2的栅极耦合在一起并且耦合至晶体管PU1和PD1的漏极以形成第一存储节点SN1，并且晶体管PU1和PD1的栅极耦合在一起并且耦合至晶体管PU2和PD2的漏极以形成互补第一存储节点SNB1。上拉晶体管PU1和PU2的源极耦合至电源电压Vcc(也称为Vdd)，并且下拉晶体管PD1和PD2的源极耦合至电压Vss，在一些实施例中它可以电接地。
第一数据锁存器的第一存储节点SN1通过传输门晶体管PG1耦合至位线BL，并且互补第一存储节点SNB1通过传输门晶体管PG2耦合至互补位线BLB。第一存储节点N1和互补第一存储节点SNB1是互补节点，它们通常处于相反的逻辑电平(逻辑高或逻辑低)。传输门晶体管PG1和PG2的栅极耦合至字线WL。可以使用FinFET器件和/或GAA器件来实现SRAM器件(诸如SRAM单元800)。在一些实施例中，使用IC器件200的功能晶体管(例如图4的晶体管520和530)来实现晶体管PU1、PU2、PD1、PD2、PG1和PG2。
图8示出了根据本发明的实施例的集成电路制造系统900。制造系统900包括通过通信网络918连接的多个实体902、904、906、908、910、912、914、916…、N。网络918可以是单个网络，或者可以是各种不同的网络(诸如内联网和因特网)，并且可以同时包括有线和无线通信信道。
在实施例中，实体902表示用于制造协作的服务系统；实体904表示用户，诸如监测感兴趣产品的产品工程师；实体906表示工程师，诸如控制工艺和相关配方的处理工程师，或监测或调节处理工具的条件和设置的设备工程师；实体908表示用于IC测试和测量的计量工具；实体910表示半导体处理工具，诸如用于执行光刻工艺以限定SRAM器件的栅极间隔件的EUV工具；实体912表示与处理工具910相关联的虚拟计量模块；实体914表示与处理工具910以及另外的其他处理工具相关联的先进处理控制模块；并且实体916表示与处理工具910相关联的采样模块。
每个实体可以与其他实体交互，并且可以提供集成电路制造、处理控制和/或计算能力以从其他实体接收和/或向其他实体提供这种能力。每个实体还可以包括用于执行计算和执行自动化的一个或多个计算机系统。例如，实体914的先进处理控制模块可以包括其中具有编码的软件指令的多个计算机硬件。计算机硬件可以包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示器件(例如监测器)、输入/输出器件(例如鼠标和键盘)。可以用任何适当的编程语言来编写软件指令，并且可以将软件指令设计为执行特定任务。
集成电路制造系统900能够进行实体之间的交互，以用于集成电路(IC)制造以及IC制造的先进处理控制。在实施例中，先进处理控制包括根据计量结果调整适用于相关晶圆的一个处理工具的处理条件、设置和/或配方。
在另一个实施例中，根据基于工艺质量和/或产品质量确定的最佳采样率，从处理的晶圆的子集测量计量结果。在又另一个实施例中，根据基于工艺质量和/或产品质量的各种特征确定的最佳采样场/点，从处理的晶圆的子集的选定场和点测量计量结果。
IC制造系统900提供的能力之一可以使得能够在诸如设计、工程和处理、计量和先进处理控制的领域中进行协作和信息存取。IC制造系统900提供的另一种能力可以集成设施之间的系统，诸如计量工具和处理工具之间的系统。这种集成使设施能够协调它们的活动。例如，集成计量工具和处理工具可以使制造信息更有效地合并到制造工艺或APC模块中，并且可以通过集成在相关处理工具中的计量工具来实现在线或现场测量晶圆数据。
图9是示出根据本发明的实施例的制造半导体器件的方法1000的流程图。方法1000包括步骤1010，以接收包括多个PFET区域、NFET区域、N阱拾取区域和P阱拾取区域的集成电路(IC)布局设计。根据接收的IC布局设计，PFET区域和NFET区域的每个在第一方向上延伸，PFET区域在与第一方向不同的第二方向上与NFET区域交错，N阱拾取区域分别与PFET区域对准，P阱拾取区域分别与NFET区域对准，并且N阱拾取区域在第二方向上与P阱拾取区域交错。
方法1000包括步骤1020，以至少部分地通过以下方式修改接收的IC布局设计：用连续的P阱拾取区域替换N阱拾取区域的第一子集和P阱拾取区域的第一子集；以及用连续的N阱拾取区域替换N阱拾取区域的第二子集和P阱拾取区域的第二子集。
方法1000包括步骤1030，以基于修改的IC布局设计来制造IC器件。在一些实施例中，步骤1030包括在连续的N阱拾取区域和连续的P阱拾取区域中实现多个伪晶体管。在一些实施例中，步骤1030包括至少部分地使用伪晶体管将连续的N阱拾取区域或连续的P阱拾取区域电偏置到电压源或电接地。在一些实施例中，步骤1030包括制造多沟道全环栅(GAA)器件。
应当理解，方法1000可以包括在步骤1010-1030之前、期间或之后执行的其他步骤。为了简单起见，这里不详细讨论这些附加步骤。
上述的先进光刻工艺、方法和材料可以用于许多应用中，包括鳍式场效应晶体管(FinFET)。例如，鳍可以被图案化以在部件之间产生相对紧密的间距，上述公开非常适合于这些间距。另外，可以根据以上公开来处理用于形成FinFET的鳍的间隔件，也称为心轴。还应当理解，以上讨论的本发明的各个方面可以适用于多沟道器件，诸如全环栅(GAA)器件。在本发明涉及鳍结构或FinFET器件的程度上，这样的讨论可以等同地适用于GAA器件。
总而言之，本发明配置(或重新配置)IC器件的N阱拾取区域和P阱拾取区域的布局，使得它们彼此不交错。而是，本发明的IC器件的N阱拾取区域和P阱拾取区域连续地延伸而不彼此交错。本发明的IC器件的N阱拾取区域和P阱拾取区域的尺寸也比常规IC器件中的对应物大得多。在一些实施例中，本发明的IC器件在7纳米技术节点或更小的技术节点中制造。
本发明可以提供优于常规器件的优点。然而，应理解，本文未讨论所有优点，不同的实施例可提供不同的优点，并且没有特定的优点是任何实施例都需要的。一个优点是减少了不期望的阱间注入剂量补偿。例如，N阱和P阱拾取区域彼此不交错的事实消除了它们之间可能存在的N/P边界(如果它们已经交错)。消除这些N/P边界意味着掺杂剂不会扩散到相反掺杂的阱中，这将具有降低的电阻。另一个优点是也减轻了不期望的孔效应。例如，由于现在N阱和P阱拾取区域要大得多，所以光刻胶层(用于限定阱拾取区域的N阱和P阱)的高宽比比常规器件小，并且开口本身也宽/大得多。结果，注入的掺杂剂不太可能轰击到光刻胶壁中。这允许将正确剂量的掺杂剂注入到衬底中以适当地形成掺杂阱。由于这些原因，本发明的IC器件可以具有改进的性能和/或可靠性，例如减小的闩锁或烧毁的可能性。本发明的方面对于诸如7纳米技术节点或以下的较新技术节点特别有益，因为这些技术节点的小几何尺寸意味着阱间注入剂量补偿和/或注入孔效应问题将更突出，如果没有通过本发明的实施例的实施方式解决它们的话。其他优势可能包括与现有制造工艺(包括FinFET和GAA工艺)的兼容性以及实施的简便性和低成本。
上述的先进光刻工艺、方法和材料可以用于许多应用中，包括鳍式场效应晶体管(FinFET)。例如，鳍可以被图案化以在部件之间产生相对紧密的间距，上述公开非常适合于这些间距。另外，可以根据以上公开来处理用于形成FinFET的鳍的间隔件，也称为心轴。
本发明的一个方面涉及一种半导体器件。该半导体器件包括第一区域，该第一区域包括N阱的第一部分和形成在N阱的第一部分上方的多个P型晶体管。第一区域在第一方向上延伸。该半导体器件包括第二区域，该第二区域包括P阱的第一部分和形成在P阱的第一部分上方的多个N型晶体管。第二区域在第一方向上延伸并且与第一区域共享第一边界，并且其中第一边界在第一方向上延伸。半导体器件包括第三区域，该第三区域包括P阱的第二部分。第三区域与第一区域和第二区域共享第二边界。第二边界在不同于第一方向的第二方向上延伸。半导体器件包括第四区域，该第四区域包括N阱的第二部分。第四区域与第一区域和第二区域共享第三边界。第三边界在第二方向上延伸，并且其中第一区域和第二区域设置在第三区域和第四区域之间。
在上述半导体器件中，其中：所述第三区域包括一个或多个P阱拾取接触件；并且所述第四区域包括一个或多个N阱拾取接触件。
在上述半导体器件中，其中：所述第三区域包括一个或多个P阱拾取接触件；并且所述第四区域包括一个或多个N阱拾取接触件，所述一个或多个P阱拾取接触件或所述一个或多个N阱拾取接触件的每个电耦合至电压源。
在上述半导体器件中，其中：所述第三区域包括一个或多个P阱拾取接触件；并且所述第四区域包括一个或多个N阱拾取接触件，所述一个或多个P阱拾取接触件或所述一个或多个N阱拾取接触件的每个电耦合至电接地。
在上述半导体器件中，其中：所述第一区域的所述P型晶体管和所述第二区域的所述N型晶体管为功能晶体管；并且所述第三区域和所述第四区域的每个包括多个伪晶体管。
在上述半导体器件中，其中：所述第一区域具有在所述第一方向上测量的第一尺寸；所述第二区域具有在所述第一方向上测量的第二尺寸；所述第三区域具有在所述第一方向上测量的第三尺寸；所述第四区域具有在所述第一方向上测量的第四尺寸；并且所述第一尺寸和所述第二尺寸的每个大于所述第三尺寸或所述第四尺寸。
在上述半导体器件中，其中：所述第一区域具有在所述第一方向上测量的第一尺寸；所述第二区域具有在所述第一方向上测量的第二尺寸；所述第三区域具有在所述第一方向上测量的第三尺寸；所述第四区域具有在所述第一方向上测量的第四尺寸；并且所述第一尺寸和所述第二尺寸的每个大于所述第三尺寸或所述第四尺寸；所述第一尺寸等于所述第二尺寸；并且所述第三尺寸等于所述第四尺寸。
在上述半导体器件中，其中：所述第一区域具有在所述第一方向上测量的第一尺寸；所述第二区域具有在所述第一方向上测量的第二尺寸；所述第三区域具有在所述第一方向上测量的第三尺寸；所述第四区域具有在所述第一方向上测量的第四尺寸；并且所述第一尺寸和所述第二尺寸的每个大于所述第三尺寸或所述第四尺寸；所述第一区域具有在所述第二方向上测量的第五尺寸；所述第二区域具有在所述第二方向上测量的第六尺寸；所述第三区域具有在所述第二方向上测量的第七尺寸；所述第四区域具有在所述第二方向上测量的第八尺寸；并且所述第七尺寸和所述第八尺寸的每个大于所述第五尺寸或所述第六尺寸。
在上述半导体器件中，其中：所述第一区域具有在所述第一方向上测量的第一尺寸；所述第二区域具有在所述第一方向上测量的第二尺寸；所述第三区域具有在所述第一方向上测量的第三尺寸；所述第四区域具有在所述第一方向上测量的第四尺寸；并且所述第一尺寸和所述第二尺寸的每个大于所述第三尺寸或所述第四尺寸；所述第一区域具有在所述第二方向上测量的第五尺寸；所述第二区域具有在所述第二方向上测量的第六尺寸；所述第三区域具有在所述第二方向上测量的第七尺寸；所述第四区域具有在所述第二方向上测量的第八尺寸；并且所述第七尺寸和所述第八尺寸的每个大于所述第五尺寸或所述第六尺寸；所述第五尺寸等于所述第六尺寸；并且所述第七尺寸等于所述第八尺寸。
在上述半导体器件中，还包括：第五区域，所述第五区域包括所述N阱的第三部分和形成在所述N阱的第三部分上方的多个附加P型晶体管，其中，所述第五区域在所述第一方向上延伸；以及第六区域，所述第六区域包括所述P阱的第三部分和形成在所述P阱的第三部分上方的多个附加N型晶体管，其中，所述第六区域在所述第一方向上延伸；其中：所述第五区域设置在所述第二区域和所述第六区域之间；所述第五区域和所述第六区域设置在所述第三区域和所述第四区域之间；所述第五区域和所述第一区域具有相同的尺寸；并且所述第六区域和所述第二区域具有相同的尺寸。
在上述半导体器件中，其中，所述P型晶体管和所述N型晶体管包括多沟道全环栅(GAA)晶体管或鳍式场效应晶体管。
本发明的另一方面涉及一种半导体器件。半导体器件包括每个在第一方向上延伸的多个第一区域。第一区域包括P型晶体管。半导体器件包括每个在第一方向上延伸的多个第二区域。第二区域包括N型晶体管，并且其中第一区域和第二区域在垂直于第一方向的第二方向上彼此交错。半导体器件包括设置在第一区域和第二区域的第一侧的连续的P阱拾取区域。半导体器件包括设置在第一区域和第二区域的第二侧的连续的N阱拾取区域。
在上述半导体器件中，其中：所述第一区域和所述连续的N阱拾取区域的每个形成在同一N阱上方；并且所述第二区域和所述连续的P阱拾取区域的每个形成在同一P阱上方。
在上述半导体器件中，其中，所述连续的P阱拾取区域和所述连续的N阱拾取区域的每个包括多个伪晶体管。
在上述半导体器件中，其中，所述连续的P阱拾取区域和所述连续的N阱拾取区域的每个包括多个伪晶体管，所述连续的P阱拾取区域中的所述P阱或所述连续的N阱拾取区域中的所述N阱通过至少一些所述伪晶体管电连接至电压轨或电接地。
在上述半导体器件中，其中，所述连续的P阱拾取区域和所述连续的N阱拾取区域的每个包括多个伪晶体管，所述连续的P阱拾取区域中的所述P阱或所述连续的N阱拾取区域中的所述N阱通过至少一些所述伪晶体管电连接至电压轨或电接地，所述P型晶体管和所述N型晶体管是使用7纳米技术节点或比所述7纳米技术节点小的技术节点制造的晶体管。
本发明的另一方面涉及一种制造半导体器件的方法。该方法包括接收集成电路(IC)布局设计，集成电路(IC)布局设计包括多个NFET区域、多个PFET区域、多个N阱拾取区域和多个P阱拾取区域。根据接收的IC布局设计：NFET区域和PFET区域的每个在第一方向上延伸，NFET区域在与第一方向不同的第二方向上与PFET区域交错，N阱拾取区域分别与PFET区域对准，P阱拾取区域分别与NFET区域对准，并且N阱拾取区域在第二方向上与P阱拾取区域交错。该方法包括修改接收的IC布局设计以至少部分地通过以下方式来生成修改的IC布局设计：用连续的P阱拾取区域替换N阱拾取区域的第一子集和P阱拾取区域的第一子集；以及用连续的N阱拾取区域替换N阱拾取区域的第二子集和P阱拾取区域的第二子集。
在上述方法中，还包括：基于所述修改的集成电路布局设计来制造集成电路器件。
在上述方法中，还包括：基于所述修改的集成电路布局设计来制造集成电路器件，其中，制造所述集成电路器件包括：在所述连续的N阱拾取区域和所述连续的P阱拾取区域中实现多个伪晶体管；以及至少部分地使用所述伪晶体管将所述连续的N阱拾取区域或所述连续的P阱拾取区域电偏置到电源或电接地。
在上述方法中，还包括：基于所述修改的集成电路布局设计来制造集成电路器件，其中，制造所述集成电路器件包括制造多沟道全环栅(GAA)器件。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解以下详细描述。本领域技术人员应该理解，他们可以容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在本文中进行各种变化、替换和改变。例如，通过对位线导体和字线导体实现不同的厚度，可以实现导体的不同电阻。然而，也可以利用改变金属导体的电阻的其他技术。

Claims (10)

1.一种半导体器件，包括：
第一区域，所述第一区域包括N阱的第一部分和形成在所述N阱的第一部分上方的多个P型晶体管，其中，所述第一区域在第一方向上延伸；
第二区域，所述第二区域包括P阱的第一部分和形成在所述P阱的第一部分上方的多个N型晶体管，其中，所述第二区域在所述第一方向上延伸并且与所述第一区域共享第一边界，并且其中，所述第一边界在所述第一方向上延伸；
第三区域，所述第三区域包括所述P阱的第二部分，其中，所述第三区域与所述第一区域和所述第二区域共享第二边界，并且其中，所述第二边界在与所述第一方向不同的第二方向上延伸；以及
第四区域，所述第四区域包括所述N阱的第二部分，其中，所述第四区域与所述第一区域和所述第二区域共享第三边界，其中，所述第三边界在所述第二方向上延伸，并且其中，所述第一区域和所述第二区域设置在所述第三区域和所述第四区域之间。
2.根据权利要求1所述的半导体器件，其中：
所述第三区域包括一个或多个P阱拾取接触件；并且
所述第四区域包括一个或多个N阱拾取接触件。
3.根据权利要求2所述的半导体器件，其中，所述一个或多个P阱拾取接触件或所述一个或多个N阱拾取接触件的每个电耦合至电压源。
4.根据权利要求2所述的半导体器件，其中，所述一个或多个P阱拾取接触件或所述一个或多个N阱拾取接触件的每个电耦合至电接地。
5.根据权利要求1所述的半导体器件，其中：
所述第一区域的所述P型晶体管和所述第二区域的所述N型晶体管为功能晶体管；并且
所述第三区域和所述第四区域的每个包括多个伪晶体管。
6.根据权利要求1所述的半导体器件，其中：
所述第一区域具有在所述第一方向上测量的第一尺寸；
所述第二区域具有在所述第一方向上测量的第二尺寸；
所述第三区域具有在所述第一方向上测量的第三尺寸；
所述第四区域具有在所述第一方向上测量的第四尺寸；并且
所述第一尺寸和所述第二尺寸的每个大于所述第三尺寸或所述第四尺寸。
7.根据权利要求6所述的半导体器件，其中：
所述第一尺寸等于所述第二尺寸；并且
所述第三尺寸等于所述第四尺寸。
8.根据权利要求6所述的半导体器件，其中：
所述第一区域具有在所述第二方向上测量的第五尺寸；
所述第二区域具有在所述第二方向上测量的第六尺寸；
所述第三区域具有在所述第二方向上测量的第七尺寸；
所述第四区域具有在所述第二方向上测量的第八尺寸；并且
所述第七尺寸和所述第八尺寸的每个大于所述第五尺寸或所述第六尺寸。
9.一种半导体器件，包括：
多个第一区域，所述多个第一区域的每个在第一方向上延伸，其中，第一区域包括P型晶体管；
多个第二区域，所述多个第二区域的每个在所述第一方向上延伸，其中，第二区域包括N型晶体管，并且其中，所述第一区域和所述第二区域在垂直于所述第一方向的第二方向上彼此交错；
连续的P阱拾取区域，设置在所述第一区域和所述第二区域的第一侧；以及
连续的N阱拾取区域，设置在所述第一区域和所述第二区域的第二侧。
10.一种制造半导体器件的方法，包括：
接收集成电路(IC)布局设计，所述集成电路布局设计包括多个N型场效应晶体管区域、多个P型场效应晶体管区域、多个N阱拾取区域和多个P阱拾取区域，其中，根据接收的集成电路布局设计：所述N型场效应晶体管区域和所述P型场效应晶体管区域的每个在第一方向上延伸，所述N型场效应晶体管区域在与所述第一方向不同的第二方向上与所述P型场效应晶体管区域交错，所述N阱拾取区域分别与所述P型场效应晶体管区域对准，所述P阱拾取区域分别与所述N型场效应晶体管区域对准，并且所述N阱拾取区域在所述第二方向上与所述P阱拾取区域交错；以及
修改所述接收的集成电路布局设计以至少部分地通过以下方式来生成修改的集成电路布局设计：
用连续的P阱拾取区域替换所述N阱拾取区域的第一子集和所述P阱拾取区域的第一子集；和
用连续的N阱拾取区域替换所述N阱拾取区域的第二子集和所述P阱拾取区域的第二子集。
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