JP6009139B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域と、
前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域と、
前記第2の第2導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第1導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
を有することを特徴とする半導体装置を提供する。
前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程と、
前記第2の第2導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第1導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
図1は第1の実施形態に係る半導体装置100の模式的な平面図である。図2は図1のA−A矢視断面図、図3は図1のB−B矢視断面図であり、何れも模式的な図である。図1においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5及び絶縁膜51の図示を省略している。
図7は第2の実施形態に係る半導体装置200の平面図、図8は図7のA−A矢視断面図であり、模式的な図である。図7においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5及び絶縁膜51の図示を省略している。
図9は第3の実施形態に係る半導体装置300の平面図である。図9においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5及び絶縁膜51の図示を省略している。
図10は第4の実施形態に係る半導体装置400の平面図である。図10においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5及び絶縁膜51の図示を省略している。
図11は第5の実施形態に係る半導体装置500の平面図である。図11においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5及び絶縁膜51の図示を省略している。
図12は第6の実施形態に係る半導体装置600を示す模式図である。このうち(A)は平面図、(B)は(A)のA−A矢視断面図、(C)は(A)のB−B矢視断面図である。図12(A)においては、層間絶縁膜9、配線層絶縁膜11、シリサイドブロック膜17、絶縁膜5、絶縁膜51、及び、配線層10よりも上層の配線層の図示を省略している。
以下、参考形態の例を付記する。
1.
第1導電型領域と、
前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域と、
前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域と、
前記第2の第2導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第1導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
を有することを特徴とする半導体装置。
2.
前記アナログ素子は抵抗素子であることを特徴とする1.に記載の半導体装置。
3.
前記抵抗素子は第2導電型であることを特徴とする2.に記載の半導体装置。
4.
平面視において、前記第1導電型領域の外形線は前記アナログ素子の外形線の外側に位置することを特徴とする1.乃至3.の何れか一項に記載の半導体装置。
5.
当該半導体装置は、交互に積層された層間絶縁膜と配線層とを含む多層配線層を有し、
前記ガードリングは、
前記第2の第2導電型領域の表層に形成されて前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域と、
前記多層配線層の第1層目の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の第1層目の配線層に形成され、前記接続部材を介して前記高濃度拡散領域に電気的に接続された導体パターンと、
を含むことを特徴とする請求項1乃至4の何れか一項に記載の半導体装置。
6.
前記第1層目の配線層は、前記アナログ素子に接続された引出配線を含み、
前記導体パターンには、前記引出配線を通過させる開口が形成されていることを特徴とする5.に記載の半導体装置。
7.
前記アナログ素子には1GHz以上の周波数の高周波信号が入力されることを特徴とする1.乃至6.の何れか一項に記載の半導体装置。
8.
前記固定電位端子は、グランド端子であることを特徴とする請求項1.乃至7.の何れか一項に記載の半導体装置。
9.
第1導電型領域の下面が第1の第2導電型領域により覆われた状態となるように第1導電型領域を形成する工程と、
前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程と、
前記第2の第2導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第1導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
10.
前記固定電位は、グランド電位であることを特徴とする9.に記載の半導体装置の製造方法。
2 N型ウェル領域
3 P型ウェル領域
4 ガードリング
5 絶縁膜
6 抵抗素子
6a シリサイド領域
7 P+拡散領域
8 コンタクトプラグ
9 層間絶縁膜
10 配線層
11 配線層絶縁膜
12 引出配線
13 引出配線
14 導体パターン
14a 開口
15 コンタクトプラグ
16 コンタクトプラグ
17 シリサイドブロック膜
18 グランド電位(固定電位端子)
19 グランド接続引出配線
51 絶縁膜
100 半導体装置
200 半導体装置
201 ダミー抵抗
300 半導体装置
301 接続配線
302 接続配線
400 半導体装置
500 半導体装置
600 半導体装置
601 層間絶縁膜
602 ビア
603 層間絶縁膜
604 ビア
605 層間絶縁膜
606 ビア
620 配線層
621 導体パターン
630 配線層
631 導体パターン
1000 半導体装置
1001 P型ウェル領域
C1 容量
C2 接合容量
C3 接合容量
G1 グラフ
G2 グラフ
R1 抵抗
Claims (8)
- 第1導電型領域と、
前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域と、
前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域と、
前記第2の第2導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第1導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
を有し、
前記ガードリングは、
前記第2の第2導電型領域の表層に形成されて、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターンと、
を含み、
前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含み、
前記導体パターンには、前記引出配線を通過させる開口が形成されており、
前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている半導体装置。 - 前記アナログ素子は抵抗素子である請求項1に記載の半導体装置。
- 前記抵抗素子は第2導電型である請求項2に記載の半導体装置。
- 平面視において、前記第1導電型領域の外形線は前記アナログ素子の外形線の外側に位置する請求項1乃至3の何れか一項に記載の半導体装置。
- 前記アナログ素子には1GHz以上の周波数の高周波信号が入力される請求項1乃至4の何れか一項に記載の半導体装置。
- 前記固定電位端子は、グランド端子である請求項1乃至5の何れか一項に記載の半導体装置。
- 交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
第1導電型領域の下面が第1の第2導電型領域により覆われた状態となるように第1導電型領域を形成する工程と、
前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程と、
前記第2の第2導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第1導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有し、
前記ガードリングを形成する工程は、
前記第2の第2導電型領域の表層に、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域を形成する工程と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
前記多層配線層の1つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターンを含む1つの配線層を形成する工程と、
を含み、
前記多層配線層の1つの配線層を形成する工程では、
前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成し、
前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し、
前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する半導体装置の製造方法。 - 前記固定電位は、グランド電位であることを特徴とする請求項7に記載の半導体装置の製造方法。
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