JPH05121664A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05121664A JPH05121664A JP27941691A JP27941691A JPH05121664A JP H05121664 A JPH05121664 A JP H05121664A JP 27941691 A JP27941691 A JP 27941691A JP 27941691 A JP27941691 A JP 27941691A JP H05121664 A JPH05121664 A JP H05121664A
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- Japan
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- resistor
- type
- epitaxial layer
- polycrystalline silicon
- type epitaxial
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Abstract
(57)【要約】
【目的】超高速のバイボーラデバイスにおいて、多結晶
シリコン抵抗体の寄生容量を大幅に低減し、高速動作を
可能にする。 【構成】Ｐ型シリコン基板上に成長されたｎ- 型エピタ
キシャル層及びその上に形成されたシリコン酸化膜上に
配置された多結晶シリコン低抗体において、その多結晶
シリコン抵抗体の直下のｎ- 型エピタキシャル層をＰｎ
接合あるいは、トレンチアイソレーションにより電気的
に分離し、抵抗体とＰ型基板の間に新たな接合容量を直
列に付加するようにする。更に、効果的には複数の接合
を積み重ねる事により寄生容量の大幅な低減が可能にな
る。
シリコン抵抗体の寄生容量を大幅に低減し、高速動作を
可能にする。 【構成】Ｐ型シリコン基板上に成長されたｎ- 型エピタ
キシャル層及びその上に形成されたシリコン酸化膜上に
配置された多結晶シリコン低抗体において、その多結晶
シリコン抵抗体の直下のｎ- 型エピタキシャル層をＰｎ
接合あるいは、トレンチアイソレーションにより電気的
に分離し、抵抗体とＰ型基板の間に新たな接合容量を直
列に付加するようにする。更に、効果的には複数の接合
を積み重ねる事により寄生容量の大幅な低減が可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に超高速に動作するバイポーラ・トランジスタを用い
たＥＣＬ回路等に用いる抵抗体、中でも多結晶シリコン
で作られた抵抗体に関する。
特に超高速に動作するバイポーラ・トランジスタを用い
たＥＣＬ回路等に用いる抵抗体、中でも多結晶シリコン
で作られた抵抗体に関する。
【０００２】
【従来の技術】従来の高速バイボーラ・トランジスタを
用いたＥＣＬ回路で用いられる多結晶シリコンの抵抗体
は、図５に示すようにＰ型シリコン基板１上に成長され
たｎ- 型エピタキシャル層２を酸化して形成されたシリ
コン酸化膜３上のバイボーラ・トランジスタとは別領域
に形成される。一般にシリコン酸化膜３は、絶縁用の厚
い（３００ｎｍ〜１μｍ程度）膜であり、その上に所望
の抵抗値を得るためにある大きさの多結晶シリコン抵抗
体５が形成される。但し、多結晶シリコン抵抗体は抵抗
値の問題及びその抵抗値の温度特性の関係上、放熱性を
良くするため、多結晶シリコン抵抗値５直下のシリコン
酸化膜厚を極端に薄くして、例えば１００ｎｍ以下で用
いる事もある。
用いたＥＣＬ回路で用いられる多結晶シリコンの抵抗体
は、図５に示すようにＰ型シリコン基板１上に成長され
たｎ- 型エピタキシャル層２を酸化して形成されたシリ
コン酸化膜３上のバイボーラ・トランジスタとは別領域
に形成される。一般にシリコン酸化膜３は、絶縁用の厚
い（３００ｎｍ〜１μｍ程度）膜であり、その上に所望
の抵抗値を得るためにある大きさの多結晶シリコン抵抗
体５が形成される。但し、多結晶シリコン抵抗体は抵抗
値の問題及びその抵抗値の温度特性の関係上、放熱性を
良くするため、多結晶シリコン抵抗値５直下のシリコン
酸化膜厚を極端に薄くして、例えば１００ｎｍ以下で用
いる事もある。
【０００３】このような抵抗体５上に絶縁膜１０を形成
し、抵抗体５に電極用コンタクト及び電極６が設けられ
ている。
し、抵抗体５に電極用コンタクト及び電極６が設けられ
ている。
【０００４】
【発明が解決しようとする課題】この従来の多結晶シリ
コン抵抗体は、Ｐ型シリコン基板との間で寄生容量をも
っており、その大きさはシリコン酸化膜３の膜厚に大き
く依存している。
コン抵抗体は、Ｐ型シリコン基板との間で寄生容量をも
っており、その大きさはシリコン酸化膜３の膜厚に大き
く依存している。
【０００５】近年、高速化につれ素子の微細化が進み、
更にＣＭＯＳとの整合性を考え、シリコン酸化膜３の膜
厚が薄くなってきている。特に０．５μｍ時代に突入し
て、その膜厚は３００ｎｍ程度であり、１μｍ時代に比
べ半分以下の厚さになっている。
更にＣＭＯＳとの整合性を考え、シリコン酸化膜３の膜
厚が薄くなってきている。特に０．５μｍ時代に突入し
て、その膜厚は３００ｎｍ程度であり、１μｍ時代に比
べ半分以下の厚さになっている。
【０００６】一方、抵抗体はその放熱を考慮に入れつつ
縮小されているが、その縮小率も、膜厚の減少率とほぼ
同等であり、基本的には抵抗体の寄生容量は、素子の高
速化に反して、ほとんど不変の状態であった。
縮小されているが、その縮小率も、膜厚の減少率とほぼ
同等であり、基本的には抵抗体の寄生容量は、素子の高
速化に反して、ほとんど不変の状態であった。
【０００７】従って、バイボーラ・トランジスタの高速
化は進むものの、実際の回路全体の性能を考えた場合、
多結晶シリコン抵抗体の寄生容量が大きく高速化の障害
になっていた。
化は進むものの、実際の回路全体の性能を考えた場合、
多結晶シリコン抵抗体の寄生容量が大きく高速化の障害
になっていた。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
Ｐ型シリコン基板上に成長されたｎ- 型エピタキシャル
層及びその上に形成されたシリコン酸化膜上に配置され
た多結晶シリコン抵抗体において、該多結晶シリコン抵
抗体の直下のｎ- エピタキシャル層をＰ型シリコン基板
から電気的に分離することを備えており、その絶縁分離
法として、Ｐｎ接合及びトレンチ・アイソレーションを
用いることを備えている。
Ｐ型シリコン基板上に成長されたｎ- 型エピタキシャル
層及びその上に形成されたシリコン酸化膜上に配置され
た多結晶シリコン抵抗体において、該多結晶シリコン抵
抗体の直下のｎ- エピタキシャル層をＰ型シリコン基板
から電気的に分離することを備えており、その絶縁分離
法として、Ｐｎ接合及びトレンチ・アイソレーションを
用いることを備えている。
【０００９】以上のようにｎ- エピタキシャル層をＰ型
シリコン基板から電気的に浮かす事により、抵抗体の耐
基板寄生容量に対して直列の型で新たな寄生容量を付加
するものである。
シリコン基板から電気的に浮かす事により、抵抗体の耐
基板寄生容量に対して直列の型で新たな寄生容量を付加
するものである。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体チップの断面
図である。
る。図１は本発明の第１の実施例の半導体チップの断面
図である。
【００１１】Ｐ型シリコン基板１上に成長されたｎ- 型
エピタキシャル層２及びそれを酸化して形成されたシリ
コン酸化膜３上に多結晶シリコン抵抗体５が配置されて
おり、かつ抵抗体５の外側にＰ型シリコン基盤１に迄達
するバイボーラ・トランジスタ用のトレンチ・アイソレ
ーション４が設られている。以上のように、トレンチ・
アイソレーション４によって抵抗体５直下に完全フロー
ティング状態の層であるｎ- 型エピタキシャル層２が形
成されている。また電極等、その他の項目については、
従来の多結晶シリコン抵抗体と同様である。
エピタキシャル層２及びそれを酸化して形成されたシリ
コン酸化膜３上に多結晶シリコン抵抗体５が配置されて
おり、かつ抵抗体５の外側にＰ型シリコン基盤１に迄達
するバイボーラ・トランジスタ用のトレンチ・アイソレ
ーション４が設られている。以上のように、トレンチ・
アイソレーション４によって抵抗体５直下に完全フロー
ティング状態の層であるｎ- 型エピタキシャル層２が形
成されている。また電極等、その他の項目については、
従来の多結晶シリコン抵抗体と同様である。
【００１２】図２は本発明の第２の実施例の半導体チッ
プの断面図である。
プの断面図である。
【００１３】本実施例は、少なくとも多結晶シリコン抵
抗体５の直下のトレンチ・アイソレーション４で囲まれ
た領域にｎ+ 型埋込み層を設けている。その他の項目に
ついては、前述の実施例と同様である。
抗体５の直下のトレンチ・アイソレーション４で囲まれ
た領域にｎ+ 型埋込み層を設けている。その他の項目に
ついては、前述の実施例と同様である。
【００１４】図３は本発明の第３の実施例の半導体チッ
プの断面図である。
プの断面図である。
【００１５】本実施例は、図２の第２の実施例で説明し
たトレンチ・アイソレーション４で囲まれた領域のｎ+
型埋込み層とその上のｎ- 型エピタキシャル層２の少な
くとも表面側をＰ型にしたＰ型拡散層８を有するもので
あり、その他の項目については、前述の実施例と同様で
ある。
たトレンチ・アイソレーション４で囲まれた領域のｎ+
型埋込み層とその上のｎ- 型エピタキシャル層２の少な
くとも表面側をＰ型にしたＰ型拡散層８を有するもので
あり、その他の項目については、前述の実施例と同様で
ある。
【００１６】図４は本発明の第４の実施例の半導体チッ
プの断面図である。
プの断面図である。
【００１７】本実施例は、前述の実施例において用いら
れたトレンチ・アイソレーション４にかわってＰ+ 型絶
縁拡散層９によって抵抗体直下が分離されている。その
他の項目については、前述の実施例と同様である。
れたトレンチ・アイソレーション４にかわってＰ+ 型絶
縁拡散層９によって抵抗体直下が分離されている。その
他の項目については、前述の実施例と同様である。
【００１８】
【発明の効果】以上説明したように本発明は、多結晶シ
リコン抵抗体の寄生容量を低減するため、図６で示した
ように従来の多結晶シリコン抵抗体の最大の寄生容量で
ある、シリコン酸化膜の膜厚できまるＣOXに対し破線内
に示したような更なる寄生容量Ｃｊを直列に加える事に
より、寄生容量全体の低減を実現するものである。
リコン抵抗体の寄生容量を低減するため、図６で示した
ように従来の多結晶シリコン抵抗体の最大の寄生容量で
ある、シリコン酸化膜の膜厚できまるＣOXに対し破線内
に示したような更なる寄生容量Ｃｊを直列に加える事に
より、寄生容量全体の低減を実現するものである。
【００１９】具体的には、無負荷状態のＥＣＬ回路にお
いて、伝播遅延時間が５０ｐＳ程度のデバイスに対し、
抵抗の寄生容量を５０％低減する事により、約１０％強
の性能向上の実現できる。
いて、伝播遅延時間が５０ｐＳ程度のデバイスに対し、
抵抗の寄生容量を５０％低減する事により、約１０％強
の性能向上の実現できる。
【００２０】次に、各実施例における寄生容量の低減率
を具体的に説明する。第１および第２の実施例において
は、ＣOXとＣJ がほぼ同等の値であるため、寄生容量は
ほぼ５０％減になる。また、第３の実施例においては、
ＣOXに対してＣJ の方が小さくできるため、寄生容量と
してはおおよそ４０％程度になり、大幅な性能改善が可
能である。最後に第４の実施例いおいては、トレンチ・
アイソレーションという複雑な方法を用いなくても、Ｐ
ｎ分離という簡単に方法で、寄生容量を２０〜３０％低
減する事が可能になり、数％の性能向上が実現できる。
を具体的に説明する。第１および第２の実施例において
は、ＣOXとＣJ がほぼ同等の値であるため、寄生容量は
ほぼ５０％減になる。また、第３の実施例においては、
ＣOXに対してＣJ の方が小さくできるため、寄生容量と
してはおおよそ４０％程度になり、大幅な性能改善が可
能である。最後に第４の実施例いおいては、トレンチ・
アイソレーションという複雑な方法を用いなくても、Ｐ
ｎ分離という簡単に方法で、寄生容量を２０〜３０％低
減する事が可能になり、数％の性能向上が実現できる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】本発明の第３の実施例の断面図。
【図４】本発明の第４の実施例の断面図。
【図５】従来技術の半導体装置の断面図。
【図６】本発明の第１乃至第４の実施例の等価回路を示
す図。
す図。
１ Ｐ型シリコン基板 ２ ｎ- 型エピタキシャル ３ シリコン酸化膜 ４ トレンチ・アイソレーション ５ 多結晶シリコン抵抗体
Claims (5)
- 【請求項１】 Ｐ型シリコン基板上に成長されたｎ- 型
エピタキシャル層及びその上に形成されたシリコン酸化
膜上に配置された多結晶シリコン抵抗体において、該多
結晶シリコン抵抗体の直下のｎ- 型エピタキシャル層を
Ｐ型シリコン基板から電気的に分離する事を特徴とする
半導体装置。 - 【請求項２】 多結晶シリコン抵抗体の直下のｎ- 型エ
ピタキシャル層がＰ型シリコン基板からＰｎ接合を用い
て分離されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 多結晶シリコン抵抗体の直下のｎ- 型エ
ピタキシャル層がＰ型シリコン基板から、トレンチ・ア
イソレーションにより分離されていることを特徴とする
記載の半導体装置。 - 【請求項４】 少なくとも多結晶シリコン抵抗体の直下
のｎ- 型エピタキシャル層の下にｎ+ 型埋込み層を有す
ることを特徴とする請求項２もしくは請求項３に記載の
半導体装置。 - 【請求項５】 多結晶シリコン抵抗体の直下のシリコン
酸化膜とｎ- 型エピタキシャル層の間に少なくとも一層
のＰ型拡散層が存在することを特徴とする請求項２，請
求項３もしくは請求項４に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27941691A JPH05121664A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
| EP92117949A EP0538807A1 (en) | 1991-10-25 | 1992-10-20 | Semiconductor integrated circuit device having additional capacitor effectively decreasing parasitic capacitance coupled with resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27941691A JPH05121664A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121664A true JPH05121664A (ja) | 1993-05-18 |
Family
ID=17610788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27941691A Pending JPH05121664A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0538807A1 (ja) |
| JP (1) | JPH05121664A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078674A (ja) * | 2007-10-16 | 2008-04-03 | Toshiba Corp | 半導体記憶装置 |
| JP2008282988A (ja) * | 2007-05-10 | 2008-11-20 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2012009481A (ja) * | 2010-06-22 | 2012-01-12 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2020098878A (ja) * | 2018-12-19 | 2020-06-25 | キオクシア株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130139A (en) | 1996-11-26 | 2000-10-10 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing trench-isolated semiconductor device |
| SG87761A1 (en) * | 1997-08-27 | 2002-04-16 | Motorola Inc | A circuit and method for reducing the effects of parasitic capacitances in integrated resistors |
| US20010041461A1 (en) * | 1998-10-06 | 2001-11-15 | Rodney S. Ridley | Process for forming high voltage junction termination extension oxide |
| DE10032389A1 (de) * | 2000-07-06 | 2002-01-17 | Philips Corp Intellectual Pty | Empfänger mit Kapazitätsvariationsdiode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258367A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体装置 |
| JPH03142863A (ja) * | 1989-10-27 | 1991-06-18 | Iwatsu Electric Co Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928370A (ja) * | 1982-08-09 | 1984-02-15 | Toshiba Corp | 半導体装置 |
| JPH01289264A (ja) * | 1988-05-17 | 1989-11-21 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-10-25 JP JP27941691A patent/JPH05121664A/ja active Pending
-
1992
- 1992-10-20 EP EP92117949A patent/EP0538807A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258367A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体装置 |
| JPH03142863A (ja) * | 1989-10-27 | 1991-06-18 | Iwatsu Electric Co Ltd | 半導体集積回路 |
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| JP2008282988A (ja) * | 2007-05-10 | 2008-11-20 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008078674A (ja) * | 2007-10-16 | 2008-04-03 | Toshiba Corp | 半導体記憶装置 |
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| JP2020098878A (ja) * | 2018-12-19 | 2020-06-25 | キオクシア株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0538807A1 (en) | 1993-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980120 |