JPH01289264A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01289264A JPH01289264A JP63118304A JP11830488A JPH01289264A JP H01289264 A JPH01289264 A JP H01289264A JP 63118304 A JP63118304 A JP 63118304A JP 11830488 A JP11830488 A JP 11830488A JP H01289264 A JPH01289264 A JP H01289264A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置にかかり、主として素子間分離に
トレンチアイソレーションを使用したバイポーラ型トラ
ンジスタ集積回路に関するもので、特に高速論理動作、
または高周波領域におけるアナログ動作回路用集積回路
に使用される。
トレンチアイソレーションを使用したバイポーラ型トラ
ンジスタ集積回路に関するもので、特に高速論理動作、
または高周波領域におけるアナログ動作回路用集積回路
に使用される。
（従来の技術）
半導体装置、特にバイポーラ型集積回路の高集積化と高
性能化を計るため、素子間の分離にトレンチアイソレー
ションと称される溝埋込分離法が導入されはじめている
。
性能化を計るため、素子間の分離にトレンチアイソレー
ションと称される溝埋込分離法が導入されはじめている
。
トレンチアイソレージ目ンを導入した一般例のバイポー
ラ型集積回路について素子、トレンチ等の一部の配置を
第３図に平面図で、また、第４図に断面図で示し説明す
る。第３図に示されるように、複数の素子形成領域１０
２が各々のトレンチ１０１によって包囲されている。そ
して、素子形成領域１０２にはベースコンタクト１０３
Ｂ、エミッタコンタクト１０３Ｅ 、コレクタコンタク
ト１０３Ｃが夫々形成されており、各トレンチ間の間隔
はａに形成されている。また、第４図に示されるように
、素子形成領域１０２は側面がトレンチ１０１で包囲さ
れ、Ｐ型半導体基盤１０３上にＮ＋コレクタ埋込層１０
４． Ｎ型エピタキシャル層１０５．が積層して設けら
れ、表面は隣接トレンチ間１０９に連続し、かつ、素子
の側面を包囲するＳｉＯ□膜１０６が形成されている。
ラ型集積回路について素子、トレンチ等の一部の配置を
第３図に平面図で、また、第４図に断面図で示し説明す
る。第３図に示されるように、複数の素子形成領域１０
２が各々のトレンチ１０１によって包囲されている。そ
して、素子形成領域１０２にはベースコンタクト１０３
Ｂ、エミッタコンタクト１０３Ｅ 、コレクタコンタク
ト１０３Ｃが夫々形成されており、各トレンチ間の間隔
はａに形成されている。また、第４図に示されるように
、素子形成領域１０２は側面がトレンチ１０１で包囲さ
れ、Ｐ型半導体基盤１０３上にＮ＋コレクタ埋込層１０
４． Ｎ型エピタキシャル層１０５．が積層して設けら
れ、表面は隣接トレンチ間１０９に連続し、かつ、素子
の側面を包囲するＳｉＯ□膜１０６が形成されている。
また。
トレンチ１０１には多結晶シリコン膜１０７が充填され
、これを被包する前記５ｉｎ２膜１０６の下部にビ型チ
ャネルカット層１０８が設けられている。
、これを被包する前記５ｉｎ２膜１０６の下部にビ型チ
ャネルカット層１０８が設けられている。
（発明が解決しようとする課題）
トレンチアイソレーションを導入した集積回路の設計に
おいて特に注意を要する事は、第１図に示したトレンチ
と他のトレンチとの間隔ａである。
おいて特に注意を要する事は、第１図に示したトレンチ
と他のトレンチとの間隔ａである。
素子間分離に一般に用いられるトレンチは第２図に示す
構造を有しているが、１１０．１１１に示した酸化シリ
コン膜のコーナ一部分１１０．１１１には大きな応力が
かかり、結晶欠陥発生の大きな原因となる。
構造を有しているが、１１０．１１１に示した酸化シリ
コン膜のコーナ一部分１１０．１１１には大きな応力が
かかり、結晶欠陥発生の大きな原因となる。
このため、トレンチの構造、製造工程により異なるが、
たとえばトレンチと他のトレンチの間隔ａを２μｍ以下
程度にすると、応力が集中して結晶欠陥が多発し、歩留
が極度に低下する。したがって、応力を緩和するために
は、この間隔ａを５〜１０μ踵程度確保しなければなら
ない。このため。
たとえばトレンチと他のトレンチの間隔ａを２μｍ以下
程度にすると、応力が集中して結晶欠陥が多発し、歩留
が極度に低下する。したがって、応力を緩和するために
は、この間隔ａを５〜１０μ踵程度確保しなければなら
ない。このため。
集積回路の設計方法が非常に煩雑になり、また集積度向
上の妨げとなる。
上の妨げとなる。
さらに、トレンチアイソレーションに使用する溝の形成
は１通常ＣＢｒＦ３等のガスを使用した反応性イオンエ
ツチングで行なうが、このエツチング方法はいわゆるロ
ーディング効果が大きく、トレンチの表面積の違いによ
って溝のエツチング速度が異なる。このため、設計段階
で予めトレンチの表面積を計算しておくか５品種ごとに
予め同一のマスクでエツチングをしておき、溝の深さを
測定してエツチング速度を求めておかなければならない
。この事は、多品種を量産するときに大きな障害となる
。
は１通常ＣＢｒＦ３等のガスを使用した反応性イオンエ
ツチングで行なうが、このエツチング方法はいわゆるロ
ーディング効果が大きく、トレンチの表面積の違いによ
って溝のエツチング速度が異なる。このため、設計段階
で予めトレンチの表面積を計算しておくか５品種ごとに
予め同一のマスクでエツチングをしておき、溝の深さを
測定してエツチング速度を求めておかなければならない
。この事は、多品種を量産するときに大きな障害となる
。
この発明は上記従来の課題を解決するためになされたも
のであって、素子間分離にトレンチアイソレーションを
使用したバイポーラトランジスタ型集積回路の設計、製
造工程における煩雑さを低減するとともに集積度の向上
をはかることを目的とする。
のであって、素子間分離にトレンチアイソレーションを
使用したバイポーラトランジスタ型集積回路の設計、製
造工程における煩雑さを低減するとともに集積度の向上
をはかることを目的とする。
（課題を解決するための手段）
この発明にかかる半導体装置は、半導体基板上に格子状
に形成され素子間を電気的に分離するための溝を備え、
かつ、この溝によって複数の半導体素子領域が形成され
ていることを特徴とするものである。また、半導体基板
上に格子状に形成され素子間を電気的に分離するための
溝と、この溝によって形成された複数の半導体素子領域
と、前記半導体基板上に二層の多結晶半導体膜を具備し
、前記多結晶半導体膜の各一部でベース電極およびエミ
ッタ電極を導出するとともに、これらの多結晶半導体膜
の他の一部の間に誘電体膜を介挿して形成されたキャパ
シタ部、および、前記多結晶半導体膜の他の一部で形成
された抵抗体の少なくとも一方を具備してなるものであ
る。
に形成され素子間を電気的に分離するための溝を備え、
かつ、この溝によって複数の半導体素子領域が形成され
ていることを特徴とするものである。また、半導体基板
上に格子状に形成され素子間を電気的に分離するための
溝と、この溝によって形成された複数の半導体素子領域
と、前記半導体基板上に二層の多結晶半導体膜を具備し
、前記多結晶半導体膜の各一部でベース電極およびエミ
ッタ電極を導出するとともに、これらの多結晶半導体膜
の他の一部の間に誘電体膜を介挿して形成されたキャパ
シタ部、および、前記多結晶半導体膜の他の一部で形成
された抵抗体の少なくとも一方を具備してなるものであ
る。
（作 用）
バイポーラトランジスタ型集積回路の素子分離用のトレ
ンチを予め格子状に配置しておく。すなわち１回路設計
段階において、格子状に配置したトレンチ内の素子形成
領域を選択して設計しておくのである。このようにする
ことにより、回路設計段階においてトレンチと他のトレ
ンチとの間隔をいちいち考える必要がない。また、トレ
ンチの格子は品種が異なってもほとんど変化しないので
。
ンチを予め格子状に配置しておく。すなわち１回路設計
段階において、格子状に配置したトレンチ内の素子形成
領域を選択して設計しておくのである。このようにする
ことにより、回路設計段階においてトレンチと他のトレ
ンチとの間隔をいちいち考える必要がない。また、トレ
ンチの格子は品種が異なってもほとんど変化しないので
。
溝形成の反応性イオンエツチングにおけるエツチング速
度の変化を考慮する必要がない。
度の変化を考慮する必要がない。
さらに、キャパシタ、抵抗等の素子を、バイポーラトラ
ンジスタのベース電極引き出し用とエミッタ電極引き出
し用の２種の多結晶シリコンを用いて、トレンチ上に形
成することにより集積度を高める。
ンジスタのベース電極引き出し用とエミッタ電極引き出
し用の２種の多結晶シリコンを用いて、トレンチ上に形
成することにより集積度を高める。
（実施例）
以下、この発明の一実施例につき１図面を参照して説明
する。
する。
第１図にバイポーラトランジスタ型集積回路における素
子とトレンチの配置を上面図で、また、第２図に断面図
で示す、第１図に示すように、まず回路設計時に、予め
格子状に配置したトレンチ１に分離された素子形成領域
１２を選択して設計を行なう、素子形成領域２の大きさ
は最小の素子の大きさとしておき、大きさの異なる素子
を配置するときには、トレンチ１の一部を図に施破線部
３で示す部分を除去しておく。また、素子を形成しない
領域のトレンチはそのまま残しておく。
子とトレンチの配置を上面図で、また、第２図に断面図
で示す、第１図に示すように、まず回路設計時に、予め
格子状に配置したトレンチ１に分離された素子形成領域
１２を選択して設計を行なう、素子形成領域２の大きさ
は最小の素子の大きさとしておき、大きさの異なる素子
を配置するときには、トレンチ１の一部を図に施破線部
３で示す部分を除去しておく。また、素子を形成しない
領域のトレンチはそのまま残しておく。
取上の如く設計を行ない通常の製造方法で製造した集積
回路の断面図を第２図に示す。同図において、素子形成
領域２に形成されたＮＰＮ型バイポーラトランジスタＵ
のベース領域引出し用多結晶シリコン膜２１は不純物と
して例えばボロンを、また、エミッタ電極引出し用多結
晶シリコン膜３１は不純物として例えば砒素を夫々拡散
しである。なお、上記ＮＰＮ型バイポーラトランジスタ
旦における１２ｂはベース領域、１２ｅはエミッタ領域
で、そのベース領域１２ｂは、これに接続されたベース
領域引出し用多結晶シリコン膜２１により、基板のコレ
クタ領域とはＳｉＯ□膜１０膜製０６このＳｉＯ□膜１
０膜上０６上出されてベースＡＱ配線１２Ｂが設けられ
、また、エミッタ領域１２ｅは、これに接続されたエミ
ッタ領域引出し用多結晶シリコン膜３１により、上記ベ
ース領域１２ｂとはＳｉｎ、膜１３を介しこのＳｉＯ□
膜１３主１３上出されてエミッタＡＱ配線１２Ｅが設け
られている。ここで、上記ベースＡＱ配線１２Ｂ、エミ
ッタＡＱ配線１２Ｂはいずれも一例のアルミニウム膜を
被着したのち、これにパターニングを施して形成される
。
回路の断面図を第２図に示す。同図において、素子形成
領域２に形成されたＮＰＮ型バイポーラトランジスタＵ
のベース領域引出し用多結晶シリコン膜２１は不純物と
して例えばボロンを、また、エミッタ電極引出し用多結
晶シリコン膜３１は不純物として例えば砒素を夫々拡散
しである。なお、上記ＮＰＮ型バイポーラトランジスタ
旦における１２ｂはベース領域、１２ｅはエミッタ領域
で、そのベース領域１２ｂは、これに接続されたベース
領域引出し用多結晶シリコン膜２１により、基板のコレ
クタ領域とはＳｉＯ□膜１０膜製０６このＳｉＯ□膜１
０膜上０６上出されてベースＡＱ配線１２Ｂが設けられ
、また、エミッタ領域１２ｅは、これに接続されたエミ
ッタ領域引出し用多結晶シリコン膜３１により、上記ベ
ース領域１２ｂとはＳｉｎ、膜１３を介しこのＳｉＯ□
膜１３主１３上出されてエミッタＡＱ配線１２Ｅが設け
られている。ここで、上記ベースＡＱ配線１２Ｂ、エミ
ッタＡＱ配線１２Ｂはいずれも一例のアルミニウム膜を
被着したのち、これにパターニングを施して形成される
。
次に、上記Ｐ型多結晶シリコン膜２１が素子形成領域２
を除く他の領域への延在域で、この上面に誘電体層１４
を介して被着されたＮ型多結晶シリコン膜４１と対向し
てキャバンター棟を形成している。
を除く他の領域への延在域で、この上面に誘電体層１４
を介して被着されたＮ型多結晶シリコン膜４１と対向し
てキャバンター棟を形成している。
さらに、上記Ｎ型多結晶シリコン膜４１にはこの上面に
一例のアルミニウム膜を被着しこれにパターニングを施
して形成されたキャパシタの上部電極１５ｂと、前記Ｐ
型多結晶シリコン膜２１に被着されたキャパシタの下部
電極１５ａによってキャパシタ眼が構成されている。
一例のアルミニウム膜を被着しこれにパターニングを施
して形成されたキャパシタの上部電極１５ｂと、前記Ｐ
型多結晶シリコン膜２１に被着されたキャパシタの下部
電極１５ａによってキャパシタ眼が構成されている。
次に、抵抗圧は上記Ｐ型多結晶シリコン膜３１、または
Ｎ型多結晶シリコン膜４１の各々に所定距離離隔しパタ
ーニング形成されたアルミニウムでなる抵抗の複数ＡＱ
配線１６ａ、 １６ｂを備え構成されてぃ する。すな
わち、抵抗圧は積み重ねて形成することもできる。
Ｎ型多結晶シリコン膜４１の各々に所定距離離隔しパタ
ーニング形成されたアルミニウムでなる抵抗の複数ＡＱ
配線１６ａ、 １６ｂを備え構成されてぃ する。すな
わち、抵抗圧は積み重ねて形成することもできる。
取上の如く、コンデンサ、抵抗がトレンチ１１上にも形
成できるので、素子を形成しない領域にまでトレンチを
配置しておいても、高い集積度を得ることができる。
成できるので、素子を形成しない領域にまでトレンチを
配置しておいても、高い集積度を得ることができる。
以上の説明から明らかなように、本発明の特徴はバイポ
ーラトランジスタ型集積回路の素子分離用トレンチを格
子状に配置しておくものであり、これにより、パターン
設計時にトレンチと他のトレンチの間隔を考慮する煩雑
さが除かれると同時に溝形成エツチング時のローディン
グ効果によるエツチング速度の品種間の差を最小限に抑
えることができる。
ーラトランジスタ型集積回路の素子分離用トレンチを格
子状に配置しておくものであり、これにより、パターン
設計時にトレンチと他のトレンチの間隔を考慮する煩雑
さが除かれると同時に溝形成エツチング時のローディン
グ効果によるエツチング速度の品種間の差を最小限に抑
えることができる。
また、ＮＰＮ型バイポーラトランジスタのベース電極引
き出し用とエミッタ電極引き出し用の２種類の多結晶シ
リコン膜を用いてキャパシタと抵抗を形成することによ
り、高集積化が達成できる。
き出し用とエミッタ電極引き出し用の２種類の多結晶シ
リコン膜を用いてキャパシタと抵抗を形成することによ
り、高集積化が達成できる。
第１図は本発明にかかるトレンチアイソレーションによ
り形成された集積回路の上面図、第２図は第１図の一部
の断面図、第３図は従来のトレンチアイソレーションに
より形成された集積回路の上面図、第４図は第３図の一
部の断面図である。 １−−−一−−−−−−−−−−−−トレンチ２−−−
−−−−−−−−−−−−一素子形成領域３−−−−−
−−−−−−−−−−− トレンチを取り除いた部分１
１、２１．３１．４１−−−一多結晶シリコン膜耳−−
−−−−−一−−−−−−−−ＮＰＮ型トランジスタ１
２Ｂ −−−一−−−−−−−−−−ベースｉ配線１２
Ｅ−−−−−−−−−−−−−一エミッタ＾Ｑ配線１３
−−−−−−−−−−−−−−−−５ｉＯ□膜１４−−
−−−−−−−−−−−−−−キャパシタの誘電体層垣
−−−−−−−−−−−−一−−−キャパシタ１５ａ、
１５ｂ−−−−−−−−−−キャパシタのＡＱ配配線
−一一−−−−−−−−−−−−−抵抗１６ａ、 １６
ｂ−−−−−−−−−一抵抗のＡＱ配線代理人 弁理士
大 胡 典 夫 −Ｎ”１ １０１ ： ｉンテ １０２ ： ｔ
）影収々鱒を収１０３１ ： 工＝−Ｊ７コン７汁
１０Ｊβ： べ゛−スコ＞７７ト １０Ｊｃ；ＤＬ
７７ コシ７７Ｆａ： ト＊ンナ開のＩＶｌｔ牟 第 ３ 図
り形成された集積回路の上面図、第２図は第１図の一部
の断面図、第３図は従来のトレンチアイソレーションに
より形成された集積回路の上面図、第４図は第３図の一
部の断面図である。 １−−−一−−−−−−−−−−−−トレンチ２−−−
−−−−−−−−−−−−一素子形成領域３−−−−−
−−−−−−−−−−− トレンチを取り除いた部分１
１、２１．３１．４１−−−一多結晶シリコン膜耳−−
−−−−−一−−−−−−−−ＮＰＮ型トランジスタ１
２Ｂ −−−一−−−−−−−−−−ベースｉ配線１２
Ｅ−−−−−−−−−−−−−一エミッタ＾Ｑ配線１３
−−−−−−−−−−−−−−−−５ｉＯ□膜１４−−
−−−−−−−−−−−−−−キャパシタの誘電体層垣
−−−−−−−−−−−−一−−−キャパシタ１５ａ、
１５ｂ−−−−−−−−−−キャパシタのＡＱ配配線
−一一−−−−−−−−−−−−−抵抗１６ａ、 １６
ｂ−−−−−−−−−一抵抗のＡＱ配線代理人 弁理士
大 胡 典 夫 −Ｎ”１ １０１ ： ｉンテ １０２ ： ｔ
）影収々鱒を収１０３１ ： 工＝−Ｊ７コン７汁
１０Ｊβ： べ゛−スコ＞７７ト １０Ｊｃ；ＤＬ
７７ コシ７７Ｆａ： ト＊ンナ開のＩＶｌｔ牟 第 ３ 図
Claims (2)
- （１）半導体基板上に格子状に形成され素子間を電気的
に分離するための溝を備え、かつ、この溝によって複数
の半導体素子領域が形成されていることを特徴とする半
導体装置。 - （２）半導体基板上に格子状に形成され素子間を電気的
に分離するための溝と、この溝によって形成された複数
の半導体素子領域と、前記半導体基板上に二層の多結晶
半導体膜を具備し、前記多結晶半導体膜の各一部でベー
ス電極およびエミッタ電極を導出するとともに、これら
の多結晶半導体膜の他の一部の間に誘電体膜を介挿して
形成されたキャパシタ部、および、前記多結晶半導体膜
の他の一部で形成された抵抗体の少なくとも一方を具備
してなる半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118304A JPH01289264A (ja) | 1988-05-17 | 1988-05-17 | 半導体装置 |
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