KR100292905B1 - 절연체상의반도체기판상의바이폴라트랜지스터및그제조방법 - Google Patents
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Abstract
SOI 기판 상에 형성된 바이폴라 트랜지스터는 둘다 습식식각에 의해 식각된 산화막 (13) 및 콜렉터콘택 홈 (21) 의 제거된 부분에 증착된 도핑된 폴리실리콘막 (22) 으로 각각 이루어지는 에미터영역 (19) 및 그 접속을 위하여 콜렉터콘택 영역 (22b) 아래에 놓인 매몰 콜렉터층 (22a) 을 갖는다. 상기 매몰 콜렉터층 (22a) 의 영역을 감소시킴으로써, 바이폴라 트랜지스터는 고주파 범위에서 뛰어난 주파수 특성을 갖는다.
Description
본 발명은 절연체상의 반도체 (semiconductor-on-insulator) 기판 상의 바이폴라 트랜지스터에 관한 것으로, 특히 그 상부에 바이폴라 트랜지스터가 형성되는 절연체상의 실리콘 (silicon-on-insulator : SOI) 기판 (이하, SOI 기판) 과 같은 절연체상의 반도체기판의 구조에 관한 것이다.
낮은 전력손실 및 결과적인 반도체장치의 고속 동작이라는 효과를 위해 SOI 기판은 점점 더 많이 이용된다. 도 1a 내지 도 1c 는 SOI 기판 상에 바이폴라 트랜지스터를 제조하는 일련의 공정을 도시하는데, 이것은 일본 특개평 JP-A-8-139180 에 기재되어 있다. 우선, 도 1a 에 도시된 바와 같이, n+타입 다결정실리콘 (폴리실리콘) 층 (33) 을 n 타입 단결정 실리콘기판 (31) 의 저부면 상에서 성장시키고, 그 상부에 실리콘 산화막 (34) 을 형성하고, 실리콘 지지판 (기판 본체) (32) 을 상기 실리콘 산화막 (34) 상으로 본딩 (bonding) 한 다음, 실리콘기판 (31) 의 상면을 연마하여, SOI 기판을 형성한다.
이어서, 도 1b 에 도시된 바와 같이, 상기 실리콘 산화막 (34) 의 상면을 노출시키기 위하여, 실리콘기판 (31) 의 상면에 복수의 격리 홈 (35; groove) 을 형성함으로써, SOI 기판을 복수의 셀영역으로 분할한 후, 격리 홈 (35) 을 실리콘 산화막 (36) 으로 채워서 격리 채널을 형성한다. 그런 다음, 또 다른 홈 (콜렉터콘택 홈; 37) 을 각각의 셀영역의 실리콘기판 (31) 에 형성하고, 상기 콜렉터콘택 홈 (37) 을 폴리실리콘막 (38) 으로 채운다.
이어서, 도 1c 에 도시된 바와 같이, 마스크를 이용하는 이온주입에 의해 콜렉터콘택 홈 (37) 의 폴리실리콘막 (38) 을 인 (P) 으로 도핑하고, 폴리실리콘막 (38) 으로부터 폴리실리콘층 (33) 으로 열확산시켜서, n+타입 콜렉터콘택 영역 (38a) 및 n+타입 매몰 콜렉터층 (33a) 을 형성한다. 그 후, 선택적인 이온주입에 의해 실리콘기판 (31) 으로 보론 (B) 을 주입하여 P 타입 베이스영역 (39) 을 형성하고, 베이스영역 (39) 의 일부로 비소 (As) 를 주입하여 베이스영역 (39) 내에 에미터영역 (40) 을 형성한다. 에미터영역 (40) 및 베이스영역 (39) 상에 개구를 갖는 실리콘 산화막 (41) 을 형성한 후에, 이들 각각의 영역 상에 콜렉터전극 (42), 에미터전극 (43), 및 베이스전극 (44) 을 형성한다.
상술한 기술에 의해, 홈을 형성함이 없이 실리콘기판의 표면으로부터 셀영역에 복수의 에피텍셜 (epitaxial) 층 중의 하나로서 미리 형성된 매몰 콘택층에 도달하는 깊이까지 불순물 이온을 직접 주입함으로써 콜렉터콘택 영역을 형성하는 종래 기술에 비하여, 바이폴라 트랜지스터의 치수를 감소시키도록 콜렉터와 베이스 사이의 수평 거리를 감소시키는 것이 가능하다.
또한, 상기 기술에서 폴리실리콘층 (33) 은 실리콘기판 (31) 아래에 놓이도록 형성되기 때문에, 매몰 콜렉터층 (33a) 은 SOI 기판이 준비된 후, 불순물의 선택에 따라 P 타입이나 N 타입으로 선택적으로 형성될 수 있다. 이것은 반도체장치의 레이아웃을 설계하기 전에 SOI 기판이 제조되어, 반도체장치의 TAT (turn-around time) 를 줄일 수 있는 것을 의미한다. 또한, SOI 기판의 제조에 있어서, 여러 단계의 에피텍셜 (epitaxial) 공정이 필요없게 되어, 제조공정에 있어서의 비용을 절감할 수 있는 효과를 갖는다.
고주파 범위에서의 주파수특성을 향상시키기 위하여, 바이폴라 트랜지스터의 콜렉터 및 베이스 사이의 낮은 기생 커패시턴스를 가질 것이 일반적으로 요구된다. 그러나, 상기한 공정에 의해 제조된 구조에서, 실리콘기판 내의 매몰 콜렉터층 및 베이스영역 사이의 기생 커패시턴스가 상대적으로 크다는 점에서 문제가 있다.
그러므로, 본 발명의 목적은 상술한 바와 같이 SOI 구조 상에 완성된 종래의 반도체장치를 개선하여, SOI 구조 상에 완성되고 고주파 범위에서 우수한 주파수특성을 갖는 새로운 구조의 반도체장치를 제공하는 것이다.
본 발명은 합성 반도체기판 및 상기 합성 반도체기판 상에 형성된 바이폴라 트랜지스터를 구비하며, 합성 반도체기판은 기판 본체, 및 이 기판 본체 상에 연속적으로 배치된 제 1 절연막, 제 2 절연막 및 단결정 반도체층을 구비하고, 제 2 절연막은 그 내부에 제거된 부분을 갖는다. 바이폴라 트랜지스터는 반도체층에 형성된 에미터영역 및 베이스영역과, 제 2 절연층의 제거된 부분에 형성된 매몰 콜렉터층을 갖는다.
본 발명에 의하면, 매몰 콜렉터층은 상기 베이스영역 하부의 제 2 절연막의 제거된 부분에 배치되기 때문에, 제 2 절연층의 잔존부에 의해 차지된 다른 영역과함께, 에미터영역 바로 하부에만 배치되는 매몰 콜렉터층이 차지하는 영역이 감소된다. 따라서, 바이폴라 트랜지스터의 베이스 및 콜렉터 사이의 기생 커패시턴스가 감소되어, 고주파 범위에서 바이폴라 트랜지스터의 주파수특성을 향상시킬 수 있다.
본 발명의 상기 목적 및 다른 목적과, 특징 및 효과는 첨부 도면을 참조하는 다음의 기재로부터 보다 분명해진다.
도 1a 내지 도 1c 는 종래의 반도체장치의 일련의 제조공정을 도시하는 단면도.
도 2 는 본 발명의 제 1 실시예에 따른 반도체장치의 단면도.
도 3a 내지 도 3d 는 도 2 의 반도체장치의 일련의 제조공정을 도시하는 단면도.
도 4 는 본 발명의 제 2 실시예에 따른 반도체장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체층 12 : 실리콘 지지판
13 : 제 2 절연막 14 : 제 1 절연막
15 : 격리 홈 16 : 실리콘 산화막
17 : 실리콘 질화막 18 : 실리콘 질화막
19 : 베이스영역 20 : 에미터영역
21 : 콜렉터콘택 홈 22 : 매몰 콜렉터층
23 : 콜렉터전극 22b : 콜렉터콘택 영역
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다. 도면에서, 유사한 구성요소는 유사한 참조번호에 의해 표시된다.
도 2 를 참조하면, 본 발명의 제 1 실시예에 따른 반도체장치가 단결정 실리콘층 (실리콘기판) (11), 실리콘 지지판 (기판 본체) (12), 및 실리콘기판 (11) 과 실리콘 지지판 (12) 사이에 개재된 2 층 절연막을 갖는 합성 반도체기판, 즉 SOI 기판 상에 형성된다. 2 층 절연막은 실리콘기판 (11) 에 인접한 실리콘 산화막 (13) 및 실리콘 지지판 (12) 에 인접한 실리콘 질화막 (14) 을 포함한다.
복수의 격리 채널 (15) 은 SOI 기판을 복수의 셀영역으로 격리시킨다. 격리 채널 (15) 은 SOI 기판 내에 형성되고, 실리콘기판 (11) 의 상면에 개방 상부, 및 실리콘기판 본체 (12) 의 상면 아래에 폐쇄저부를 갖는 홈 (groove) 에 의해 완성되며, 홈 내에 연속적으로 형성된 실리콘 질화막 (17) 및 실리콘 산화막 (16) 을 포함하는 2 층 필름이 상기 홈을 채운다.
상기 반도체장치는 각각의 셀영역에 n-p-n 바이폴라 트랜지스터를 갖는다.바이폴라 트랜지스터의 콜렉터는 실리콘기판 (11) 의 n 타입 부분 (11a), 실리콘기판 (11) 의 n 타입 부분 (11a) 아래에 놓이고 실리콘 산화막 (13) 의 일부를 도핑된 폴리실리콘막으로 대체함으로써 형성되는 n+타입 매몰 콜렉터층 (22), 및 상기 실리콘기판 (11) 상에 형성된 실리콘 질화막 (18) 의 상면과 같은 높이의 상면을 갖고 매몰 콜렉터층 (22a) 과 접촉하는 저부면을 갖는 n+타입 콜렉터콘택 영역 (22b) 으로 구성된다. 바이폴라 트랜지스터는 셀영역의 실리콘기판 (11) 의 잔존부 내에 p 타입 불순물로 도핑된 p 타입 베이스영역 (19), 및 p 타입 베이스영역 (19) 내에 n 타입 불순물로 도핑된 n+타입 에미터영역을 구비한다. 실리콘 질화막 (18) 은 실리콘기판 (11) 상에 형성되고, 그 내부에 각각의 영역에 대하여 콜렉터전극 (23), 에미터전극 (24), 및 베이스전극 (25) 을 수용하기 위한 개구부를 갖는다.
바이폴라 트랜지스터의 매몰 콜렉터층 (22a) 은 에미터영역 (20) 으로부터 벗어난 베이스영역 (19) 의 잔존부 아래에 놓인 실리콘 산화막 (13) 과 함께, 콜렉터콘택 영역 (22b) 의 저부로부터 에미터영역 (20) 바로 아래의 베이스영역 (19) 의 일부 아래에 놓인 영역까지 연장한다. 이러한 구성에 의해, 도 1a 내지 도 1c 의 종래의 기술에 비하여 바이폴라 트랜지스터의 콜렉터와 베이스 사이의 기생 커패시턴스를, 예를 들어 15 % 감소시킬 수 있게 되어, 고주파 범위에서 우수한 주파수 특성을 얻을 수 있다.
도 3a 내지 도 3d 는 도 2 의 반도체 장치의 연속적인 제조공정을 나타낸다.우선, 도 3a 에 도시된 바와 같이, 단결정 구조를 갖는 n 타입 실리콘기판 (11) 의 저부면 상에 실리콘 산화막 (13) 및 실리콘 질화막 (14) 을 연속적으로 형성한다. 그리고 나서, 실리콘 질화막 (14) 상으로 실리콘 지지판 (12) 을 본딩하고, 실리콘기판 (11) 의 상면을 연마하여 SOI 기판, 즉 반도체 합성기판을 형성한다.
실리콘기판 (11) 의 상면을 선택적 식각으로 식각함으로써 SOI 기판 상에 복수의 격리 홈 (15) 을 형성하여, 격리 홈 (15) 의 저부가 실리콘기판 본체 (12) 내에 이르게 한다. 격리 홈 (15) 의 내벽을 구비하는 실리콘기판 (11) 의 전체 상면으로, 얇은 실리콘 질화막 (17) 및 두꺼운 실리콘 산화막 (16) 을 연속적으로 성장하여 증착한 후, 에치백 (etch-back) 하여 SOI 기판을 복수의 셀영역으로 격리시키기 위한 복수의 격리 채널 (15a) 을 형성한다. 그 후에, SOI 기판의 전체 상면 상에 실리콘 질화막 (18) 을 형성하여 도 3a 의 구조를 얻는다.
계속하여, 도 3b 에 도시된 바와 같이, 각 셀영역의 실리콘기판 (11) 의 표면 부분에, 셀영역 내에 p 타입 베이스영역 (19) 을 정의하기 위하여, 선택적 이온주입에 의해 보론 (boron) 을 도핑한 후, 베이스영역 (19) 의 표면 부분을 선택적 이온주입에 의하여 비소 (arsenic) 로 도핑하여 베이스영역 (19) 내에 n 타입 에미터영역 (20) 을 정의한다. 그리고 나서, 또 다른 홈 (콜렉터콘택 홈) 을 이방성 식각 기술에 의해 실리콘 질화막 (18) 의 상면으로부터 실리콘 산화막 (13) 의 상면까지 각각의 셀영역 내에 형성한다.
이어서, 도 3c 에 도시된 바와 같이, 불산 (HF) 을 이용하는 습식식각 공정이 콜렉터콘택 홈 (21) 을 통하여 수행되어 콜렉터콘택 홈 (13) 의 저부 및 에미터영역 (20) 의 바로 아래에 놓인 영역 사이의 영역 내에서 실리콘 산화막 (13) 의 일부를 제거한다. 실리콘 산화막 (13) 의 식각이 바람직한 방향과 반대 방향으로 진행하더라도, 도 3c 에 도시된 바와 같이, 격리 채널 (15a) 내에 형성된 실리콘 질화막 (17) 에 의해 차단된다.
그 후에, 도 3d 에 도시된 바와 같이, P (인) 을 도핑된 폴리실리콘 (22) 이 선택적 실리콘 성장기술에 의해 실리콘 산화막 (13) 의 제거된 영역 및 콜렉터콘택 홈 (21) 내에 증착한다. 그 결과, 도핑된 폴리실리콘 (22) 으로 이루어진 매몰 콜렉터층 (22a) 및 콜렉터콘택 영역 (22b) 이 실리콘 산화막 (13) 의 제거된 영역 및 콜렉터콘택 홈 (21) 내에 각각 형성된다.
이어서, 도 2 에 도시된 바와 같이, 베이스영역 (19) 및 에미터영역 (20) 의 개별적인 부분을 노출하기 위하여 실리콘 질화막 (18) 내에 개구를 형성한 후, 그 안에 2 ㎛ 두께로 알루미늄을 스퍼터링 (sputtering) 하고 패터닝 (patterning) 하여 콜렉터전극 (23), 에미터전극 (24), 및 베이스전극 (25) 을 형성한다.
상기 제조공정은 종래의 기술에서 SOI 기판을 제조하는 동안 매몰 콜렉터층 (22a) 의 구조를 형성하기 위해 이용될 수도 있는 포토리소그라피 공정 없이 콜렉터콘택 홈 (21) 을 형성한 후 습식식각에 의해 도 2 의 구조를 형성할 수 있게 한다. 따라서, 상기 제조공정은 도 2 의 구조로 인하여 SOI 기판의 제조공정을 복잡하게 하지 않는다.
도 4 를 참조하면, 본 발명의 제 2 실시예에 따른 반도체장치는 콜렉터콘택영역이 도핑된 원통형 폴리실리콘 (22b) 내에 배치된 텅스텐플러그 (26) 를 구비하는 것을 제외하고는 제 1 실시예와 유사하다. 매몰 콜렉터층 (22a) 및 콜렉터콘택 영역의 원통형 부분 (22b) 을 구비하는 도핑된 폴리실리콘 (22) 은 제 1 실시예를 제조하는 공정과 유사한 공정 및 하나의 추가 공정에 의해 형성된다. 이러한 구조에서, 제 2 실시예의 콜렉터콘택 영역은 제 1 실시예에 비하여 약 20 % 낮은 저항을 갖는다.
제 2 실시예의 제조공정에 있어서, 도핑된 폴리실리콘막 (22) 을 실리콘 산화막 (13) 의 제거된 영역 및 제 1 실시예의 공정과 유사한 공정에서 콜렉터콘택 홈 (21) 내에 증착한 후에, 콜렉터콘택 홈 (21) 내의 도핑된 폴리실리콘 (22) 을 이방성 식각기술에 의해 선택적으로 식각하여, 도핑된 원통형 폴리실리콘 (22b) 을 남긴다. 그리고 나서, 도핑된 폴리실리콘 (22b) 의 제거된 부분을 텅스텐플러그 (26) 로 채운다. 텅스텐플러그 (26) 는 몰리브덴이나 구리플러그로 대체할 수도 있다.
제 1 및 제 2 실시예에서, 매몰 콜렉터층 (22a) 은 에미터영역 (20) 바로 아래의 부분에만 배치된다. 이것은 바이폴라 트랜지스터의 베이스 및 콜렉터 사이의 기생 커패시턴스를 감소시켜서 이 바이폴라 트랜지스터가 고속으로 동작할 수 있게 한다. 매몰 콜렉터층 (22a) 은 SOI 기판의 제조공정에서 포토리소그라피 공정 및 후속 공정으로 사용하지 않고도 형성되며, 따라서 바이폴라 트랜지스터의 제조공정을 실질적으로 복잡하게 하지는 않는다.
상기 실시예는 단지 실예로서 기재된 것이기 때문에, 본 발명은 상기 실시예에만 한정되지는 않으며, 본 발명의 범위를 벗어남이 없이 이 분야에서 통상의 지식을 가진 자에 의해 다양한 변경 및 교체가 쉽게 이루어질 수 있다.
상기 본발명에 따르면, 기생 커패시턴스가 감소되고 고주파 범위에서 뛰어난 주파수특성을 갖는 새로운 구조의 반도체장치가 SOI 구조 상에 완성된다.
Claims (7)
- 합성 반도체 기판, 및 상기 합성 반도체 기판 상에 형성된 바이폴라 트랜지스터를 포함하고,상기 합성 반도체 기판은 지지판 (12), 및 상기 지지판 (12) 상에 연속적으로 형성된 제 1 절연막 (14), 제 2 절연막 (13), 및 단결정 반도체층 (11) 을 구비하고, 상기 바이폴라 트랜지스터는 상기 반도체층 (11) 상에 형성된 에미터영역 (20) 및 베이스영역 (19) 을 갖는 반도체장치로서,상기 제 2 절연막 (13) 은 그 내부에 제거된 부분을 가지고,상기 바이폴라 트랜지스터는 상기 제 2 절연막 (13) 의 상기 제거된 부분 내에 형성된 매몰 콜렉터층 (22a), 및 상기 반도체층 (11) 내에 형성되고 상기 매몰 콜렉터층 (22a) 과 접촉하는 저부를 갖는 콜렉터콘택 영역 (22b) 을 가지며,상기 매몰 콜렉터층 (22a) 은 상기 콜렉터콘택 영역 (22b) 및 상기 베이스 영역 (19) 하부의 영역 사이로 연장하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 매몰 콜렉터층 (22a) 및 상기 콜렉터콘택 영역 (22b) 은 도핑된 폴리실리콘 (22) 으로 이루어진 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 제 1 절연막 (14) 은 실리콘 질화물로 이루어지고, 상기 제 2 절연막 (13) 은 실리콘 산화물로 이루어진 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 콜렉터콘택 영역은 금속플러그 (26) 를 구비하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 반도체층 (11) 은 단결정 실리콘으로 이루어진 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 지지판 (12) 은 실리콘으로 이루어진 것을 특징으로 하는 반도체장치.
- 지지판 (12), 및 상기 지지판 (12) 상에 연속적으로 형성된 제 1 절연막 (14), 제 2 절연막 (13), 및 단결정 반도체층 (11) 을 구비하는 합성 반도체기판을 형성하는 단계;상기 반도체층 (11) 내에 상기 제 2 절연막 (13) 을 노출시키는 저부를 갖는 홈 (21) 을 형성하는 단계;상기 홈 (21) 의 상기 저부로부터 수평방향으로 상기 홈 (21) 을 통하여 상기 제 2 절연막 (13) 의 일부를 제거하는 단계; 및상기 홈 (21) 및 상기 제 2 절연막 (13) 의 식각된 부분 내에 반도체층 (22)을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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| JP2002359310A (ja) * | 2001-05-30 | 2002-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| FR2845522A1 (fr) * | 2002-10-03 | 2004-04-09 | St Microelectronics Sa | Circuit integre a couche enterree fortement conductrice |
| KR100554465B1 (ko) * | 2003-11-19 | 2006-03-03 | 한국전자통신연구원 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
| US7534680B2 (en) * | 2003-11-19 | 2009-05-19 | Electronics And Telecommunications Research Institute | Bipolar transistor, BiCMOS device, and method for fabricating thereof |
| KR100812079B1 (ko) * | 2006-08-22 | 2008-03-07 | 동부일렉트로닉스 주식회사 | 수직형 바이폴라 접합 트랜지스터 및 그 제조 방법, 이를갖는 씨모스 이미지 센서 및 그 제조 방법 |
| JP5367323B2 (ja) * | 2008-07-23 | 2013-12-11 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| US8647930B2 (en) * | 2011-04-14 | 2014-02-11 | Robert Bosch Gmbh | Wafer with recessed plug |
| JP5944149B2 (ja) | 2011-12-05 | 2016-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102534533B (zh) * | 2012-01-26 | 2014-03-05 | 云南大学 | 磁控溅射技术制备硅基锗量子点的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203333A (ja) * | 1989-12-29 | 1991-09-05 | Sony Corp | 半導体装置及びその製法 |
| JPH0462847A (ja) * | 1990-06-25 | 1992-02-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05235014A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404658A (en) * | 1980-03-12 | 1983-09-13 | Harris Corporation | Mesa bipolar memory cell and method of fabrication |
| JPS6063961A (ja) * | 1983-08-30 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
| US4849371A (en) * | 1986-12-22 | 1989-07-18 | Motorola Inc. | Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices |
| JPH04106932A (ja) * | 1990-08-27 | 1992-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| US5256896A (en) * | 1991-08-30 | 1993-10-26 | International Business Machines Corporation | Polysilicon-collector-on-insulator polysilicon-emitter bipolar transistor |
| JPH0685177A (ja) * | 1992-08-31 | 1994-03-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06104273A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 半導体装置 |
| JPH07106412A (ja) * | 1993-10-07 | 1995-04-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2654607B2 (ja) * | 1994-09-22 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2674533B2 (ja) * | 1994-11-14 | 1997-11-12 | 日本電気株式会社 | Ｓｏｉ基板及びこれを用いた半導体装置とその製造方法 |
| US5444014A (en) * | 1994-12-16 | 1995-08-22 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device |
-
1997
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- 1998-02-26 US US09/031,104 patent/US6028344A/en not_active Expired - Fee Related
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203333A (ja) * | 1989-12-29 | 1991-09-05 | Sony Corp | 半導体装置及びその製法 |
| JPH0462847A (ja) * | 1990-06-25 | 1992-02-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05235014A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 半導体装置 |
Also Published As
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