JPS6286760A - 多結晶側壁を有するトランジスタ及びその製法 - Google Patents
多結晶側壁を有するトランジスタ及びその製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発明の背景
〔発明の分野〕
本発明は一般的には電子デバイスに関するものであり、
更に詳しく云うと大規模集積回路に用いるのに適した側
壁接触を有する小型高性能デバイイスを提供するための
改良された装置および方法に関する。 〔発明の概要〕 多結晶（例えばポリシリコン）多重層を用いて柱状の単
結晶デバイス領域への側方接触を作ることをによって、
最小のベース−コレクタおよびコレクタ基板接合面積を
有する改良されたバイポーラトランジスタを作る。側方
のポリシリコン接触は互に、また基板から分離されてお
り、外部接続のためにデバイスの上表面まで延びている
。この構造は２つの誘電体−多結晶層サンドイッチを堆
積させ、ポリシリコン層の一部をエツチングし酸化して
分離されて重っているポリシリコン領域を作り、両方の
ポリシリコン領域を貫通して基板に達する第１穴をエツ
チングし、下の方のポリシリコン層にまで達する第２穴
をエツチングし、第１および第２穴を単結晶シリコンお
よび多結晶シリコンでそれぞれ充填することによって作
られる。 側壁酸化物は単結晶柱の頂部の周辺部に作られ、追加の
ステップなしにエミッタ位置を定める。 〔背景技術〕 半導体技術においてはより小さい寸法のトランジスタを
製造したいという希望が引き続き存在している。これは
多くの応用例において、より小さいデバイスによって、
より複雑で性能がより速く、電力消費がより少ない回路
を得ることができるからである。個々のデバイスが電気
的に互に絶縁されていることもまた一般的に所望される
。 例えば高速低電力用バイポーラトランジスタおよび集積
回路では、個々のデバイスは接合分離および半導体基板
にエツチングされた酸化物を充填した溝（ｔｒｅｎｃｈ
ｅｓ）の組合せによって通常分離されている。一般的に
は金属相互接続がデバイスの活性領域の上表面上のエミ
ッタ、ベースおよびコレクタ接点領域に対して行われる
。最小デバイスサイズは得ることができる最小平板寸法
（ｌｉｔｈｏｇｒａ−ｐｈｉｃ ｄｉｍｅｎｓｉｏｎｓ
）および連続するマスク層間のアラインメント許容差
によって通常制約される。 現在使用できるデバイス構造および方法を用いると非常
に複雑な集積回路を作ることができるが、それらの回路
はなお多くの重大な制約がある。例えば一般的なプレー
ナバイポーラトランジスタでは、ベース−コレクタ接合
面積およびコレクター基板接合面積は、接触領域のため
にデバイス上表面上に余地を設ける必要があるために所
望するトランジスタ動作のためだけに必要とされる面積
より大きい。これらの所望する接合面積より大きい面積
は、デバイス又は回路の性能を制限する所望しない寄生
キャパシタンスを導入する可能性がある。これらのより
大きい面積は、得ることができる記憶密度および回路の
複雑さを低下させる。 この問題に対する部分的解決策が側方多結晶シリコンベ
ース接触を用いた“柱状（ｐｉｌｌａｒ）″トランジス
タを用いることによって先行技術において提案されてい
る。しかし、これらの先行技術の構造はなお過剰なコレ
クター基板キャパシタンスの間題をかかえている。従っ
て、先行技術の１つ又は複数の制約条件を克服又は回避
したデバイス構造および製造方法に対する必要性が依然
として存在する。 従って、本発明の回路はベース−コレクタおよびコレク
ター基板接合面積を縮小した最小形状半導体デバイスの
改良された装置および方法を提供することである。 本発明のもう１つの目的は、埋込まれた活性デバイス領
域への電気的接続が側面で行われるトランジスタを作る
改良された手段および方法を提供することである。 本発明のもう１つの目的は、埋込まれたデバイス領域へ
の埋込まれた側壁接触を用いてバイポーラトランジスタ
を作る改良された手段および方法を提供することである
。 本発明のもう１つの目的は、個々に分離できるデバイス
構造を作る改良された手段および方法を提供することで
ある。 本発明のもう１つの目的は、コレクタおよびエミッタ機
能が容易に交換できる、即ちコレクタアップ又はコレク
タダウンオペレーションにおいて同様な特性を有する対
称バイポーラデバイスを提供することである。 ここに用いられている“多結晶”又は“ポリ（ｐｏｌｙ
） ”という語は固体のすべての単結晶形を含むこと
が意図されている。ここで用いられている“ディップエ
ツチング（ｄｉｐ ｅｔｃｈｉｎｇ）’という語はす
べての形のブランケットエツチング（ｂｌａｎｋ−ｅＬ
ｅｔｃｈｉｎｇ）又は浸食（ｅｒａｓｉｏｎ）を含
むことが意図されており、湿式化学エツチング（ｗｅｔ
ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ）だけに限ること
を意図していない。 発明の要約 上記の、およびその他の目的および利点の達成は、単結
晶基板、基板上に載っている下表面を有し下表面は基板
から離れている単結晶半導体の柱および上表面と下表面
の間の側壁を備え、単結晶柱を通って側方へ側壁まで延
びている第１および第２デバイス領域を有する本発明に
より行ねわれる。基板から電気的に絶縁されている第１
多結晶導体領域が側壁において単結晶柱の第１デバイス
領域と接触するために備えられており、デバイスの上表
面に達する延長部分を有する。基板および第１多結晶導
体領域から電気的に絶縁されている第２多結晶導体領域
は側壁において単結晶柱の第２デバイス領域に接触して
いる。オプションとし゛て単結晶柱の上表面まで延びて
いる別の誘電体層が第２多結晶導体層の上方に備えられ
ている。この誘電体層は柱の上表面の中央部分の上方に
開口部を、第２多結晶導体領域の一部の上方に開口部を
、デバイスの上表面に達する第１多結晶導体領域の延長
部分の上方に開口部を有する。これらの開口部を通じて
デバイスへの電気的接続が行われる。 上記の、およびその他の目的および利点は半導体デバイ
スを製造するプロセスが提供されている本発明により達
成されるが、このプロセスは単結晶基板を備えることと
、基板から電気的に絶縁されている第１多結晶導体領域
を基板の上方に備えることと、基板および第１多結晶導
体領域から絶縁され第１多結晶導体領域の第１部分に重
なっている第１部分を有する第２多結晶導体領域を基板
の上方に備えることとを含む。重なっている第１および
第２多結晶導体領域および介在する誘電体層の第１部分
の少なくとも一部を通って第１開口部を作り、この開口
部は基板にまで貫通している。 第２多結晶導体領域から側方へ分離されている第１開口
部が２つの多結晶導体領域を分離している誘電体層を貫
通し第１多結晶領域にまで達している。第１開口部の一
部分は単結晶半導体材料で充填されており、この半導体
材料は第１開口部に露出されている第１および第２多結
晶尋体領域の両方のエツジに接触している。第２開口部
の一部分は第１多結晶導体領域と接触している多結晶４
体材料によって充填されている。これらの充填された部
分はデバイスの上表面近くに延びている。上に重なる誘
電体層が備えられ、そこに接触穴が作られて単結晶半導
体材料および多結晶導体領域との電気的接続ができるよ
うになっている。ＮＰＮバイポーラトランジスタの場合
には、基板をＰドーピングし、第１多結晶導体領域はＮ
＋トド−ングした多結晶導体としてデバイス構造のＮ形
コレクタ部分への側壁接続部を作り、第２多結晶導体層
はＰ＋ドーピングした多結晶導体としてデバイスのＰ形
ベース領域への側壁接触を作るのが便利である。単一マ
スキング層を第１および第２開口部の位置およびサイズ
を定めるのに用いる。第１および第２多結晶導体層の側
面寸法は、それらを酸化耐性マスクでマスキングし露出
している部分を誘電体酸化物に変えることによって定め
るのが好ましく、この誘電体酸化物は連続する導電層間
の電気的絶縁を行う。
更に詳しく云うと大規模集積回路に用いるのに適した側
壁接触を有する小型高性能デバイイスを提供するための
改良された装置および方法に関する。 〔発明の概要〕 多結晶（例えばポリシリコン）多重層を用いて柱状の単
結晶デバイス領域への側方接触を作ることをによって、
最小のベース−コレクタおよびコレクタ基板接合面積を
有する改良されたバイポーラトランジスタを作る。側方
のポリシリコン接触は互に、また基板から分離されてお
り、外部接続のためにデバイスの上表面まで延びている
。この構造は２つの誘電体−多結晶層サンドイッチを堆
積させ、ポリシリコン層の一部をエツチングし酸化して
分離されて重っているポリシリコン領域を作り、両方の
ポリシリコン領域を貫通して基板に達する第１穴をエツ
チングし、下の方のポリシリコン層にまで達する第２穴
をエツチングし、第１および第２穴を単結晶シリコンお
よび多結晶シリコンでそれぞれ充填することによって作
られる。 側壁酸化物は単結晶柱の頂部の周辺部に作られ、追加の
ステップなしにエミッタ位置を定める。 〔背景技術〕 半導体技術においてはより小さい寸法のトランジスタを
製造したいという希望が引き続き存在している。これは
多くの応用例において、より小さいデバイスによって、
より複雑で性能がより速く、電力消費がより少ない回路
を得ることができるからである。個々のデバイスが電気
的に互に絶縁されていることもまた一般的に所望される
。 例えば高速低電力用バイポーラトランジスタおよび集積
回路では、個々のデバイスは接合分離および半導体基板
にエツチングされた酸化物を充填した溝（ｔｒｅｎｃｈ
ｅｓ）の組合せによって通常分離されている。一般的に
は金属相互接続がデバイスの活性領域の上表面上のエミ
ッタ、ベースおよびコレクタ接点領域に対して行われる
。最小デバイスサイズは得ることができる最小平板寸法
（ｌｉｔｈｏｇｒａ−ｐｈｉｃ ｄｉｍｅｎｓｉｏｎｓ
）および連続するマスク層間のアラインメント許容差
によって通常制約される。 現在使用できるデバイス構造および方法を用いると非常
に複雑な集積回路を作ることができるが、それらの回路
はなお多くの重大な制約がある。例えば一般的なプレー
ナバイポーラトランジスタでは、ベース−コレクタ接合
面積およびコレクター基板接合面積は、接触領域のため
にデバイス上表面上に余地を設ける必要があるために所
望するトランジスタ動作のためだけに必要とされる面積
より大きい。これらの所望する接合面積より大きい面積
は、デバイス又は回路の性能を制限する所望しない寄生
キャパシタンスを導入する可能性がある。これらのより
大きい面積は、得ることができる記憶密度および回路の
複雑さを低下させる。 この問題に対する部分的解決策が側方多結晶シリコンベ
ース接触を用いた“柱状（ｐｉｌｌａｒ）″トランジス
タを用いることによって先行技術において提案されてい
る。しかし、これらの先行技術の構造はなお過剰なコレ
クター基板キャパシタンスの間題をかかえている。従っ
て、先行技術の１つ又は複数の制約条件を克服又は回避
したデバイス構造および製造方法に対する必要性が依然
として存在する。 従って、本発明の回路はベース−コレクタおよびコレク
ター基板接合面積を縮小した最小形状半導体デバイスの
改良された装置および方法を提供することである。 本発明のもう１つの目的は、埋込まれた活性デバイス領
域への電気的接続が側面で行われるトランジスタを作る
改良された手段および方法を提供することである。 本発明のもう１つの目的は、埋込まれたデバイス領域へ
の埋込まれた側壁接触を用いてバイポーラトランジスタ
を作る改良された手段および方法を提供することである
。 本発明のもう１つの目的は、個々に分離できるデバイス
構造を作る改良された手段および方法を提供することで
ある。 本発明のもう１つの目的は、コレクタおよびエミッタ機
能が容易に交換できる、即ちコレクタアップ又はコレク
タダウンオペレーションにおいて同様な特性を有する対
称バイポーラデバイスを提供することである。 ここに用いられている“多結晶”又は“ポリ（ｐｏｌｙ
） ”という語は固体のすべての単結晶形を含むこと
が意図されている。ここで用いられている“ディップエ
ツチング（ｄｉｐ ｅｔｃｈｉｎｇ）’という語はす
べての形のブランケットエツチング（ｂｌａｎｋ−ｅＬ
ｅｔｃｈｉｎｇ）又は浸食（ｅｒａｓｉｏｎ）を含
むことが意図されており、湿式化学エツチング（ｗｅｔ
ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ）だけに限ること
を意図していない。 発明の要約 上記の、およびその他の目的および利点の達成は、単結
晶基板、基板上に載っている下表面を有し下表面は基板
から離れている単結晶半導体の柱および上表面と下表面
の間の側壁を備え、単結晶柱を通って側方へ側壁まで延
びている第１および第２デバイス領域を有する本発明に
より行ねわれる。基板から電気的に絶縁されている第１
多結晶導体領域が側壁において単結晶柱の第１デバイス
領域と接触するために備えられており、デバイスの上表
面に達する延長部分を有する。基板および第１多結晶導
体領域から電気的に絶縁されている第２多結晶導体領域
は側壁において単結晶柱の第２デバイス領域に接触して
いる。オプションとし゛て単結晶柱の上表面まで延びて
いる別の誘電体層が第２多結晶導体層の上方に備えられ
ている。この誘電体層は柱の上表面の中央部分の上方に
開口部を、第２多結晶導体領域の一部の上方に開口部を
、デバイスの上表面に達する第１多結晶導体領域の延長
部分の上方に開口部を有する。これらの開口部を通じて
デバイスへの電気的接続が行われる。 上記の、およびその他の目的および利点は半導体デバイ
スを製造するプロセスが提供されている本発明により達
成されるが、このプロセスは単結晶基板を備えることと
、基板から電気的に絶縁されている第１多結晶導体領域
を基板の上方に備えることと、基板および第１多結晶導
体領域から絶縁され第１多結晶導体領域の第１部分に重
なっている第１部分を有する第２多結晶導体領域を基板
の上方に備えることとを含む。重なっている第１および
第２多結晶導体領域および介在する誘電体層の第１部分
の少なくとも一部を通って第１開口部を作り、この開口
部は基板にまで貫通している。 第２多結晶導体領域から側方へ分離されている第１開口
部が２つの多結晶導体領域を分離している誘電体層を貫
通し第１多結晶領域にまで達している。第１開口部の一
部分は単結晶半導体材料で充填されており、この半導体
材料は第１開口部に露出されている第１および第２多結
晶尋体領域の両方のエツジに接触している。第２開口部
の一部分は第１多結晶導体領域と接触している多結晶４
体材料によって充填されている。これらの充填された部
分はデバイスの上表面近くに延びている。上に重なる誘
電体層が備えられ、そこに接触穴が作られて単結晶半導
体材料および多結晶導体領域との電気的接続ができるよ
うになっている。ＮＰＮバイポーラトランジスタの場合
には、基板をＰドーピングし、第１多結晶導体領域はＮ
＋トド−ングした多結晶導体としてデバイス構造のＮ形
コレクタ部分への側壁接続部を作り、第２多結晶導体層
はＰ＋ドーピングした多結晶導体としてデバイスのＰ形
ベース領域への側壁接触を作るのが便利である。単一マ
スキング層を第１および第２開口部の位置およびサイズ
を定めるのに用いる。第１および第２多結晶導体層の側
面寸法は、それらを酸化耐性マスクでマスキングし露出
している部分を誘電体酸化物に変えることによって定め
るのが好ましく、この誘電体酸化物は連続する導電層間
の電気的絶縁を行う。
説明のためここで図解するデバイス構造はＮ層とＰ層の
特定の組合せを有するバイポーラデバイスとして示され
ている。しかし、これらのデバイス構造およびドーピン
グした層の組合せは単に理解を助ける手段として提示し
たにすぎないのであって制限的なものとする意図はなく
、ＮおよびＰ層又は領域と他のデバイス種類との組合せ
も本発明の教示により同様に使用し製造することができ
ることを当業者は理解するものと思われる。第１図Ａ〜
第１図Ｂは先行技術により作られた一般的な半導体デバ
イスの一部の簡略化した概略側断面図および平面図を示
す。半導体デバイス部分ＩＯはエピタキシャル層１２に
よって覆われ埋込まれたＮ＋領域１６を有するＰ形基板
１１、Ｎ形コレ！り領域１７、Ｐ形ベース領域１９．Ｎ
十エミッタ領域２３、Ｎ十コレクタ接点領域１８、Ｐ＋
ベース接点領域２０および誘電体層１３からなる。誘電
体層１３は第１図Ｂにおいては透明である。デバイス部
分１０は誘電体分離壁１４によって囲まれている。コレ
クタ接触領域１８は追加の誘電体分離壁１５によってエ
ミッタ２３から分離されている。電気的接触２２ａ 、
２２ｂおよび２２ｃはベース接触領域２０、エミッタ
領域２３およびコレクタ接触領域１８へそれぞれ設けら
れいる。そのようなデバイスを製作する手段は技術上周
知である。 第１図Ｃは先行技術において知られている別のバイポー
ラデバイス構造の簡略化した概略側断面図である。デバ
イス部分３０は埋込みコレクタ領域２６が置かれている
単結晶基板２１を含む、誘電体層３１はコレクタ部分２
８、ベース部分２９およびエミッタ部分３３からなる柱
状単結晶デバイス領域２７を囲んでいる。第１図Ａのデ
バイス１０の構造とは対照的に、第１図Ｃのデバイスの
ベース部分２９はデバイス３０の上表面に直接に延びて
はいない。そうではなくて、ベース部分の２９への接触
は、側方の周辺部において単結晶デバイス領域２７のベ
ース部分２９に接しているＰ十多結晶シリコン層３４に
よって行われる。デバイス３０への電気的接触は多結晶
領域３４に接している金属３２ａ１エミツタ３３に接し
ている金属３２ｂ、および埋込まれたコレクタ領域２６
に接している金属３２ｃによって行われる。 第１図Ａの構造の欠陥は活性ベースおよびコレクタ領域
が延びているためにベース−コレクタ接合面積とコレク
ター基板接合面積が大きくなるという点である。第１図
Ｃの構造は、ベース接点を設けるために追加のベース−
コレクタ接合面積を必要としないので成る程度の改善は
行われている。 しかし、第１図Ｃの構造はコレクター基板接合面積を大
幅には減少させない。他の点とともにこの点はデバイス
性能を低下させデバイスサイズを増大させる可能性があ
る。 これらの、およびその他の問題は本発明による第２図Ａ
〜第２図りの構造により解決される。第２図Ａ〜第２図
りは重量層４２−４６をもった基板４１を含むＮＰＮデ
バイス部分４０の簡略化した概略断面図を示す。誘電体
領域、４２−４６には酸化シリコン、窒化シリコン又は
それらの組合せが適している。柱４９を作るのに用いら
れる加工に耐えうるその他の誘電体も使用できる。単結
晶半導体柱４９が誘電体領域４２−４６を貫通しており
、この柱４９にはＮ十埋込みコレクタ４９ａ 、 Ｎ形
コレクタ領域４９ｂ、Ｐ形ベース領域４９ｃおよびＮ十
エミッタ領域４９ｄが形成されている。コレクタ領域４
９ａ−ｂおよびベース領域４９ｃへの電気的接触はそれ
ぞれ多結晶領域４７ａ−ｂおよび４８ａ−ｂにより単結
晶柱４９の周辺部において側方に行われる。コレクタ接
触領域４７ａ−ｂは比較的薄い側方接点部分４７ａと柱
頭域４７ｂとからなる。柱４７ｂは側方接触部分４７ａ
を外部接触５０ｃに接触させる。多結晶ベース接触領域
４８ａ−ｂは比較的薄い側方接触部分４８ａと、外部ベ
ース接触５０ａにまで延びているオプションとしての垂
直接触部分４８ｂとからなる。部分４８ｂはオプション
として金属でもよい（例えば第３図Ｊ参照）、外部接触
５０ｂは単結晶領域４９のＮ十エミッタ領域４９ｄど接
触している。多結晶領域４７ａ−すおよび４８ａ −ｂ
は多結晶シリコンとするのが便利であるが、単結晶柱４
９に対する適当な接触を作ることができ柱、誘電体およ
び導体層を作るのに必要な加工に耐えうる他の導体も使
用できる。珪化物、金属間化合物および金属が有用であ
る。それらの材料が領域４３および４５のために安定し
た誘電体酸化物を容易に形成すれば便利である。 第２図Ｂ〜第２図りは構造内の相異なるレベルにおいて
第２図Ａを切断した簡略化した概略平断面図を示す。第
２図Ｂ〜第２図りにおける理解を容易にするために、単
結晶領域は白地のまま示してあり、誘電体領域は斜線で
陰影をつけて示してあり、多結晶導体領域は点々をつけ
て示しである。 第２図Ｂ〜第２図Ｃにおいては、側方接点部分４７ａお
よび４８ａの上方の柱状部分４７ｂおよび４８ｂの位置
は破線によって示されている。 第２図Ａ〜第２図り、の構造は、ベースおよびコレクタ
接触の両方が層４８ａ−ｂおよび４７ａ−ｂにより側方
に作られているので単結晶活性デバイス領域４９は必要
な駆動電流を与えるだけの大きさがあれば十分であり平
面接触を設けるための追加面積を必要としないので、ベ
ース−コレクタ接合面積およびコレクター基板接合面積
が小さくなっている。多結晶接触４７ａ −ｂは誘電体
領域４２によって基板４１から分離されている。多結晶
接触４８ａ−ｂは誘電体領域４２−４５によって多結晶
領域４７ａ−ｂおよび基板４１から分離されている。構
造上の特徴のこの組合せはデバイスに関連した寄生静電
容量を減少させ、従ってより小さいデバイス面積で性能
を改善することができる。第２図Ａ〜第２図りのデバイ
スは本来自己分離形であり、即ち第１図の１４．１５の
ような特別な分離壁をし備える必要はない。 第３図Ａ〜第３図１は好ましい実施例による第２図Ａ〜
第２図りの種々の製造段階における簡略化した概略断面
図を第２図よりも詳細に示しである。製造順序はＮＰＮ
）ランジスタの場合について示しである。第３図Ａに示
しであるように、デバイス部分６０はＰ＋チャネルスト
ップ領域６１ａを有するＰ形基板６１を含む。チャネル
ストップ領域６１ａは便利であるが本発明にとって絶対
に必要なものではない。基板６１は誘電体層６２、Ｎ十
多結晶翼体層６３およびマスク層６４によって覆われて
いる。 チャネルストップ領域６１ａ、誘電体層６２、多結晶層
６３およびマスク層８４は技術上周知の手段で作られる
。層６３が半導体、例えばポリシリコンである場合には
、Ｎ＋ドーピングするのが便利であり、そこにＮＰＮデ
バイスを形成する。 マスク層８４には保護部分８４ａと開口部分８４ｂ（第
３図Ｂ）を設けるためパターンが描かれている。 マスク層８４はエツチングおよび酸化に耐性であること
が望ましい。という訳は、このことにより多結晶層６３
の露出した部分を誘電体領域に変え多結晶領域６３ａを
殆ど妨害をうけずに残すことが可能となるからである。 このことは露出したポリシリコンの厚さの約３０〜６０
％を先ずエツチングで取り、次に高温でガスを含む酸素
を用いてそれを酸化物領域６３ｂに変えることによって
行うのが便利である。このことが望ましい理由は、酸化
物は多結晶より広い空間を占め従って領域６３ａおよび
６３ｂの上表面をほぼ共平面（ｃｏｐｌａｎｅｒ）とす
ることが望ましい場合にはその酸化物を除去すべきであ
るからである。誘電体層６３ｈおよび多結晶領域６３ａ
を得るためのその他の方法も使用できる。 次に、マスク８４ａを除去し、構造を誘電体層６４、多
結晶導体層６５およびマスク層８６によって覆う。 層６５にポリシリコンを用いる場合には、Ｐ＋ドーピン
グすると便利である。マスク層８６を露出させ、保ｊｉ
！領域８６ａと開口部分８６ｂ（第３図Ｃ）を設けるた
めにパターンを描く、マスク８６ａを用いて、マスフ８
４ａに関連して用いたのと同じ方法で多結晶層６５を部
分的に誘電体領域６５ｂに変え、殆んど妨害されてない
多結晶部分６５ａを残す（第３図Ｄ）。 マスク８６ａを除去した後に、開口部（ｉ７ａ −ｂを
有するマスク６７と誘電体層６６によって構造を覆うこ
とが望ましい、開口部５７ａ−ｂ用いて、層６６の部分
６６ａ−ｂ、層６５の部分６５ｃｍｄおよび層６４の部
分６４ａ−ｂを第３図りに示されているように除去する
。異方性エツチング技術を用い、開口部６７ａ−ｂの下
方の層６４−６６を貫通して作られた穴が第３図りに示
されているように比較的まっすぐな側面を有することが
望ましい。この手順は開口部６７ａ −ｂの下方の多結
晶半導体領域６３ｃおよび６３ｄの上表面の部分を露出
させる。 次に、開口部６８ａを有する追加のマスク層６８を適用
する（第３図Ｅ）、下にあるマスク層６７はそのまま残
しておいてもよいが、このことは絶対に必要という訳で
はない、という訳は開口部６７ａ−ｂが層６６に複製（
ｒｅｐｌｉｃａｔｅ）されているからである、マスク６
８は開口部６７ｂを覆っていなければならない。層の開
口部６８ａは開口部６７ａよりも大きくてもよい。この
ことは整合（ａｌｉｇｎｍｅｎｔ）を容易にするために
好ましいことである。開口部６８ａおよび６７λの組合
せを用いて、開口部６７ａの下の領域６３ａの部分６３
ｃおよび層６２の部分６２ａを除去し、開口部６７ａの
下の基板６１の領域６１ｂを露出させる（第３図下）、
マスク６′／、および６８を除去する。この手順は層６
２−６６を通って基板６１にまで延びている開口部６７
ａとほぼ同じ側面寸法を有す−る穴９０、および層６４
−６６を通って層６３にまで延びている開口部６７ｂと
ほぼ同じ側面寸法を有°する穴９１を作る（第３図下）
。プロセスのこの段階においては、多結晶層６３および
６５の側方エツジ又は側面６３ｅおよび６５ｅおよび基
板６１の領域６１ｂ ｔよ穴９０内に露出しており、層
６３の部分６３ｄは穴９１の底に露出している（第３図
Ｆ）。 次に、単結晶エピタキシャル領域７２を穴９０内の基板
６１の露出した部分６１ｂの上に作る。第３図Ａ〜第３
図Ｊに示しである導電率形の特定の組合せについては、
エピタキシャル単結晶領域７２は下部のＮドーピングし
た領域７２ａと上部のＰドーピングした領域？２ｂを存
することが望ましい。単結晶領域７２が穴９０を完全に
充填してもよいし、穴９０の一部を充填してもよい、単
結晶領域７２が側方のＰ＋多結晶接点部分６５ａに達す
るのに十分なだけ穴９０を充填すれば十分である。単結
晶エピタキシャル領域７２は技術上周知の手段を用いて
選択的エピタキシャル成長によって作ることが望ましい
。９２５〜１１００℃の温度で７００シランと）ｌＣＩ
ｌとの混合物を用い０．１〜０．５の範囲のシリコン対
塩素原子ＣＣによるエピタキシャル成長は満足すべき結
果を生じることが発見されている。（大気圧より低い）
減圧成長が好ましい。成長時間は層６６のレベル位にま
で穴９０を充填するように調節する。上方のＰ影領域７
２ｂは領域７２の成長期間中にドーピング形を変えるこ
とにより、又は例えばイオン注入のような技術上周知の
手段を用いて成長後にドーピングすることによって作っ
てもよい。領域７２の成長に伴う必要な加熱周期および
／又はＰ領域７２ｂを作るためのその後のドーピングの
結果として、領域７２ｃはＰ十領域６５ａから単結晶領
域７２の比較的少量のドーピングされた材料内への外拡
散によってより大量にＰドーピングされ、領域７２ｄは
領域６３ａから単結晶領域７２の比較的少量のドーピン
グされた材料内への外拡散によってより大量にＮドーピ
ングされるようになる。柱７２のこの外拡散ドーピング
は、ベース領域７２ｂおよびコレクタ領域７２ａに対す
る低抵抗オーム接触がえられることを保証する。Ｐドー
ピングした領域７２ｂを特定の柱に設けない場合には、
Ｐ十領域６５ａからの外拡散は多結晶領域６５ａに隣接
する柱６２のＮドーピングした部分７２ａに対するＰＮ
接合接点を作る。第４図Ａ〜第４図Ｂに関連して後述す
るように、この変形は横形トランジスタ、例えば横形Ｐ
ＮＰ ）ランジスタを作るのに有用である。 穴９０は単結晶柱７２によって充填されているが、マス
ク開口部７１ｂの下の穴９１は多結晶領域又は柱７３に
よって充填するのが便利である。柱７３は多結晶領域６
３ａの部分６３ｄに直接に接触している。多結晶領域７
３および単結晶領域７２は同じエピタキシヤル成長丘作
の期間中に作るのが便利であるが、これは絶対に必要と
いう訳ではない。多結晶半導体材料は単結晶半導体材料
が単結晶表面から成長するのと同時に多結晶表面から成
長するということは周知である。エピタキシャルおよび
多結晶成長の期間中には誘電耐層６６の表面上に半導体
が殆んど又は全く堆積しないことが望ましい。この区別
を行う手段は技術上周知である。 プロセスのこの時点においては、領域７２ｂの頂部にお
ける領域７２ｄにＮ＋トド−ントを加えることによって
バイポーラトランジスタを単結晶材料７２に形成しても
よい（第３図Ｇ）。しかし、優れたデバイス特性は第３
図Ｈ〜第３図１に示した手順を用いることによって得ら
れる。 単結晶領域７２および多結晶領域７３の成長後に、構造
の上に誘電体層７７を堆積させる（第３図Ｈ）。 層７７は単結晶領域７２の上表面７４を覆う部分？７ｃ
、誘電体層６６を覆う部分７７ａ１および層６６の上表
面６６ａと単結晶領域７２の上表面７４との間の段階高
さの変化の外部をたどっている角部分７７ｂを有する。 第３図Ｈに示すように層７７が表面外部をたどるために
は、コンフォーマルコーティング法によって層７７を堆
積又は形成することが重要である。酸化シリコン、窒化
シリコン又はそれらの組合せが層７７には適している。 そのような材料のコンフォーマルコーティングを行う手
段は技術上周知である。 次に、層７７を例えば（技術上周知の技術である）反応
性イオンエツチング又はイオンミリングを用いて異方性
エツチングして厚さ７７ｅを除去する。 この異方性エツチングはほぼ垂直にのみエツチングして
水平にはエツチングしないように行うべきである。この
ステップを終えると、層７７の角部分７７ｂが単結晶領
域７２の周辺部の上方に残っている第３図Ｉに示す構造
が得られる。角部分７７ｂは便利なマスクとなるので、
例えばイオン注入によってＮ十領域７５を単結晶領域７
２の表面７４の中央部分に置いてもよい。このステップ
は追加のマスキングなしに行うのに便利である。という
訳は、多結晶柱７３の露出した上方部分内へＮ十不純物
を注入すると所望するＮ十導電形が作られ又は助長され
るからである（第３図■）。その代わりに多結晶領域又
は柱７３を覆って別々にドーピングしてもよい。 次に、穴９２を誘電体層６６に開けて多結晶領域６５ａ
の一部を露出させ、そこにベース接続部７８ａ ヲ当て
はめる。エミッタ接続部７８ｂをエミッタ領域７５に当
てはめ、コレクタ接続部７８ｃをＮ十多結晶領域７３に
当てはめる（第３図Ｉ）、接続部７８ａ〜Ｃは金属又は
その他の導電性材料、例えばポリシリコンでもよい。 第３図Ｉはコレクタ直列抵抗を減らすために柱７２の下
部にＮ十領域７２ｇが設けられている別の変形を示す。 これは柱７２のエピタキシャル成長の初期段階の間によ
り高いＮドーピング濃度を用いて行うと便利である。 第４図Ａ〜第４図Ｃは本発明の更に別の実施例によるＮ
ＰＮ縦形トランジスタ１００およびＰＮＰ横形トランジ
スタの筒略化した概略断面図を示す。 明確にするために単結晶領域は１地のまま示してあり、
埋込んだ導体（例えばポリシリコン）は少数の点々をつ
けて示してあり、誘電体領域は斜線で陰影をつけて示し
てあり、表面導体領域（例えば金属）は多数の点々をつ
けて示しである。第４図Ａ〜第４図Ｃに示す層および領
域は第３図Ａ〜第３図Ｊに示しである層および領域に一
般的に対応する。縦形トランジスタ１００は第３図Ａ〜
第３図Ｊに関連して述べた手順に従って作られる。縦形
トランジスタ１００の単結晶柱７２はＮ十領域７２ｅお
よび７２ｇ 、 Ｎ領域７２ａおよびＰ領域７２ｂを有
する。Ｎ十領域７２ｅ又は７２ｇのいづれかは、この構
造の形がほぼ対称であるのでエミッタ又はコレクタとし
て役立つことができる。横形トランジスタ１０１は同じ
手順によって別の単結晶領域７２に作４られるが、但し
Ｐ ＴｓＭ域７２ｂは省略されている。別々のＰ十多結
晶領域６５１および６５２は外拡散によってトランジス
タ１０１の柱７２のＮ Ｉｆ、７７、域７２ａにＰドー
ピングした領域７２ｈおよび７２ｉを作る。領域７２ｈ
−ｔは横形ＰＮＰ トランジスタ１０１のエミッタおよ
びコレクタとしての役目をする。 第４図Ａは独立した分離されたデバイスとしてデバイス
１００および１０１を示し、第４図Ｂは埋込んだ多結晶
領域１０３によって相互接続された同じデバイス１００
および１０１を示す。これはよりコンパクトな構造を作
るが、尚トランジスタ１０庁の埋込んだコレクタ７２ｇ
への独立した接触１０５およびトランジスタ１０１の埋
込んだベース７２ａへの独立した接触１０４を与える。 金属領域１０６もまたトランジスタ１０１のベース領域
？２ａへの独立した接触として利用できる。 第４図Ｃは、第４図Ａ〜第４図Ｂのトランジスタ１００
に似た２つの縦形トランジスタ１００ａ−ｂが相互接続
されているのでトランジスタ１００ｂのコレクタ（又は
エミッタ）が多結晶柱１０７によってトランジスタ１０
０ａのベースに内部接続されている本発明の更に別の実
施例を示す。この配置は例えばダーリントン回路を作る
のに用いてもよい、ｌ接触は内部接続するのに役立つの
で、上表面上に同じ接続部を作るのに比べると正味の空
間節約が行われる。 第４図Ｃの左方部分は本発明の手段及び方法が側壁接触
と同時に形成れさる埋込み多層接続部をどのようにして
作るかを示している。金属層１１０の部分１１３および
１１４は多結晶領域６３ａおよび多結晶柱７３および１
０７と同時に形成される多結晶領域１１５ａ−ｃによっ
て相互接続される。埋込み相互接続部分１１６は多結晶
領域６５ａと同時に作られ、表面相互接続部分１１１は
金属層１１０と同時に作られる。従って、デバイス１０
０ａ −ｂが製作されるのと同時に、追加のプロセスス
テップを行わずに３つのレベルの相互接続部（１１５ａ
−ｃ、１１６ 、および１１１）が得られる。これは本
発明の手段および方法の大きな融通性と力とを示す。 上記に本発明について説明したが、本発明は、最小の寄
生接合面積を有しＰＮ接合だけによるのではなく誘電体
領域によって互にまた基板から分離されている側方の側
壁接触を更に有する共通の半導体基板上に自己分離（ｓ
ｅｌｆ−ｉｓｏｌａｔｅｄ）デバイスを製作する手段お
よび方法を提供するものであることは明らかである。別
々の分離壁は不必要である。説明した方法は高密度集積
回路に用いるのに特に適している。追加プロセスステッ
プを行わずに多層相互接続部が得られる。 本発明の手段および方法を導電率およびデバイスの種類
の特定の組合せについて説明したが、これらは例証する
ことを意図しているのにすぎないのであって、本発明の
手段および方法は導電性の形の他の組合せおよびＰＮ接
合および側方接点の他の配列についても使用できること
を当業者は理解するものと思われる。従って、特許請求
の範囲内にそのような変形のすべてを含むことが意図さ
れている。 以下本発明の実施の態様を示す。 １、前記第１および第２開口部を充填する前記ステップ
が自動的に行われる特許請求の範囲第１項による方法（
ｐｒｏｃｅｓｓ）。
特定の組合せを有するバイポーラデバイスとして示され
ている。しかし、これらのデバイス構造およびドーピン
グした層の組合せは単に理解を助ける手段として提示し
たにすぎないのであって制限的なものとする意図はなく
、ＮおよびＰ層又は領域と他のデバイス種類との組合せ
も本発明の教示により同様に使用し製造することができ
ることを当業者は理解するものと思われる。第１図Ａ〜
第１図Ｂは先行技術により作られた一般的な半導体デバ
イスの一部の簡略化した概略側断面図および平面図を示
す。半導体デバイス部分ＩＯはエピタキシャル層１２に
よって覆われ埋込まれたＮ＋領域１６を有するＰ形基板
１１、Ｎ形コレ！り領域１７、Ｐ形ベース領域１９．Ｎ
十エミッタ領域２３、Ｎ十コレクタ接点領域１８、Ｐ＋
ベース接点領域２０および誘電体層１３からなる。誘電
体層１３は第１図Ｂにおいては透明である。デバイス部
分１０は誘電体分離壁１４によって囲まれている。コレ
クタ接触領域１８は追加の誘電体分離壁１５によってエ
ミッタ２３から分離されている。電気的接触２２ａ 、
２２ｂおよび２２ｃはベース接触領域２０、エミッタ
領域２３およびコレクタ接触領域１８へそれぞれ設けら
れいる。そのようなデバイスを製作する手段は技術上周
知である。 第１図Ｃは先行技術において知られている別のバイポー
ラデバイス構造の簡略化した概略側断面図である。デバ
イス部分３０は埋込みコレクタ領域２６が置かれている
単結晶基板２１を含む、誘電体層３１はコレクタ部分２
８、ベース部分２９およびエミッタ部分３３からなる柱
状単結晶デバイス領域２７を囲んでいる。第１図Ａのデ
バイス１０の構造とは対照的に、第１図Ｃのデバイスの
ベース部分２９はデバイス３０の上表面に直接に延びて
はいない。そうではなくて、ベース部分の２９への接触
は、側方の周辺部において単結晶デバイス領域２７のベ
ース部分２９に接しているＰ十多結晶シリコン層３４に
よって行われる。デバイス３０への電気的接触は多結晶
領域３４に接している金属３２ａ１エミツタ３３に接し
ている金属３２ｂ、および埋込まれたコレクタ領域２６
に接している金属３２ｃによって行われる。 第１図Ａの構造の欠陥は活性ベースおよびコレクタ領域
が延びているためにベース−コレクタ接合面積とコレク
ター基板接合面積が大きくなるという点である。第１図
Ｃの構造は、ベース接点を設けるために追加のベース−
コレクタ接合面積を必要としないので成る程度の改善は
行われている。 しかし、第１図Ｃの構造はコレクター基板接合面積を大
幅には減少させない。他の点とともにこの点はデバイス
性能を低下させデバイスサイズを増大させる可能性があ
る。 これらの、およびその他の問題は本発明による第２図Ａ
〜第２図りの構造により解決される。第２図Ａ〜第２図
りは重量層４２−４６をもった基板４１を含むＮＰＮデ
バイス部分４０の簡略化した概略断面図を示す。誘電体
領域、４２−４６には酸化シリコン、窒化シリコン又は
それらの組合せが適している。柱４９を作るのに用いら
れる加工に耐えうるその他の誘電体も使用できる。単結
晶半導体柱４９が誘電体領域４２−４６を貫通しており
、この柱４９にはＮ十埋込みコレクタ４９ａ 、 Ｎ形
コレクタ領域４９ｂ、Ｐ形ベース領域４９ｃおよびＮ十
エミッタ領域４９ｄが形成されている。コレクタ領域４
９ａ−ｂおよびベース領域４９ｃへの電気的接触はそれ
ぞれ多結晶領域４７ａ−ｂおよび４８ａ−ｂにより単結
晶柱４９の周辺部において側方に行われる。コレクタ接
触領域４７ａ−ｂは比較的薄い側方接点部分４７ａと柱
頭域４７ｂとからなる。柱４７ｂは側方接触部分４７ａ
を外部接触５０ｃに接触させる。多結晶ベース接触領域
４８ａ−ｂは比較的薄い側方接触部分４８ａと、外部ベ
ース接触５０ａにまで延びているオプションとしての垂
直接触部分４８ｂとからなる。部分４８ｂはオプション
として金属でもよい（例えば第３図Ｊ参照）、外部接触
５０ｂは単結晶領域４９のＮ十エミッタ領域４９ｄど接
触している。多結晶領域４７ａ−すおよび４８ａ −ｂ
は多結晶シリコンとするのが便利であるが、単結晶柱４
９に対する適当な接触を作ることができ柱、誘電体およ
び導体層を作るのに必要な加工に耐えうる他の導体も使
用できる。珪化物、金属間化合物および金属が有用であ
る。それらの材料が領域４３および４５のために安定し
た誘電体酸化物を容易に形成すれば便利である。 第２図Ｂ〜第２図りは構造内の相異なるレベルにおいて
第２図Ａを切断した簡略化した概略平断面図を示す。第
２図Ｂ〜第２図りにおける理解を容易にするために、単
結晶領域は白地のまま示してあり、誘電体領域は斜線で
陰影をつけて示してあり、多結晶導体領域は点々をつけ
て示しである。 第２図Ｂ〜第２図Ｃにおいては、側方接点部分４７ａお
よび４８ａの上方の柱状部分４７ｂおよび４８ｂの位置
は破線によって示されている。 第２図Ａ〜第２図り、の構造は、ベースおよびコレクタ
接触の両方が層４８ａ−ｂおよび４７ａ−ｂにより側方
に作られているので単結晶活性デバイス領域４９は必要
な駆動電流を与えるだけの大きさがあれば十分であり平
面接触を設けるための追加面積を必要としないので、ベ
ース−コレクタ接合面積およびコレクター基板接合面積
が小さくなっている。多結晶接触４７ａ −ｂは誘電体
領域４２によって基板４１から分離されている。多結晶
接触４８ａ−ｂは誘電体領域４２−４５によって多結晶
領域４７ａ−ｂおよび基板４１から分離されている。構
造上の特徴のこの組合せはデバイスに関連した寄生静電
容量を減少させ、従ってより小さいデバイス面積で性能
を改善することができる。第２図Ａ〜第２図りのデバイ
スは本来自己分離形であり、即ち第１図の１４．１５の
ような特別な分離壁をし備える必要はない。 第３図Ａ〜第３図１は好ましい実施例による第２図Ａ〜
第２図りの種々の製造段階における簡略化した概略断面
図を第２図よりも詳細に示しである。製造順序はＮＰＮ
）ランジスタの場合について示しである。第３図Ａに示
しであるように、デバイス部分６０はＰ＋チャネルスト
ップ領域６１ａを有するＰ形基板６１を含む。チャネル
ストップ領域６１ａは便利であるが本発明にとって絶対
に必要なものではない。基板６１は誘電体層６２、Ｎ十
多結晶翼体層６３およびマスク層６４によって覆われて
いる。 チャネルストップ領域６１ａ、誘電体層６２、多結晶層
６３およびマスク層８４は技術上周知の手段で作られる
。層６３が半導体、例えばポリシリコンである場合には
、Ｎ＋ドーピングするのが便利であり、そこにＮＰＮデ
バイスを形成する。 マスク層８４には保護部分８４ａと開口部分８４ｂ（第
３図Ｂ）を設けるためパターンが描かれている。 マスク層８４はエツチングおよび酸化に耐性であること
が望ましい。という訳は、このことにより多結晶層６３
の露出した部分を誘電体領域に変え多結晶領域６３ａを
殆ど妨害をうけずに残すことが可能となるからである。 このことは露出したポリシリコンの厚さの約３０〜６０
％を先ずエツチングで取り、次に高温でガスを含む酸素
を用いてそれを酸化物領域６３ｂに変えることによって
行うのが便利である。このことが望ましい理由は、酸化
物は多結晶より広い空間を占め従って領域６３ａおよび
６３ｂの上表面をほぼ共平面（ｃｏｐｌａｎｅｒ）とす
ることが望ましい場合にはその酸化物を除去すべきであ
るからである。誘電体層６３ｈおよび多結晶領域６３ａ
を得るためのその他の方法も使用できる。 次に、マスク８４ａを除去し、構造を誘電体層６４、多
結晶導体層６５およびマスク層８６によって覆う。 層６５にポリシリコンを用いる場合には、Ｐ＋ドーピン
グすると便利である。マスク層８６を露出させ、保ｊｉ
！領域８６ａと開口部分８６ｂ（第３図Ｃ）を設けるた
めにパターンを描く、マスク８６ａを用いて、マスフ８
４ａに関連して用いたのと同じ方法で多結晶層６５を部
分的に誘電体領域６５ｂに変え、殆んど妨害されてない
多結晶部分６５ａを残す（第３図Ｄ）。 マスク８６ａを除去した後に、開口部（ｉ７ａ −ｂを
有するマスク６７と誘電体層６６によって構造を覆うこ
とが望ましい、開口部５７ａ−ｂ用いて、層６６の部分
６６ａ−ｂ、層６５の部分６５ｃｍｄおよび層６４の部
分６４ａ−ｂを第３図りに示されているように除去する
。異方性エツチング技術を用い、開口部６７ａ−ｂの下
方の層６４−６６を貫通して作られた穴が第３図りに示
されているように比較的まっすぐな側面を有することが
望ましい。この手順は開口部６７ａ −ｂの下方の多結
晶半導体領域６３ｃおよび６３ｄの上表面の部分を露出
させる。 次に、開口部６８ａを有する追加のマスク層６８を適用
する（第３図Ｅ）、下にあるマスク層６７はそのまま残
しておいてもよいが、このことは絶対に必要という訳で
はない、という訳は開口部６７ａ−ｂが層６６に複製（
ｒｅｐｌｉｃａｔｅ）されているからである、マスク６
８は開口部６７ｂを覆っていなければならない。層の開
口部６８ａは開口部６７ａよりも大きくてもよい。この
ことは整合（ａｌｉｇｎｍｅｎｔ）を容易にするために
好ましいことである。開口部６８ａおよび６７λの組合
せを用いて、開口部６７ａの下の領域６３ａの部分６３
ｃおよび層６２の部分６２ａを除去し、開口部６７ａの
下の基板６１の領域６１ｂを露出させる（第３図下）、
マスク６′／、および６８を除去する。この手順は層６
２−６６を通って基板６１にまで延びている開口部６７
ａとほぼ同じ側面寸法を有す−る穴９０、および層６４
−６６を通って層６３にまで延びている開口部６７ｂと
ほぼ同じ側面寸法を有°する穴９１を作る（第３図下）
。プロセスのこの段階においては、多結晶層６３および
６５の側方エツジ又は側面６３ｅおよび６５ｅおよび基
板６１の領域６１ｂ ｔよ穴９０内に露出しており、層
６３の部分６３ｄは穴９１の底に露出している（第３図
Ｆ）。 次に、単結晶エピタキシャル領域７２を穴９０内の基板
６１の露出した部分６１ｂの上に作る。第３図Ａ〜第３
図Ｊに示しである導電率形の特定の組合せについては、
エピタキシャル単結晶領域７２は下部のＮドーピングし
た領域７２ａと上部のＰドーピングした領域？２ｂを存
することが望ましい。単結晶領域７２が穴９０を完全に
充填してもよいし、穴９０の一部を充填してもよい、単
結晶領域７２が側方のＰ＋多結晶接点部分６５ａに達す
るのに十分なだけ穴９０を充填すれば十分である。単結
晶エピタキシャル領域７２は技術上周知の手段を用いて
選択的エピタキシャル成長によって作ることが望ましい
。９２５〜１１００℃の温度で７００シランと）ｌＣＩ
ｌとの混合物を用い０．１〜０．５の範囲のシリコン対
塩素原子ＣＣによるエピタキシャル成長は満足すべき結
果を生じることが発見されている。（大気圧より低い）
減圧成長が好ましい。成長時間は層６６のレベル位にま
で穴９０を充填するように調節する。上方のＰ影領域７
２ｂは領域７２の成長期間中にドーピング形を変えるこ
とにより、又は例えばイオン注入のような技術上周知の
手段を用いて成長後にドーピングすることによって作っ
てもよい。領域７２の成長に伴う必要な加熱周期および
／又はＰ領域７２ｂを作るためのその後のドーピングの
結果として、領域７２ｃはＰ十領域６５ａから単結晶領
域７２の比較的少量のドーピングされた材料内への外拡
散によってより大量にＰドーピングされ、領域７２ｄは
領域６３ａから単結晶領域７２の比較的少量のドーピン
グされた材料内への外拡散によってより大量にＮドーピ
ングされるようになる。柱７２のこの外拡散ドーピング
は、ベース領域７２ｂおよびコレクタ領域７２ａに対す
る低抵抗オーム接触がえられることを保証する。Ｐドー
ピングした領域７２ｂを特定の柱に設けない場合には、
Ｐ十領域６５ａからの外拡散は多結晶領域６５ａに隣接
する柱６２のＮドーピングした部分７２ａに対するＰＮ
接合接点を作る。第４図Ａ〜第４図Ｂに関連して後述す
るように、この変形は横形トランジスタ、例えば横形Ｐ
ＮＰ ）ランジスタを作るのに有用である。 穴９０は単結晶柱７２によって充填されているが、マス
ク開口部７１ｂの下の穴９１は多結晶領域又は柱７３に
よって充填するのが便利である。柱７３は多結晶領域６
３ａの部分６３ｄに直接に接触している。多結晶領域７
３および単結晶領域７２は同じエピタキシヤル成長丘作
の期間中に作るのが便利であるが、これは絶対に必要と
いう訳ではない。多結晶半導体材料は単結晶半導体材料
が単結晶表面から成長するのと同時に多結晶表面から成
長するということは周知である。エピタキシャルおよび
多結晶成長の期間中には誘電耐層６６の表面上に半導体
が殆んど又は全く堆積しないことが望ましい。この区別
を行う手段は技術上周知である。 プロセスのこの時点においては、領域７２ｂの頂部にお
ける領域７２ｄにＮ＋トド−ントを加えることによって
バイポーラトランジスタを単結晶材料７２に形成しても
よい（第３図Ｇ）。しかし、優れたデバイス特性は第３
図Ｈ〜第３図１に示した手順を用いることによって得ら
れる。 単結晶領域７２および多結晶領域７３の成長後に、構造
の上に誘電体層７７を堆積させる（第３図Ｈ）。 層７７は単結晶領域７２の上表面７４を覆う部分？７ｃ
、誘電体層６６を覆う部分７７ａ１および層６６の上表
面６６ａと単結晶領域７２の上表面７４との間の段階高
さの変化の外部をたどっている角部分７７ｂを有する。 第３図Ｈに示すように層７７が表面外部をたどるために
は、コンフォーマルコーティング法によって層７７を堆
積又は形成することが重要である。酸化シリコン、窒化
シリコン又はそれらの組合せが層７７には適している。 そのような材料のコンフォーマルコーティングを行う手
段は技術上周知である。 次に、層７７を例えば（技術上周知の技術である）反応
性イオンエツチング又はイオンミリングを用いて異方性
エツチングして厚さ７７ｅを除去する。 この異方性エツチングはほぼ垂直にのみエツチングして
水平にはエツチングしないように行うべきである。この
ステップを終えると、層７７の角部分７７ｂが単結晶領
域７２の周辺部の上方に残っている第３図Ｉに示す構造
が得られる。角部分７７ｂは便利なマスクとなるので、
例えばイオン注入によってＮ十領域７５を単結晶領域７
２の表面７４の中央部分に置いてもよい。このステップ
は追加のマスキングなしに行うのに便利である。という
訳は、多結晶柱７３の露出した上方部分内へＮ十不純物
を注入すると所望するＮ十導電形が作られ又は助長され
るからである（第３図■）。その代わりに多結晶領域又
は柱７３を覆って別々にドーピングしてもよい。 次に、穴９２を誘電体層６６に開けて多結晶領域６５ａ
の一部を露出させ、そこにベース接続部７８ａ ヲ当て
はめる。エミッタ接続部７８ｂをエミッタ領域７５に当
てはめ、コレクタ接続部７８ｃをＮ十多結晶領域７３に
当てはめる（第３図Ｉ）、接続部７８ａ〜Ｃは金属又は
その他の導電性材料、例えばポリシリコンでもよい。 第３図Ｉはコレクタ直列抵抗を減らすために柱７２の下
部にＮ十領域７２ｇが設けられている別の変形を示す。 これは柱７２のエピタキシャル成長の初期段階の間によ
り高いＮドーピング濃度を用いて行うと便利である。 第４図Ａ〜第４図Ｃは本発明の更に別の実施例によるＮ
ＰＮ縦形トランジスタ１００およびＰＮＰ横形トランジ
スタの筒略化した概略断面図を示す。 明確にするために単結晶領域は１地のまま示してあり、
埋込んだ導体（例えばポリシリコン）は少数の点々をつ
けて示してあり、誘電体領域は斜線で陰影をつけて示し
てあり、表面導体領域（例えば金属）は多数の点々をつ
けて示しである。第４図Ａ〜第４図Ｃに示す層および領
域は第３図Ａ〜第３図Ｊに示しである層および領域に一
般的に対応する。縦形トランジスタ１００は第３図Ａ〜
第３図Ｊに関連して述べた手順に従って作られる。縦形
トランジスタ１００の単結晶柱７２はＮ十領域７２ｅお
よび７２ｇ 、 Ｎ領域７２ａおよびＰ領域７２ｂを有
する。Ｎ十領域７２ｅ又は７２ｇのいづれかは、この構
造の形がほぼ対称であるのでエミッタ又はコレクタとし
て役立つことができる。横形トランジスタ１０１は同じ
手順によって別の単結晶領域７２に作４られるが、但し
Ｐ ＴｓＭ域７２ｂは省略されている。別々のＰ十多結
晶領域６５１および６５２は外拡散によってトランジス
タ１０１の柱７２のＮ Ｉｆ、７７、域７２ａにＰドー
ピングした領域７２ｈおよび７２ｉを作る。領域７２ｈ
−ｔは横形ＰＮＰ トランジスタ１０１のエミッタおよ
びコレクタとしての役目をする。 第４図Ａは独立した分離されたデバイスとしてデバイス
１００および１０１を示し、第４図Ｂは埋込んだ多結晶
領域１０３によって相互接続された同じデバイス１００
および１０１を示す。これはよりコンパクトな構造を作
るが、尚トランジスタ１０庁の埋込んだコレクタ７２ｇ
への独立した接触１０５およびトランジスタ１０１の埋
込んだベース７２ａへの独立した接触１０４を与える。 金属領域１０６もまたトランジスタ１０１のベース領域
？２ａへの独立した接触として利用できる。 第４図Ｃは、第４図Ａ〜第４図Ｂのトランジスタ１００
に似た２つの縦形トランジスタ１００ａ−ｂが相互接続
されているのでトランジスタ１００ｂのコレクタ（又は
エミッタ）が多結晶柱１０７によってトランジスタ１０
０ａのベースに内部接続されている本発明の更に別の実
施例を示す。この配置は例えばダーリントン回路を作る
のに用いてもよい、ｌ接触は内部接続するのに役立つの
で、上表面上に同じ接続部を作るのに比べると正味の空
間節約が行われる。 第４図Ｃの左方部分は本発明の手段及び方法が側壁接触
と同時に形成れさる埋込み多層接続部をどのようにして
作るかを示している。金属層１１０の部分１１３および
１１４は多結晶領域６３ａおよび多結晶柱７３および１
０７と同時に形成される多結晶領域１１５ａ−ｃによっ
て相互接続される。埋込み相互接続部分１１６は多結晶
領域６５ａと同時に作られ、表面相互接続部分１１１は
金属層１１０と同時に作られる。従って、デバイス１０
０ａ −ｂが製作されるのと同時に、追加のプロセスス
テップを行わずに３つのレベルの相互接続部（１１５ａ
−ｃ、１１６ 、および１１１）が得られる。これは本
発明の手段および方法の大きな融通性と力とを示す。 上記に本発明について説明したが、本発明は、最小の寄
生接合面積を有しＰＮ接合だけによるのではなく誘電体
領域によって互にまた基板から分離されている側方の側
壁接触を更に有する共通の半導体基板上に自己分離（ｓ
ｅｌｆ−ｉｓｏｌａｔｅｄ）デバイスを製作する手段お
よび方法を提供するものであることは明らかである。別
々の分離壁は不必要である。説明した方法は高密度集積
回路に用いるのに特に適している。追加プロセスステッ
プを行わずに多層相互接続部が得られる。 本発明の手段および方法を導電率およびデバイスの種類
の特定の組合せについて説明したが、これらは例証する
ことを意図しているのにすぎないのであって、本発明の
手段および方法は導電性の形の他の組合せおよびＰＮ接
合および側方接点の他の配列についても使用できること
を当業者は理解するものと思われる。従って、特許請求
の範囲内にそのような変形のすべてを含むことが意図さ
れている。 以下本発明の実施の態様を示す。 １、前記第１および第２開口部を充填する前記ステップ
が自動的に行われる特許請求の範囲第１項による方法（
ｐｒｏｃｅｓｓ）。
第１図Ａ〜第１図Ｃは先行技術による半導体デバイスの
一部の簡略化した概略側断面図および平断面図を示す。 第２図Ａ〜第２図りは本発明による半導体デバイスの一
部の簡略化した概略断面図および平断面図を示す。 第３図Ａ〜第３図Ｊは種々の製造段階における本発明に
よる半導体デバイスの一部の簡略化した概略断面図を示
す。 第４図Ａ〜第４図Ｃは本発明の別の実施例による種々の
半導体デバイスおよび相互接続部の簡略化した概略断面
図を示す。 特許出願人 モトローラ・インコーボレテツド代理人
弁理士 玉 蟲 久 五 部 ＦＩＧ、 ＩＢ ＦＩＧ、２Ｄ ＦＩＧ、５Ｕ ）１（＞、 ５Ｌ） ＦＩＧ、 ３１ ）ＩＧ、３Ｊ Ｆ、Ｇ−４Ｂ７２ａ ７２ａ ６３ａＦＩＧ、
４Ｃ
一部の簡略化した概略側断面図および平断面図を示す。 第２図Ａ〜第２図りは本発明による半導体デバイスの一
部の簡略化した概略断面図および平断面図を示す。 第３図Ａ〜第３図Ｊは種々の製造段階における本発明に
よる半導体デバイスの一部の簡略化した概略断面図を示
す。 第４図Ａ〜第４図Ｃは本発明の別の実施例による種々の
半導体デバイスおよび相互接続部の簡略化した概略断面
図を示す。 特許出願人 モトローラ・インコーボレテツド代理人
弁理士 玉 蟲 久 五 部 ＦＩＧ、 ＩＢ ＦＩＧ、２Ｄ ＦＩＧ、５Ｕ ）１（＞、 ５Ｌ） ＦＩＧ、 ３１ ）ＩＧ、３Ｊ Ｆ、Ｇ−４Ｂ７２ａ ７２ａ ６３ａＦＩＧ、
４Ｃ
Claims (1)
- 【特許請求の範囲】 １、単結晶基板を備える工程と、 前記基板から電気的に絶縁された第１導体 領域を前記基板の上方に備える工程と、 前記基板および前記第１導体領域から分離 されており前記第１導体領域の第１部分に重なる第１部
分を有する第２導体領域を前記基板の上方に備える工程
と、 前記第１および第２導体領域の前記第１部 分の少なくとも一部を貫通して前記基板に達する第１開
口部を作る工程と、 前記第２導体領域から側方に分離しており 前記第１導体領域にまで貫通している第２開口部を作る
工程と、 前記第１開口部において前記第１および第 ２導体領域に接触する単結晶半導体材料で前記第１開口
部の一部を充填する工程と、 前記第１導体領域に接触する多結晶材料で 前記第２開口部の一部を充填する工程と、 前記第１開口部内の前記単結晶材料にデバ イスを作る工程と、 前記単結晶半導体材料、前記第２導体領域 および前記多結晶材料への電気的接続部を作る工程とを
含む、 半導体デバイスを作る方法。 ２、単結晶基板と、 前記基板上に載つている下表面、基板から 離れている上表面および下表面と上表面との間の側壁を
有し前記柱を通つて側方へ延びて前記側壁に達するコレ
クタおよびベース領域を有する単結晶半導体材料の柱と
、 前記基板から電気的に絶縁されており前記 側壁上の前記柱の前記コレクタ領域に接触し前記デバイ
スの上表面までの延長部分を有する第１多結晶導体領域
と、 前記基板および前記第１多結晶導体領域か ら電気的に絶縁されており前記側壁上の前記柱の前記ベ
ース領域に接触している第２多結晶領域と、 前記第２多結晶導体領域の上方にあつて前 記柱の前記上表面の周辺部にまで延びており前記柱の前
記上表面の中央部分の上方の第１開口部および前記第１
多結晶導体領域の前記延長部分の上方の第２開口部を有
する誘電体領域と、 前記第１多結晶導体領域の前記中央部分お よび前記延長部分、および前記第２多結晶導体領域との
電気的接触とを有する、 側壁接触半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/785,640 US4663831A (en) | 1985-10-08 | 1985-10-08 | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
| US785640 | 1991-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286760A true JPS6286760A (ja) | 1987-04-21 |
Family
ID=25136144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61240178A Pending JPS6286760A (ja) | 1985-10-08 | 1986-10-08 | 多結晶側壁を有するトランジスタ及びその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4663831A (ja) |
| JP (1) | JPS6286760A (ja) |
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