JPS5853822A - 積層半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数層の半導体単結晶膜を積層してそれらに３
次元的に素子を集積してなる積層半導体装置に関する０ 半導体単結晶基板上に相互に絶縁層をはさんで堆積され
た複数層の同種の半導体単結晶１［ｚりなる積層半導体
装置は、３次元集積回路としてはもとエリ、光デバイス
としても今後極めて１要な技術である。
次元的に素子を集積してなる積層半導体装置に関する０ 半導体単結晶基板上に相互に絶縁層をはさんで堆積され
た複数層の同種の半導体単結晶１［ｚりなる積層半導体
装置は、３次元集積回路としてはもとエリ、光デバイス
としても今後極めて１要な技術である。
第１図は従来このような装置に適用されていた構造の断
面を概念的に示したものである。
面を概念的に示したものである。
１０は半導体単結晶基板、１１（ＩＢ、１１雪。
・・・）は半導体単結晶膜、ｆ；ｔ（ｚｚＩ ・１２冨
。
。
・・・）は各半導体単結晶膜及び基板をへだてる絶縁膜
、Ｊ ｊ （Ｊ ｊ、 Ｍ Ｊ ｚ＝ ８・・・）
は半導体単結晶膜間もしくはこれと基板との連結部、１
４（Ｊ ４．、、 Ｊ ４ｆｆｉ、＊・・・）は各半導
体単結晶゛膜中に設けられた素子分離のための絶縁膜で
ある。
、Ｊ ｊ （Ｊ ｊ、 Ｍ Ｊ ｚ＝ ８・・・）
は半導体単結晶膜間もしくはこれと基板との連結部、１
４（Ｊ ４．、、 Ｊ ４ｆｆｉ、＊・・・）は各半導
体単結晶゛膜中に設けられた素子分離のための絶縁膜で
ある。
第２図は第１図の従来の構造に対する製造工程例である
０゛ 第３図以下も同様であるが、本質をそこなわないように
説明を容易にするために、各単結晶内に形成される素子
構造お１びその製造工程は省略しである。まず＃Ｉ２図
（ａ）のように基板１０の上に、１３、の部分を除いて
絶縁膜１２．’ｉｆ堆積する。次に第２図（ｂ）ｉよう
に半導体膜を堆積し、アニーリングすることに１゛す、
１３雪の部分を種結晶として単結化を行う０これにより
第１層目の半導体単結晶膜１１．が得られる。
０゛ 第３図以下も同様であるが、本質をそこなわないように
説明を容易にするために、各単結晶内に形成される素子
構造お１びその製造工程は省略しである。まず＃Ｉ２図
（ａ）のように基板１０の上に、１３、の部分を除いて
絶縁膜１２．’ｉｆ堆積する。次に第２図（ｂ）ｉよう
に半導体膜を堆積し、アニーリングすることに１゛す、
１３雪の部分を種結晶として単結化を行う０これにより
第１層目の半導体単結晶膜１１．が得られる。
次に第２図（ｃ）のように単結晶膜１１．０上に、１り
の部分を除いて絶縁＄１２．を堆積する。
の部分を除いて絶縁＄１２．を堆積する。
次に第２図（ｄ）のＬうに半導体膜を堆積し、アニーリ
ングすることに１す、１３．の部分を種結晶として単結
晶化全行う。これに↓り第２層目の半導体単結晶膜１１
宜が得られる。次に第２図（、）の１うに、単結晶膜１
１．の上に、１３３０部分を除いて、絶縁膜１２３を堆
積する。以下同様の工程を経れば第１図の構造が得られ
る。
ングすることに１す、１３．の部分を種結晶として単結
晶化全行う。これに↓り第２層目の半導体単結晶膜１１
宜が得られる。次に第２図（、）の１うに、単結晶膜１
１．の上に、１３３０部分を除いて、絶縁膜１２３を堆
積する。以下同様の工程を経れば第１図の構造が得られ
る。
従来の方法は次の１うな欠点を有する。単結晶膜を形成
する鍵は下層の膜の一部を種結晶とるＫつれて単結晶化
は困難になる。ところが従来の方法では種結晶となるべ
き′位置はその時々の素子構成条件や回路構成条件に１
って全く任意に選ばれる。したがってＭ１図や第２図に
示すように、一層目の単結晶膜の種結晶部と二層目の種
結晶部、さらに三層目の種結晶部という具合にそれぞれ
大きぐ隔ってしまう。そのため、層を重ねる毎に単結晶
化は極めて困難になり、アニーリング条件等は極めて微
妙な、不可能に近〜）制御を必要とし、を危単結晶の積
層構造が得られても１．上層部の結晶の品質は極端に悪
く、九とえばキャリア移動度も大幅に落ちてしまうのが
常であった。
する鍵は下層の膜の一部を種結晶とるＫつれて単結晶化
は困難になる。ところが従来の方法では種結晶となるべ
き′位置はその時々の素子構成条件や回路構成条件に１
って全く任意に選ばれる。したがってＭ１図や第２図に
示すように、一層目の単結晶膜の種結晶部と二層目の種
結晶部、さらに三層目の種結晶部という具合にそれぞれ
大きぐ隔ってしまう。そのため、層を重ねる毎に単結晶
化は極めて困難になり、アニーリング条件等は極めて微
妙な、不可能に近〜）制御を必要とし、を危単結晶の積
層構造が得られても１．上層部の結晶の品質は極端に悪
く、九とえばキャリア移動度も大幅に落ちてしまうのが
常であった。
本発明は王妃したような従来の欠点に鑑み、その抜本的
な改善を図った積層半導体装置を提供するものである。
な改善を図った積層半導体装置を提供するものである。
本発明の特徴は、構造的には、各半導体単結晶膜が一箇
所以上の同一箇所において、基板と上下に同種の半導体
単結晶に１って相互に連結させたことにある。しかも製
造上はこの連結部を種結晶として各層の単結晶膜を形成
することを特徴とする０連結部は該積層半導体装置の周
辺部に設けることもできるし、また、電源ラインやアー
スラインなどのような各層に共通な配線とすることもで
きる。− 第３図は本発明による最も簡単な実施例である。３０は
半導体単結晶基板、３１（３１，。
所以上の同一箇所において、基板と上下に同種の半導体
単結晶に１って相互に連結させたことにある。しかも製
造上はこの連結部を種結晶として各層の単結晶膜を形成
することを特徴とする０連結部は該積層半導体装置の周
辺部に設けることもできるし、また、電源ラインやアー
スラインなどのような各層に共通な配線とすることもで
きる。− 第３図は本発明による最も簡単な実施例である。３０は
半導体単結晶基板、３１（３１，。
３１Ｒ、・・・）は絶縁膜、３２Ｃ：１２＋ ＋３２
＊＊・・・）は半導体単結晶膜で、３３が連結部である
。
＊＊・・・）は半導体単結晶膜で、３３が連結部である
。
各単結晶膜は同一箇所３３で基板と連結されているため
、単結晶化憾常に基框もしくは基板に最近接の箇ｙｔ−
ｇ＋結晶として行われる。したがって単結晶化も容易で
あり、ｔた単結晶膜の品質も極めて高い。
、単結晶化憾常に基框もしくは基板に最近接の箇ｙｔ−
ｇ＋結晶として行われる。したがって単結晶化も容易で
あり、ｔた単結晶膜の品質も極めて高い。
Ｉ＠４図は本発明の別の実施例である。ｇｏは基板、４
１Ｃ４１１ｍ４１２ ｍ・・・）は絶縁膜、４２（ａ
２ｍ ＋４２．ｔ・・・）は半導体単結晶膜で、４３が
連結部である。本例では連結部４３が、基板４０の一部
をこの上に積層する全ての半導体単結晶膜４２に対する
種結晶として突出させており、各単結晶膜４２はその突
出部側面に直接接してりるのが特徴である。
１Ｃ４１１ｍ４１２ ｍ・・・）は絶縁膜、４２（ａ
２ｍ ＋４２．ｔ・・・）は半導体単結晶膜で、４３が
連結部である。本例では連結部４３が、基板４０の一部
をこの上に積層する全ての半導体単結晶膜４２に対する
種結晶として突出させており、各単結晶膜４２はその突
出部側面に直接接してりるのが特徴である。
第５図は第３図と第４図の例を組合せ次実施例である。
５０は基板、５１ （５１１ｍ ５１ ！ １゛°°）
は絶縁膜、５２（５２１＋５２ｔ ｒ・・・）は半導
体単結晶膜で、基板の突出部を連結部５３としである。
は絶縁膜、５２（５２１＋５２ｔ ｒ・・・）は半導
体単結晶膜で、基板の突出部を連結部５３としである。
第６図は本発明の更に別の実施例である。
６０は基板、６１（６１１，６１，、・・・）は絶縁膜
、６２（６２，、ｇｊ、、・・・）は半導体単結晶膜で
、６３が連結部の半導体単結晶である。
、６２（６２，、ｇｊ、、・・・）は半導体単結晶膜で
、６３が連結部の半導体単結晶である。
即ち連結部は、基板と同じ半導体単結晶でできており、
この連結部を種結晶として上層の半導体膜の単結晶化上
行ったものである。
この連結部を種結晶として上層の半導体膜の単結晶化上
行ったものである。
本発明の特徴を一口に言えば、どのｇ４ｔ−見てもわか
るように各半導体単結晶膜の連結部が基板まで上下に直
接つながっており、ここｔ一種結晶として各半導体膜の
単結晶化を行っていること、である０したがって各単結
晶膜に対し種結晶部は常に基板そのものが基板に最近・
接の単結晶であり、種結晶部の品質は最上である。した
がって各層とも容易に均一に単結晶化がなされ、しかも
層を追うにしたがって品質が下がるということが少い。
るように各半導体単結晶膜の連結部が基板まで上下に直
接つながっており、ここｔ一種結晶として各半導体膜の
単結晶化を行っていること、である０したがって各単結
晶膜に対し種結晶部は常に基板そのものが基板に最近・
接の単結晶であり、種結晶部の品質は最上である。した
がって各層とも容易に均一に単結晶化がなされ、しかも
層を追うにしたがって品質が下がるということが少い。
キャリアの移動度の低下も少く、高速の積層半導体装置
が得られる。
が得られる。
以下に各実施例の具体的な製造工程側管説明する。
（１）第３図の構造の実施例
ｊＩｓ図の構造の積層半導体集積回路を形成したときの
製造工程例を第７図に示す。
製造工程例を第７図に示す。
第７図（ａ）の半導体単結晶基板３０はたとえばＳｌで
ある。この基板上に、所要の素子・回路全形成したのち
、まず絶縁膜３１１としてたとえばＳｔＯ，膜を形成す
る。次いで第７図（ｂ）のごとく、絶縁膜３１．の一部
を除去し、基板面の一部食連結部３３．として露出させ
る。・次いで第７図（ｅ） Ｏ如く、基板と同じ材料の
半導体膜を堆積し、連結部３３．ｔ一種結晶としてアニ
ーリングすることにＬす、単結晶を行う０これに１って
第１層目の単結晶膜３７１が得られる。ここに素子・回
路を形成したのち、第７図（ｄ）の如く、単結晶膜３２
真の上に絶縁膜３１重を堆積し、連結部３３．の真上の
部分のみこれを除去−し、この部分の第１″層単結晶膜
を露出させて連結部３３鵞とする０次にＩＩｉ＆７図（
、）の如く、半導体膜を堆積し、連結部ＳＳ、ｔ一種結
晶として単結晶化を行う。これによって第２層目の単結
晶膜３２．が得られる。ここに素子・回路を形成し次の
ち、第７１ｋ（ｆ）の如く、単結晶８３２ｇの上に絶縁
膜３１．を堆積し、連結部３３．の真上の部分のみこれ
を除去し、この部分のｊＩ２層単結晶ａｔ−露出させて
連結部３３１とする。以下同様にして次々と単結晶ｊ［
を形成する。
ある。この基板上に、所要の素子・回路全形成したのち
、まず絶縁膜３１１としてたとえばＳｔＯ，膜を形成す
る。次いで第７図（ｂ）のごとく、絶縁膜３１．の一部
を除去し、基板面の一部食連結部３３．として露出させ
る。・次いで第７図（ｅ） Ｏ如く、基板と同じ材料の
半導体膜を堆積し、連結部３３．ｔ一種結晶としてアニ
ーリングすることにＬす、単結晶を行う０これに１って
第１層目の単結晶膜３７１が得られる。ここに素子・回
路を形成したのち、第７図（ｄ）の如く、単結晶膜３２
真の上に絶縁膜３１重を堆積し、連結部３３．の真上の
部分のみこれを除去−し、この部分の第１″層単結晶膜
を露出させて連結部３３鵞とする０次にＩＩｉ＆７図（
、）の如く、半導体膜を堆積し、連結部ＳＳ、ｔ一種結
晶として単結晶化を行う。これによって第２層目の単結
晶膜３２．が得られる。ここに素子・回路を形成し次の
ち、第７１ｋ（ｆ）の如く、単結晶８３２ｇの上に絶縁
膜３１．を堆積し、連結部３３．の真上の部分のみこれ
を除去し、この部分のｊＩ２層単結晶ａｔ−露出させて
連結部３３１とする。以下同様にして次々と単結晶ｊ［
を形成する。
この構造の場合は、たとえば連結部３３（３３＊ ａ
３３＠ 、・・・）の部分’ｉＩｃテップ周辺部に設
ければ、ここは薄くなっているので、スクライブライン
として活用することもできる。
３３＠ 、・・・）の部分’ｉＩｃテップ周辺部に設
ければ、ここは薄くなっているので、スクライブライン
として活用することもできる。
（２）蕗４図の構造の実施例
第４図の構造の積層牛導体ＩＣｔ−形成したときの製造
工程例ｔｊｉ８図に示す。
工程例ｔｊｉ８図に示す。
まず第８図（１）に示す如く、半導体単結晶基板４００
表面を連結部４ｊになる部分を残して深くエツチングす
る。次にこのようＫして形成された基板凹部に所要の素
子・回路全形成したのち、＠Ｓ図（ｂ）の如く、選択的
に絶縁膜４Ｊ、を堆積する。次いで、８８８図（Ｃ）の
如く、半導体膜を堆積し、その連結部４３と接触してい
るところを起点として、アニーリング金石うと、連結部
４３ｆ種結晶として単結晶化が進み、単結晶膜４２１が
得られる。次いで第８図（ａ） Ｏ如く、単結晶膜４２
．のうち凹部に水平にある部分を除いてエツチングして
除去し、連結部４３を露出させる。これによって第１層
目の単結晶膜４２１が得られる。ここに素子・回路を形
成したのち、再び第８図（−）の如く、凹部に選択的に
絶縁Ｍ４ｚ２ｗ堆積する。以下同種の工程のくりかえし
に１す、積層半導体ＩＣが形成される。
表面を連結部４ｊになる部分を残して深くエツチングす
る。次にこのようＫして形成された基板凹部に所要の素
子・回路全形成したのち、＠Ｓ図（ｂ）の如く、選択的
に絶縁膜４Ｊ、を堆積する。次いで、８８８図（Ｃ）の
如く、半導体膜を堆積し、その連結部４３と接触してい
るところを起点として、アニーリング金石うと、連結部
４３ｆ種結晶として単結晶化が進み、単結晶膜４２１が
得られる。次いで第８図（ａ） Ｏ如く、単結晶膜４２
．のうち凹部に水平にある部分を除いてエツチングして
除去し、連結部４３を露出させる。これによって第１層
目の単結晶膜４２１が得られる。ここに素子・回路を形
成したのち、再び第８図（−）の如く、凹部に選択的に
絶縁Ｍ４ｚ２ｗ堆積する。以下同種の工程のくりかえし
に１す、積層半導体ＩＣが形成される。
連結部４３の高さ、もしくは基板凹部の深さは、所要の
積層が完成し交ときに第４図のように表面が平坦になる
ように選ぶのが１い。連結部４３の位置としては、ＩＣ
チップ周辺に設けることもできるが、本構造が常に平坦
な層を与えることから、この部分を回路の一部、たとえ
ば、各層に共通に必要なアースラインや電源ラインとし
て用いるのも便利である０すなわち、ＸＣテップ内部に
必要に応じて何箇所も同様の連結部を設けることができ
る。しかもその場合は１個の連結部でコントロールすべ
き単結晶化の範囲は狭くて済むので、単結晶化の歩留も
高く、また全体的に品質も嵐好である。
積層が完成し交ときに第４図のように表面が平坦になる
ように選ぶのが１い。連結部４３の位置としては、ＩＣ
チップ周辺に設けることもできるが、本構造が常に平坦
な層を与えることから、この部分を回路の一部、たとえ
ば、各層に共通に必要なアースラインや電源ラインとし
て用いるのも便利である０すなわち、ＸＣテップ内部に
必要に応じて何箇所も同様の連結部を設けることができ
る。しかもその場合は１個の連結部でコントロールすべ
き単結晶化の範囲は狭くて済むので、単結晶化の歩留も
高く、また全体的に品質も嵐好である。
尚本実施例では各単結晶膜のうち連結部４３の上に重な
った部分を毎回除去したが、それらをそのｔま残すとｊ
Ｉｓ図の構造が得られる。これはいわば第３図と第４図
の構造の組合せである０ （３）第６図の構造の実施例 １ｓＧ図の構造の積層半導体Ｉ（４−形成したときの製
造工程例を第９図に示す。
った部分を毎回除去したが、それらをそのｔま残すとｊ
Ｉｓ図の構造が得られる。これはいわば第３図と第４図
の構造の組合せである０ （３）第６図の構造の実施例 １ｓＧ図の構造の積層半導体Ｉ（４−形成したときの製
造工程例を第９図に示す。
まず８９図（ａ） Ｋ示す如く、半導体単結晶基板６０
０表面に、所要の素子・回路を形成したのち、連結部と
なる部分を除いて、絶縁膜６１゜全形成する。次に第９
図（ｂ）の１うに１連結部に基板と同種の半導体単結晶
６３１金種結晶として選択的にエピタキシアル成′長さ
せる０即ち事実上基板６０の一部を一積層周期分だけ突
出させた構造とし、成長した上面は絶縁膜６１鳳の表面
と同じになるようにする。次いで第９図（Ｃ）の如く、
表面に半導体膜を堆積し、連結部の単結晶６３ｍと接し
たところを起点としてアニーリングを行うと、半導体膜
は単結晶ｉｓ、ｔ一種結晶として全体が単結晶化し、第
１層目の単結晶膜６２．が得られる。ここに所要の素子
・回路を形成する０次に第９図（ｄ）の如く、連結部の
上部を除いて、単結晶Ｍｉｓｔの上に絶縁膜６１、を堆
積する。次に第９図（、）の如く、連結部に再度同種の
半導体単結晶ｉｓ、１（選択的にエピタキシアル成長さ
せる。この時も、成長した上面は絶縁膜６１宜の表面と
同じ水準になるようにする。次いで第９図（ｆ） （２
）如く、表面に半導体膜上堆積し、連結部と接したとこ
ろを起点としてアニーリングを行うと、半導体膜は単結
晶６３ｔｔ一種結晶として全体が単結晶化し、第２層目
の単結晶膜６２！が得られる０以下同様の工程のくりか
えしにより積層半導体ＩＣが形成される０ 本実施例においては連結部は一層毎に選択エピタキシア
ル成長で形成していくが、常に同一箇所に形成しており
、各層から基板までを上下に直接結んだ連結部となって
おり、その作用効釆は先の実施例と同等である。良質の
単結晶膜が歩留良くえられるばかりでなく、各層の表面
は平坦になり、しかも、この連結部を回路の一部、たと
えば、各層に共通して盛装なアースラインや電源ライン
として用いることができる。
０表面に、所要の素子・回路を形成したのち、連結部と
なる部分を除いて、絶縁膜６１゜全形成する。次に第９
図（ｂ）の１うに１連結部に基板と同種の半導体単結晶
６３１金種結晶として選択的にエピタキシアル成′長さ
せる０即ち事実上基板６０の一部を一積層周期分だけ突
出させた構造とし、成長した上面は絶縁膜６１鳳の表面
と同じになるようにする。次いで第９図（Ｃ）の如く、
表面に半導体膜を堆積し、連結部の単結晶６３ｍと接し
たところを起点としてアニーリングを行うと、半導体膜
は単結晶ｉｓ、ｔ一種結晶として全体が単結晶化し、第
１層目の単結晶膜６２．が得られる。ここに所要の素子
・回路を形成する０次に第９図（ｄ）の如く、連結部の
上部を除いて、単結晶Ｍｉｓｔの上に絶縁膜６１、を堆
積する。次に第９図（、）の如く、連結部に再度同種の
半導体単結晶ｉｓ、１（選択的にエピタキシアル成長さ
せる。この時も、成長した上面は絶縁膜６１宜の表面と
同じ水準になるようにする。次いで第９図（ｆ） （２
）如く、表面に半導体膜上堆積し、連結部と接したとこ
ろを起点としてアニーリングを行うと、半導体膜は単結
晶６３ｔｔ一種結晶として全体が単結晶化し、第２層目
の単結晶膜６２！が得られる０以下同様の工程のくりか
えしにより積層半導体ＩＣが形成される０ 本実施例においては連結部は一層毎に選択エピタキシア
ル成長で形成していくが、常に同一箇所に形成しており
、各層から基板までを上下に直接結んだ連結部となって
おり、その作用効釆は先の実施例と同等である。良質の
単結晶膜が歩留良くえられるばかりでなく、各層の表面
は平坦になり、しかも、この連結部を回路の一部、たと
えば、各層に共通して盛装なアースラインや電源ライン
として用いることができる。
尚、本実施例では、連結部はエピタキシアル成長で形成
したが、各単結晶層をまず厚く形成し、しかるのち、連
結部食除いて選択エツチングし、薄くするという方法も
用いることができる０
したが、各単結晶層をまず厚く形成し、しかるのち、連
結部食除いて選択エツチングし、薄くするという方法も
用いることができる０
Ｍ１図は従来の積層半導体装置の一例の構造を丞す図、
巣２図（ａ）〜（６）はその製造工程例七示す図、第３
図〜第６因は本発明の各実施例の構造會示す図、第７図
（ａ）〜（ｆ）は第３図の構造の製造工程上水す図、１
４８図（ａ）〜（、）は第４図の構造の製造工程上水す
図、第９図（ａ）〜（ｆ）は第６図の棒譚の製造工程を
示す図である０ ３０．４０，５０．６０・・・半導体単結晶基板、３１
．４１，５１．６１・・・絶縁膜、３２，４２゜５２．
６２・・・半導体単結晶膜、Ｊ Ｊ 、 ４ Ｊ 、
５３゜６３・・・連結部。 出願人代理人 弁理士 鈴 江 武 彦オフ図 才８図
巣２図（ａ）〜（６）はその製造工程例七示す図、第３
図〜第６因は本発明の各実施例の構造會示す図、第７図
（ａ）〜（ｆ）は第３図の構造の製造工程上水す図、１
４８図（ａ）〜（、）は第４図の構造の製造工程上水す
図、第９図（ａ）〜（ｆ）は第６図の棒譚の製造工程を
示す図である０ ３０．４０，５０．６０・・・半導体単結晶基板、３１
．４１，５１．６１・・・絶縁膜、３２，４２゜５２．
６２・・・半導体単結晶膜、Ｊ Ｊ 、 ４ Ｊ 、
５３゜６３・・・連結部。 出願人代理人 弁理士 鈴 江 武 彦オフ図 才８図
Claims (6)
- （１） 半導体単結晶基板上に絶縁膜を介して積層さ
れた複数層の半導体単結晶膜含有する積層半導体装置に
おいて、前記筒数層の半導体単結晶膜および基板は一箇
所以上の同一箇所でこれらと同種の半導体単結晶により
上下に連結されていることを特徴とする積層半導体装置
０ - （２）連結部は缶層半導体単結晶膜を結晶化する際の種
結晶部である特許請求の範囲第１項記載の積層半導体装
置０ ′ - （３）連結部の半導体単結晶は基板の一部を積層すべき
全半導体単結晶膜の種結晶として突出させπものであり
、各層半導体単結晶膜はその突出部側面を起点として順
次結晶化されたものである特許請求の範囲第１項記載の
積層半導体装置〇 - （４）連結部の半導体単結晶は基板およびこれに順次積
層された各半導体単結晶膜の一部？ −積層周期分の高
さだけ種結晶として突出させたものであり、各層半導体
単結晶膜はその突出部表面を起点として順次結晶化され
たものである特許請求の範囲第１項記載の積層半導体装
置〇 - （５）一連結部ｔ−チップ周辺部に設ゆた特許請求の範
囲第１項記載の積層半導体装置。 - （６）連結部を集積回路のアースラインまたは電源ライ
ンあるいはそれらの一部として用いた特許請求の範囲第
１項記載の積層半導体装置０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151484A JPS5853822A (ja) | 1981-09-25 | 1981-09-25 | 積層半導体装置 |
| DE8282305016T DE3277346D1 (en) | 1981-09-25 | 1982-09-23 | Methode of manufacturing a stacked semiconductor device |
| EP82305016A EP0076101B1 (en) | 1981-09-25 | 1982-09-23 | Methode of manufacturing a stacked semiconductor device |
| US06/750,245 US4569700A (en) | 1981-09-25 | 1985-07-01 | Method of manufacturing a stacked semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151484A JPS5853822A (ja) | 1981-09-25 | 1981-09-25 | 積層半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853822A true JPS5853822A (ja) | 1983-03-30 |
Family
ID=15519506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151484A Pending JPS5853822A (ja) | 1981-09-25 | 1981-09-25 | 積層半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4569700A (ja) |
| EP (1) | EP0076101B1 (ja) |
| JP (1) | JPS5853822A (ja) |
| DE (1) | DE3277346D1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02101767A (ja) * | 1988-10-11 | 1990-04-13 | Agency Of Ind Science & Technol | 半導体装置 |
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-
1981
- 1981-09-25 JP JP56151484A patent/JPS5853822A/ja active Pending
-
1982
- 1982-09-23 DE DE8282305016T patent/DE3277346D1/de not_active Expired
- 1982-09-23 EP EP82305016A patent/EP0076101B1/en not_active Expired
-
1985
- 1985-07-01 US US06/750,245 patent/US4569700A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0076101A3 (en) | 1984-09-05 |
| EP0076101A2 (en) | 1983-04-06 |
| DE3277346D1 (en) | 1987-10-22 |
| EP0076101B1 (en) | 1987-09-16 |
| US4569700A (en) | 1986-02-11 |
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