JPS5892257A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5892257A JPS5892257A JP19115181A JP19115181A JPS5892257A JP S5892257 A JPS5892257 A JP S5892257A JP 19115181 A JP19115181 A JP 19115181A JP 19115181 A JP19115181 A JP 19115181A JP S5892257 A JPS5892257 A JP S5892257A
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- JP
- Japan
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- layer
- ground potential
- earth potential
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- substrate
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 5
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000001914 calming effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、各層にそれぞ口機能を持った半導体素子を
多層に積み重ねた場合に、各層間の接地電位を一定に保
つことに関するものである。
多層に積み重ねた場合に、各層間の接地電位を一定に保
つことに関するものである。
従来この種の積層構造を有した素子は、第１図に示すよ
うに各層の一部を接地電位として、各層間で接地電位を
接続していた。第１図において、０１）は第一層の素子
、υは層間絶縁膜、（至）は第二層の素子、α４は第三
層の素子、ａυは第一層の素子の接地電位領域、Ｍは第
二層の素子の接地電位領域、Ｑ７）は第三層の素子の・
接地電位領域、（ト）は層間配線領域、α傷は素子の接
地電位領域とパッケージの接地電位端子とを接続する配
線である。
うに各層の一部を接地電位として、各層間で接地電位を
接続していた。第１図において、０１）は第一層の素子
、υは層間絶縁膜、（至）は第二層の素子、α４は第三
層の素子、ａυは第一層の素子の接地電位領域、Ｍは第
二層の素子の接地電位領域、Ｑ７）は第三層の素子の・
接地電位領域、（ト）は層間配線領域、α傷は素子の接
地電位領域とパッケージの接地電位端子とを接続する配
線である。
従来の積層構造素子は以上のように構成されているので
、各層間でその一部を層間配線しているので、層間にお
いて素子の配置の制約があり、又積層が極度に多くなる
と、接地電位領域の抵抗が高くなり、素子の動作が不能
になるという欠点がおった。又本積層構造素子を実装す
る場合に、接地電位レベルをパッケージに配線する必要
があるという欠点があった。
、各層間でその一部を層間配線しているので、層間にお
いて素子の配置の制約があり、又積層が極度に多くなる
と、接地電位領域の抵抗が高くなり、素子の動作が不能
になるという欠点がおった。又本積層構造素子を実装す
る場合に、接地電位レベルをパッケージに配線する必要
があるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、基板を接地電位となるような材質
を選ひ、各層から共通領域を通じて基板へ接地すること
により、良好な積層構造素□ 子を提供することを目的
とする。
めになされたもので、基板を接地電位となるような材質
を選ひ、各層から共通領域を通じて基板へ接地すること
により、良好な積層構造素□ 子を提供することを目的
とする。
以下、この発明の一実施例を図について説明する。第２
図において、なりは第一層の素子、（イ）は層聞絶緒膜
、嬶は第二層目の素子、（ハ）は第三層の素子、曽は接
地電位の共通領域、（ホ）は本積層構造素子の基板であ
る。
図において、なりは第一層の素子、（イ）は層聞絶緒膜
、嬶は第二層目の素子、（ハ）は第三層の素子、曽は接
地電位の共通領域、（ホ）は本積層構造素子の基板であ
る。
本発明によると、最下層に接地電位層を設けているので
、パッケージとの接地電位の接続を従来のような配線に
よって行わなくとも艮いという利点がおる。又各層の接
地電位領域を、特定の場所に共通に作ることによって、
素子配列への患影響を与えることが少なくなる。又共通
領域作成の制限も従来よシ厳しくなく、接地電位領域の
抵抗を小さくでき、各層で艮好な接地電位を得ることが
できる。
、パッケージとの接地電位の接続を従来のような配線に
よって行わなくとも艮いという利点がおる。又各層の接
地電位領域を、特定の場所に共通に作ることによって、
素子配列への患影響を与えることが少なくなる。又共通
領域作成の制限も従来よシ厳しくなく、接地電位領域の
抵抗を小さくでき、各層で艮好な接地電位を得ることが
できる。
なお、上記実施例では、基板として接地電位層を備え、
基板とパッケージとの間を電気的に接続するものを示し
たが、基板をパッケージのフレームとして、直接に第一
層の素子から形成し、最後に接地電位の共通領域とパッ
ケージを電気的に接続しても艮い。
基板とパッケージとの間を電気的に接続するものを示し
たが、基板をパッケージのフレームとして、直接に第一
層の素子から形成し、最後に接地電位の共通領域とパッ
ケージを電気的に接続しても艮い。
以上のように、この発明によｎば、積層構造素子の基板
を接地電位層として、共通領域で各層の接地電位を与え
るようにしたので、容易に、高精度な積層構造素子が得
らｎろ効果がある。
を接地電位層として、共通領域で各層の接地電位を与え
るようにしたので、容易に、高精度な積層構造素子が得
らｎろ効果がある。
第１図は従来の積層構造素子を示す断面図、第２図はこ
の発明の一実施例による積層構造素子を示す断面図であ
る。 ０υ、（財）は第一層の素子、卯、＠は層間絶縁膜、０
３、■は第二層の素子、ａａ、（ハ）は第三層の素子、
０５１は第一層の接地電位領域、（至）は接地電位の共
通領域、ＱＱは第二層の接地電位領域、（ホ）は積層構
造素子の基板、ａのは第三層の接地電位領域、（ト）は
層間配線領域、０１は素子の接地電位領域とパッケージ
の接地電位端子とを接続する配線。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
の発明の一実施例による積層構造素子を示す断面図であ
る。 ０υ、（財）は第一層の素子、卯、＠は層間絶縁膜、０
３、■は第二層の素子、ａａ、（ハ）は第三層の素子、
０５１は第一層の接地電位領域、（至）は接地電位の共
通領域、ＱＱは第二層の接地電位領域、（ホ）は積層構
造素子の基板、ａのは第三層の接地電位領域、（ト）は
層間配線領域、０１は素子の接地電位領域とパッケージ
の接地電位端子とを接続する配線。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
Claims (3)
- （１）積層構造を有する半導体装置において、少なくと
も一層が接地電位に保つ機能を保持することを特徴とす
る半導体装置。 - （２）接地電位層が基板であることを特徴とする特許請
求の範囲第１項記載の半導体装置。 - （３）各層から、接地電位層への接続において、共通領
域を設け、この領域によって接地を行うことを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115181A JPS5892257A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115181A JPS5892257A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892257A true JPS5892257A (ja) | 1983-06-01 |
Family
ID=16269741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19115181A Pending JPS5892257A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926236A (en) * | 1986-02-12 | 1990-05-15 | General Electric Company | Multilayer interconnect and method of forming same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126956A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Semiconductor device |
| JPS56144530A (en) * | 1980-04-10 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5853822A (ja) * | 1981-09-25 | 1983-03-30 | Toshiba Corp | 積層半導体装置 |
-
1981
- 1981-11-27 JP JP19115181A patent/JPS5892257A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126956A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Semiconductor device |
| JPS56144530A (en) * | 1980-04-10 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5853822A (ja) * | 1981-09-25 | 1983-03-30 | Toshiba Corp | 積層半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926236A (en) * | 1986-02-12 | 1990-05-15 | General Electric Company | Multilayer interconnect and method of forming same |
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