JP2743389B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第４図］ H.発明の効果 （A.産業上の利用分野） 本発明はスタティックRAM、特にビット線が複数平面
的に平行に延在するスタティックRAMに関する。

（B.発明の概要） 本発明スタティックRAMは、二層金属層プロセスによ
るスタティックRAMや、３層ポリシリコン三層金属層プ
ロセスによるスタティックRAMにおいて、 隣接ビット間の寄生容量を小さくし、且つビット線に
要求されるパターニングのファイン性を低くし、更に対
を成すビット線間の電気的条件のアンバランスを完全に
なくすため、 隣接する２つの上記ビット線を互いに異なる層（レイ
ヤーlayer）で形成し、各ビット線をその延在方向に異
なる層で互い違いに形成し、 各ビット線を成す層のうちの下側の層を直接半導体基
板に接続することによりビット線と半導体基板との電気
的接続をしてなる、或いはビット線を成す層のうちの下
側の層を全く別の中継配線層を介して半導体基板に接続
することによりビット線と半導体基板との電気的接続を
してなる。

（C.従来技術） スタティックRAMはリフレッシュ不要なランダムアク
セスメモリであり、特開昭61−53763号公報に紹介され
ているように、MOSFETと負荷抵抗（高抵抗シリコン層）
からなる一対のインバータをたすきがけ接続してフリッ
プフロップを構成し、さらにそのフリップフロップにア
クセスゲートを成す一対のMOSFETを接続することによっ
て１つのメモリセルを構成したものである。

そして、スタティックRAMは二層のアルミニウム配線
層を有するものが多いが、このようなものにおいてはビ
ット線はそのうちの一方の層のアルミニウム配線層によ
り形成される。

（D.発明が解決しようとする問題点） ところで、二層アルミニウム構造のスタティックRAM
においては高集積化に伴って隣接ビット線間の間隔が非
常に狭くなり、ダストによってビット線間が短絡する事
故が起き易く配線歩留りが低くなるという問題がある。
というのは、高集積度のRAMにおいては１つの狭いメモ
リセル領域上に２本のビット線（Ｂ、Ｂ）を通す必要が
あり、このように狭いメモリセル領域上に同じレイヤー
の配線層を２本並べて形成すると当然に隣接ビット線間
の間隔が狭くなるのである。

そして、隣接ビット線間の間隔が狭くなると、ビット
線に要求されるパターニングのファイン性が高くなり、
またダストによる悪影響を受けやすくなるので配線歩留
りが悪くなるだけでなく、ビット線間の寄生容量が大き
くなり、高速性が低下するという問題も生じる。

本発明はこのような問題点を解決すべく為されたもの
であり、二層金属層プロセスによるスタティックRAM
や、３層ポリシリコン三層金属層プロセスによるスタテ
ィックRAMにおいて、隣接ビット線間の寄生容量を小さ
くし、且つビット線に要求されるパターニングのファイ
ン性を低くし、配線歩留りを高くすることを目的とす
る。

（E.問題点を解決するための手段） 本発明スタティックRAMの第１のものは、各ビット線
をその延在方向に異なる層で互い違いに形成し、上記各
隣接するビット線の互いに略対応する部分どうしが異な
る層からなるよう上記ビット線を成す上記層を配置し、
隣接する２つのビット線を互いに異なる層で形成し、且
つ各ビット線をその延在方向に異なる層で互い違いに形
成し、上記各ビット線を成す層のうちの下側の層を直接
半導体基板に接続することによりビット線と半導体基板
との電気的接続をしてなることを特徴とする。

本発明スタティックRAMの第２のものは、各ビット線
をその延在方向に異なる層で互い違いに形成し、上記各
隣接するビット線の互いに略対応する部分どうしが異な
る層からなるよう上記ビット線を成す上記層を配置し、
ビット線を成す層のうちの下側の層を全く別の中継配線
層を介して半導体基板に接続することによりビット線と
半導体基板との電気的接続をしてなることを特徴とす
る。

（F.作用） 本発明スタティックRAMの第１のものによれば、隣接
ビット線が異なる層（レイヤー）に形成されているの
で、その間に絶縁層が介在し、ダストによって短絡され
る虞れがないし、ビット線に要求されるパターニングの
ファイン性も低くでき、延いては配線歩留りを高くする
ことができる。そして、隣接ビット線間はその間に絶縁
層が介在して異なる層を成しているのでビット線間寄生
容量を減少させることができる。更に、一方のビット線
と、それの信号を反転した信号の通る他方のビット線と
が対半導体基板容量等の電気的条件でアンバランスにな
る虞れがない。

しかも、下側の配線層を直接半導体基板にコンタクト
させるようにしたので、ビット線を成す下側の配線層と
半導体基板とをコンタクトさせる手段を特別に設ける必
要がなく、そして、スタティックRAMとして最も一般的
な二層アルミニウムプロセスによるスタティックRAMに
対して支障なく上述した各諸効果をもたらすことができ
る。

本発明の第２のものによれば、隣接ビット線が異なる
層（レイヤー）に形成されているので、その間に絶縁層
が介在し、ダストによって短絡される虞れがないし、ビ
ット線に要求されるパターニングのファイン性も低くで
き、延いては配線歩留りを高くすることができる。そし
て、隣接ビット線間はその間に絶縁層が介在して異なる
層を成しているのでビット線間寄生容量を減少させるこ
とができる。更に、一方のビット線と、それの信号を反
転した信号の通る他方のビット線とが対半導体基板容量
等の電気的条件でアンバランスになる虞れがない。

しかも、ビット線を成す配線層のうちの下側の配線層
を中継配線層を介して半導体基板にコンタクトさせるよ
うにしたので、三層ポリシリコン二層アルミニウム構造
のスタティックRAMに本発明を適用した場合、該中継配
線層をポリシリコン層により形成することにより、ビッ
ト線を成す下側の配線層とが半導体基板とをコンタクト
させる手段を形成する特別の工程を設ける必要がないよ
うにできる。

従って、三層ポリシリコン二層アルミニウム構造のス
タティックRAMにおいて上述した諸効果を享受するよう
にすることができる。

（G.実施例）［第１図乃至第４図］ 以下、本発明スタティックRAMを図示実施例に従って
詳細に説明する。

第１図及び第２図（Ａ）、（Ｂ）は本発明スタティッ
クRAMの一つの実施例を示すもので、第１図は平面図、
第２図（Ａ）は第１図のＡ−Ａ線に沿う拡大断面図、第
２図（Ｂ）は第１図のＢ−Ｂ線に沿う拡大断面図であ
る。

図面において、１は半導体基板、２は第１層目の多結
晶シリコンからなるワード線、３は半導体基板１の表面
部に選択的に形成されたソース・ドレイン拡散層のうち
の特にビット線に接続される拡散層である。４は層間絶
縁層、５は第１層目のアルミニウム配線層、６は該アル
ミニウム配線層５上を覆う層間絶縁層、７は第２層目の
アルミニウム配線層である。

上記第１層目のアルミニウム配線層５と第２層目のア
ルミニウム配線層７は共にビット線を構成している。そ
して、基本的にはこのビット線は隣接する部分はどこで
も互いに異なる層（レイヤー）によって、即ち、第１層
目のアルミニウム配線層５と第２層目のアルミニウム配
線層７とによって構成されている。このようにしたの
は、隣接ビット線が異なる層（レイヤー）で形成されて
いるとその間に絶縁層が介在し、上から見た間隔がどん
なに狭くてもダストによって短絡される虞れがない。ま
た、ビット線に要求されるパターニングのファイン性も
低くて済む。極端にいえば、隣接ビット線が上から見て
一部重なっていても大きな問題とはならないのである。
従って、配線歩留りをきわめて高くすることができる。

次に、多数のビットが接続される各ビット線それぞれ
が、それの延在方向に第１層目のアルミニウム配線層５
と第２層目のアルミニウム配線層７とで互い違いに形成
されている。即ち、１本のビット線はある部分が第１層
目のアルミニウム配線層５により形成され、次の部分は
該アルミニウム配線層５とコンタクトホールを介して接
続された第２層目のアルミニウム配線層７により形成さ
れ、その次の部分は該アルミニウム配線層７とコンタク
トホールを介して接続された第１層目のアルミニウム配
線層５により形成されている。このようにするのは次の
理由による。

１本のビット線の全部を第１層目のアルミニウム配線
層５により形成し、それと隣接するビット線全部を第２
層目のアルミニウム配線層７により形成することによっ
てもスタティックRAMを構成することができる。しか
し、このようにした場合は、一対のビット線間に電気的
条件に若干のアンバランスが生じる虞れがある。という
のは、第１層目のアルミニウム配線層５と第２層目のア
ルミニウム配線層７とは半導体基板１との間隔、半導体
基板１に対する静電容量等電気的条件が完全に同一では
ないからである。そして、このようなアンバランスがあ
ると、１つのメモリセルからの信号の読み出しをそれに
接続された一対のビット線（Ｂ、Ｂ）のレベルの差をセ
ンスアンプにより増幅することによって読み出すだけに
高速で且つ正確に読み出す機能が低下する虞れがある。

そこで、本実施例においては（第３図、第４図に示す
実施例においても同様であるが）、各ビット線をその延
在方向に第１のアルミニウム配線層５と第２のアルミニ
ウム配線層７とで互い違いに形成して、第１のアルミニ
ウム配線層５と第２のアルミニウム配線層７の電気的条
件を平均化したものが各ビット線の電気的条件となり、
ビット線間に電気的条件の差が生じないようにしている
のである。尚、このように各ビット線はそれぞれそれの
延在方向に沿って第１のアルミニウム配線層５と第２の
アルミニウム配線層７とで互い違いに形成されている
が、しかし、基本的にはどの部分をとっても隣接するビ
ット線が異なる層（レイヤー）のアルミニウム配線層に
よって形成され、同層のアルミニウム配線層が隣接しな
いようになっている。勿論、本発明の目的を達成するた
めである。特に、第１層目と第２層目のアルミニウム配
線層５・７間のコンタクト部を互いにずらすことによっ
て第２層目のアルミニウム配線層７・７どうしは絶対に
近接しないようになっている。というのは、第１層目の
アルミニウム配線層５に比較して第２層目のアルミニウ
ム配線層７の方が起伏に富んだ下地に形成され、ファイ
ンなパターニングが難しいからである。但し、第１層目
の各アルミニウム配線層５については端部が同層で別の
アルミニウム配線層５の端部と稍近接している。しか
し、第１層目のアルミニウム配線層５は元来第２層目の
アルミニウム配線層７に比較して、平坦な下地に形成さ
れているし、また、近接しているのは各アルミニウム配
線層７の端部どうしであるに過ぎないので、このことは
ほとんど問題にはならない。

また、本実施例においては、第１層目のアルミニウム
配線層５上には第２層目のアルミニウム配線層７が全く
存在していないので、第１層目のアルミニウム配線層５
の厚さを厚くしても支障をきたさない。即ち、第１層目
のアルミニウム配線層５を厚くしてもその上には第２層
目のアルミニウム配線層７が存在していないのでアルミ
ニウム配線層７のカバレージには影響を与えない。従っ
て、第１層目のアルミニウム配線層５を従来よりも厚く
することが許容され、その結果、エレクトロマイグレー
ションに強くすることができるという効果も得られる。

尚、第１の実施例は本発明を二層アルミニウムプロセ
スが比較的一般的な製造プロセスであるスタティックRA
Mに適用したものであり、ビット線と、アクセスゲート
を成すMOSFETのソース・ドレイン拡散層３との電気的接
続は第１層目のアルミニウム配線層５をコンタクトホー
ルを介して拡散層３の表面に接続することにより行って
いる。

第３図及び第４図（Ａ）、（Ｂ）は本発明を三層ポリ
シリコン二層アルミニウム構造のスタティックRAMに適
用した実施例（第２の実施例）を示すものである。三層
ポリシリコン二層アルミニウム構造のスタティックRAM
は、特開昭62−293668号公報等により紹介されているよ
うに、第１層目のポリシリコン層でMOSFETのゲート電
極、ワード線を形成し、第２層目のポリシリコン層でメ
モリセルの接地線を形成し、第３層目のポリシリコン層
で負荷用の抵抗素子を形成したものである。

そして、本実施例は本発明をその三層ポリシリコン二
層アルミニウム構造のスタティックRAMに適用するにあ
たって、第２層目のポリシリコン層８を拡散層３の電極
取り出しに中継配線層として利用している。

即ち、ポリシリコン層８は第１層目のアルミニウム配
線層５の下層にあたり、該アルミニム配線層５とコンタ
クトホールを介して接続され、また該ポリシリコン層８
はコンタクトホールを介してソース・ドレイン拡散層３
に接続されている。本実施例はこの点で第１の実施例と
異なるに過ぎず、それ以外の点では第１の実施例と共通
し、第１の実施例で得ることのできる効果は第１の実施
例においても得ることができる。

（H.発明の効果） 以上に述べたように、本発明スタティックRAMの第１
のものは、各ビット線をその延在方向に異なる層で互い
違いに形成し、隣接するビット線の互いに略対応する部
分どうしが異なる層からなるよう上記ビット線を成す層
を配置し、該層のうちの下側の層を直接半導体基板に接
続することによりビット線と半導体基板との電気的接続
をしてなることを特徴とする。

従って、本発明スタティックRAMの第１のものによれ
ば、隣接ビット線が異なる層（レイヤー）に形成されて
いるので、その間に絶縁層が介在し、ダストによって短
絡される虞れがないし、ビット線に要求されるパターニ
ングのファイン性も低くでき、延いては配線歩留りを高
くすることができる。そして、隣接ビット線間はその間
に絶縁層が介在して異なる層を成しているのでビット線
間寄生容量を減少させることができる。更に、一方のビ
ット線と、それの信号を反転した信号の通る他方のビッ
ト線とが対半導体基板容量等の電気的条件でアンバラン
スになる虞れがない。

しかも、下側の配線層を直接半導体基板にコンタクト
させるようにしたので、ビット線を成す下側の配線層と
半導体基板とをコンタクトさせる手段を特別に設ける必
要がなく、そして、スタティックRAMとして最も一般的
な二層アルミニウムプロセスによるスタティックRAMに
対して支障なく上述した各諸効果をもたらすことができ
る。

本発明スタティックRAMの第２のものは、各ビット線
をその延在方向に異なる層で互い違いに形成し、隣接す
るビット線の互いに略対応する部分どうしが異なる層か
らなるよう上記ビット線を成す上記層を配置し、ビット
線を成す層のうちの下側の層を全く別の中継配線層を介
して半導体基板に接続することによりビット線と半導体
基板との電気的接続をしてなることを特徴とする。

従って、本発明スタティックRAMの第２のものによれ
ば、隣接ビット線が異なる層（レイヤー）に形成されて
いるので、その間に絶縁層が介在し、ダストによって短
絡される虞れがないし、ビット線に要求されるパターニ
ングのファイン性も低くでき、延いては配線歩留りを高
くすることができる。そして、隣接ビット線間はその間
に絶縁層が介在して異なる層を成しているのでビット線
間寄生容量を減少させることができる。更に、一方のビ
ット線と、それの信号を反転した信号の通る他方のビッ
ト線とが対半導体基板容量等の電気的条件でアンバラン
スになる虞れがない。

しかも、ビット線を成す配線層のうちの下側の配線層
を中継配線層を介して半導体基板にコンタクトさせるよ
うにしたので、三層ポリシリコン二層アルミニウム構造
のスタティックRAMに本発明を適用した場合、該中継配
線層をポリシリコン層により形成することにより、ビッ
ト線を成す下側の配線層と半導体基板とをコンタクトさ
せる手段を形成する工程を特別に設ける必要がないよう
にできる。

従って、三層ポリシリコン層アルミニウム構造のスタ
ティックRAMにおいて上述した諸効果を支障なく享受す
るようにすることができる。

【図面の簡単な説明】

第１図及び第２図（Ａ）、（Ｂ）は本発明スタティック
RAMの一つの実施例（第１の実施例）を示すもので、第
１図は平面図、第２図（Ａ）は第１図のＡ−Ａ線に沿う
拡大断面図、第２図（Ｂ）は第１図のＢ−Ｂ線に沿う拡
大断面図、第３図及び第４図（Ａ）、（Ｂ）は本発明を
三層ポリシリコン二層アルミニウム構造のスタティック
RAMに適用した実施例（第２の実施例）を示すもので、
第３図は平面図、第４図（Ａ）は第３図のＡ−Ａ線に沿
う断面図、第４図（Ｂ）は第３図のＢ−Ｂ線に沿う断面
図である。 符号の説明 １、３……半導体基板、５……下側配線層、７……上側
配線層、 ８……中継配線層。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ビット線が複数平面的に平行に延在するス
   タティックRAMにおいて、 上記各ビット線をその延在方向に異なる層で互い違いに
   形成し、 上記各隣接するビット線の互いに略対応する部分どうし
   が異なる層からなるよう上記ビット線を成す上記層を配
   置し、 上記各ビット線を成す層のうちの下側の層を直接半導体
   基板に接続することによりビット線と半導体基板との電
   気的接続をしてなる ことを特徴とするスタティックRAM
2. 【請求項２】ビット線が複数平面的に平行に延在するス
   タティックRAMにおいて、上記各ビット線をその延在方
   向に異なる層で互い違いに形成し、 上記各隣接するビット線の互いに略対応する部分どうし
   が異なる層からなるよう上記ビット線を成す上記層を配
   置し、 ビット線を成す層のうちの下側の層を全く別の中継配線
   層を介して半導体基板に接続することによりビット線と
   半導体基板との電気的接続をしてなる ことを特徴とするスタティックRAM