JP3129836B2 - Ｖｌｓｉ回路の導体路配置 - Google Patents

Ｖｌｓｉ回路の導体路配置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主に第１の方向に延び
ている少なくとも２つの下側の導体路と、その上側に位
置しており主に第１の方向に延びている少なくとも２つ
の上側の導体路とを有するＶＬＳＩ回路の導体路配置に
関する。
【０００２】
【従来の技術】ＶＬＳＩ回路では特定のセルを駆動する
ための導体路の電気抵抗はできるかぎり低くなければな
らない。しかし、しばしば種々の特に方法技術的な理由
から、十分に低抵抗の材料から導体路を製造することは
可能でない。その一例はシリコンから成る半導体基板の
なかの１つの半導体メモリ装置の一般に多結晶シリコン
帯から成る語線である。従って、電気抵抗を減ずるため
に、語線をその上に位置しているアルミニウム帯と特定
の個所で接触させるのが通常である（たとえばシーメン
ス技術情報、１ＭｂｉｔＤＲＡＭ、Ｎｏ．Ｂ２‐Ｂ３６
４３‐Ｘ‐Ｘ‐７６００を参照）。これらの個所は一般
に領域内に配置されたメモリセルの外側に、詳細にはい
わゆる配線領域としてそれぞれ２つのセル領域の間に位
置している。
【０００３】図３には、その全体開示に関して出願人内
部で公開の優先日付まで公開されていない従来の技術、
すなわちポリシリコンの語線１０（下側導体路）、アル
ミニウム語線１１（上側導体路）およびそれぞれ１つの
ポリシリコンの語線と１つのその上に位置しているアル
ミニウム語線との間の接触部１２の通常の配置を有する
セル領域１の間のこのような配線領域２の一部分の平面
図が示されている。接触部１２の外側で下側および上側
導体路は１つの絶縁層により電気的に互いに絶縁されて
いる。配線領域１のなかで各下側導体路１０と正確に接
触部１２を経て上側導体路１１と、上側導体路１１の形
成前にこの個所に１つの接触孔１２がたとえばエッチン
グプロセスにより絶縁層のなかに作られることにより接
続される。接触部１２のところで下側導体路１０は、下
側導体路１０にくらべての接触部１２の位置に狂いが生
じ得るために、接触面１００として広げられなければな
らず、同時に導体路ラスターはできるかぎり小さくなけ
ればならず、特にセル領域の上の導体路ラスターと一致
しなければならない。一般に上側導体路１１も接触面１
１０として広げられる。六重の梯形のなかの接触部１２
の図３に示されている配置（すなわち隣接する導体路の
接触部は互いにずらされており、その際に６つの導体路
が繰り返してずらされている）、接触面１００、１１０
の特別な形状および波状（すなわちほぼ直線状）の案内
は既にこれらの要求に対してほぼ最適化されている。
【０００４】配線領域２のなかで別の下側に位置してい
る層のなかに一般に他の電気的に需要な構造、半導体メ
モリ装置ではたいていメモリコンデンサの１つの電極と
接続されているポリシリコン層（いわゆるポリシリコン
板）が配置されている。生じ得る接触部１２の位置狂い
が接触面１００のところで得られた下側導体路１０の相
応の側の広がりよりも大きくまたはそれに等しいと、接
触孔が接触面とならんで下側に位置しているポリシリコ
ン板までエッチングされる危険がある。その場合には上
側導体路１１の形成の後にこの個所に機能故障に通ずる
ポリシリコン板への短絡が生ずる。下側導体路の拡大
に、隣接する下側導体路の間の必要な間隔および光技術
により達成可能な構造精細度が対立している。
【０００５】
【発明が解決しようとする課題】従って、本発明の課題
は、下側および上側導体路ならびにそれらの間の接触部
を、それらがわずかな占有面積で下側導体路、接触孔お
よび上側導体路の相互の位置狂いに対して高度に不敏感
であるように配置することである。
【０００６】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、主に第１の方向に延びている少
なくとも２つの下側の導体路と、その上側に位置してお
り主に第１の方向に延びている少なくとも２つの上側の
導体路とを有するＶＬＳＩ回路の導体路配置において、
各下側導体路が区間に分割され、区間の間に間隙を有し
ており、各区間が上側に位置している通しの上側導体路
のための接触部を有しており、このような接触部の少な
くとも近傍に第２の方向に隣接する下側導体路が間隙を
有していることを特徴とするＶＬＳＩ回路の導体路配置
を提案される。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。図面中で同一の部分には同一
の参照符号が付されている。
【０００８】図１には、２つのセル領域１の間の配線領
域の一部分の平面図により第１の方向に延びている下側
導体路２１、２２（破線で記入）およびその上に位置し
ている上側導体路２３、２４が示されている。本発明に
より１つの配線領域２のなかで各第２の（数えて偶数
の）下側導体路は分割されている。すなわち、それは１
つの間隙を有する。第２の、第１の垂直な方向に対して
隣接する下側の導体路２１（奇数の導体路）はこの配線
領域のなかに通して設けられており、また間隙の付近に
接触面２１０を有する。接触面２１０を有する奇数の下
側導体路２１および間隙を有する偶数の下側導体路２２
のこのパターンは、第２の方向に周期的に繰り返され
る。上側導体路２３、２４はその上に直線状に伸びてお
り、接触面２１０のところに下側導体路に対する接触部
２５が存在しており、この接触部は図３で説明したよう
に通常の仕方で作られ得る。配線領域２のなかでこうし
て各第２の上側導体路２３のみが第２の下側導体路２１
と接触させられている。すなわち奇数の下側導体路と上
側導体路との間にのみ接触部２５が存在している。第１
の方向に続いており、セル領域１により図面に示されて
いる配線領域２から隔てられている配線領域のなかに偶
数の下側導体路２２が通しで設けられており、またそれ
ぞれ上に位置している偶数の上側導体路２４に対する接
触部を有する。相応してそこにこのような接触部の付近
に奇数の下側導体路２１は間隙を有する。
【０００９】本発明によりこうして各下側導体路２１、
２２は間隙により隔てられている区間に設けられる。各
区間はその際にこの実施例では２つのセル領域およびそ
れらの間に位置している配線領域にわたり延びている。
その間に位置している配線領域のなかで区間は上に位置
している上側導体路に対する接触部を有する。上記のセ
ル領域に続く（外側に位置している）両配線領域のなか
に、区間を終端させる間隙が配置されている。第２の方
向に隣接する下側導体路は、それらの間に位置している
配線領域のなかに、少なくとも上記の接触部の付近に２
つの区間の間の間隙を有し、外側に位置している配線領
域のなかにこれらの区間の各々は接触部を有する。
【００１０】間隙に基づいて、それぞれ通しの下側導体
路の接触面２１０は、下側導体路２１にくらべての接触
孔２５の最大予想すべき位置狂いの際にも接触孔２５が
なお接触面２１０の範囲内に位置するように、充分に大
きい寸法にされ得る。周囲の腐食および場合によっては
下側に位置する構造への短絡は排除され得る。下側導体
路の間隙は配線領域２の全体にわたり延びていてよい。
【００１１】セル領域のなかのセルと接触部との間の下
側導体路にわたる固定的に予め定められた最大伝播時間
に基づいて、本発明による導体路配置における第１の方
向のセル領域の広がりは従来通常の配置の場合のわずか
半分の大きさであってよい。なぜならば、各セルはセル
領域の１つの側にのみ上側導体路への接触部を有するか
らである。相応に従来通常の配置の場合のｎの配線領域
の代わりに本発明による配置の場合には２ｎ＋１の配線
領域が必要である。そのために第１の方向の配線領域の
広がりは本発明の実施例に応じて強く減ぜられ得る。な
ぜならば、各第２の導体路のみが接触面を有し、また段
付け配置が場合によっては完全に省略され得るからであ
る。実際の占有面積は特に予め定められた導体路ラスタ
ーおよび達成可能な構造精細度に関係している。本発明
による配置は特に非常に狭い導体路ラスターまたは６４
Ｍ‐ＤＲＡＭにおいて有利に使用可能である。
【００１２】本発明による導体路の配置により電気的パ
ラメータは従来通常の配置にくらべて変化しない。なぜ
ならば、下側導体路の有効長さは等しい大きさにとどま
るからである。不完全な接触に基く故障率も変化はな
い。従来通常の配置においても本発明による配置におい
ても、少なくとも当該のセルの故障が生じるだけであ
る。なぜならば、従来通常の場合には故障した接触部の
近傍のセルに対して下側の導体路にわたる伝播時間はフ
ァクタ４だけ大きくなり、また信号がもはや適時に読ま
れ得ないからである。
【００１３】図２に示されている実施例では本発明の特
徴が接触部の段付け配置の導体路の波状形状と有利に組
み合わされる。三重の段付け配置が示されているので、
パターンは６つの導体路の後に繰り返される。この実施
例では上側導体路２３も接触面２３０として広げられて
いる。
【００１４】この配置は大きい位置狂いの際にも確実な
接触を保証する。たとえば導体路ラスターは１．４μｍ
（導体路幅およびその間隔はそれぞれ０．７μｍ）、下
側導体路の接触面は２．３μｍ×２．８μｍ、接触孔２
５は０．７μｍ×１．２μｍである。接触孔２５はこう
して、下側接触面２１０へ突き出ることなしに、４つの
方向の各々に０．８μｍだけ位置が狂っていてもよい。
この大きさの位置狂いは実際上排除され得るので、下側
接触面は一般により小さく選定され得る。それによって
本配置はより小さい占有面積を有する。上側接触面２３
０は１．３μｍ×２．１μｍの大きさである。すなわ
ち、第２の方向の０．３μｍおよび第１の方向の０．４
５μｍの位置狂いの際に接触面２５がなお完全に覆われ
る。２つの上側導体路の間の間隔はどこでも少なくとも
０．７μｍである。
【図面の簡単な説明】
【図１】本発明の一実施例の平面図である。
【図２】本発明の別の実施例の平面図である。
【図３】従来の一例の平面図である。
【符号の説明】
１ セル領域 ２ 配線領域 ｎ、２ｎ＋１ 配線領域の数 １０、２１、２２ ポリシリコン語線、下側導体路 １１、２３、２４ アルミニウム語線、上側導体路 １２、２５ 接触部 １００、１１０、２１０、２３０ 接触面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルミン コールハーゼ ドイツ連邦共和国 8012 オツトーブル ン シユワルベンシユトラーセ 102 (72)発明者 ハンノ メルツナー ドイツ連邦共和国 8152 フエルトキル ヒエン‐ウエスターハム バーンホーフ シユトラーセ 51 (56)参考文献 特開 平２−146768（ＪＰ，Ａ) 特開 平２−112278（ＪＰ，Ａ) 特開 昭62−145862（ＪＰ，Ａ) 特開 昭60−167361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/3205 H01L 21/768 H01L 21/8242 H01L 27/108

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 主に第１の方向に延びている少なくとも
    ２つの下側の導体路（２１、２２）と、その上側に位置
    しており主に第１の方向に延びている少なくとも２つの
    上側の導体路（２３、２４）とを有するＶＬＳＩ回路の
    導体路配置において、 各下側導体路（２１、２２）が区間に分割され、区間の
    間に間隙を有しており、 各区間が上側に位置している通しの上側導体路（２３）
    のための接触部（２５）を有しており、 このような接触部（２５）の少なくとも近傍に第２の方
    向に隣接する下側導体路（２２）が間隙を有しているこ
    とを特徴とするＶＬＳＩ回路の導体路配置。
  2. 【請求項２】 各導体路（２１、２２、２３、２４）が
    一連のセル領域（１）およびそれらの間に位置している
    配線領域（２）の上を延びており、間隙および接触部
    （２５）が専ら配線領域（２）の上に配置されているこ
    とを特徴とする請求項１記載の導体路配置。
  3. 【請求項３】 第１の配線領域（２）のなかで各第２の
    （数える際に偶数の）下側導体路（２２）が間隙を有し
    ており、他方においてそれらの間に位置している（奇数
    の）下側導体路（２１）は上側に位置している上側導体
    路（２４）のための接触部（２５）を有しており、 また第１の方向に続く第２の配線領域のなかで各偶数の
    下側導体路（２２）が接触部（２５）を、また各奇数の
    下側導体路（２１）が間隙を有していることを特徴とす
    る請求項２記載の導体路配置。
  4. 【請求項４】 間隙が配線領域（２）の主たる部分にわ
    たり延びていることを特徴とする請求項２または３記載
    の導体路配置。
  5. 【請求項５】 隣接する接触部（２５）がずらされて段
    付けを形成して配置されていることを特徴とする請求項
    １ないし４の１つに記載の導体路配置。
  6. 【請求項６】 接触部（２５）が三重の段付けを形成し
    ていることを特徴とする請求項５記載の導体路配置。
  7. 【請求項７】 下側および（または）上側導体路が接触
    部（２５）の範囲内で接触面（２１０）に向けて広げら
    れていることを特徴とする請求項１ないし６の１つに記
    載の導体路配置。
  8. 【請求項８】 下側および上側導体路（２１、２２、２
    ３、２４）が波状に延びていることを特徴とする請求項
    １ないし７の１つに記載の導体路配置。
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