JPS6344742A - 半導体装置 - Google Patents

半導体装置

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JPS6344742A
JPS6344742A JP61189095A JP18909586A JPS6344742A JP S6344742 A JPS6344742 A JP S6344742A JP 61189095 A JP61189095 A JP 61189095A JP 18909586 A JP18909586 A JP 18909586A JP S6344742 A JPS6344742 A JP S6344742A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｌｌｌｔ要） 本発明は多層電源ライン配線層が装置の周辺にわたって
複数、同心的に設けられた半導体装置において、 プラスティック・パッケージ組立の場合、そのモールド
樹脂による機械的ストレスによって特にチップコーナ部
において異電位の電源ライン交差部分でチップ・クラッ
クによる短絡を生じる問題点を解決するため、 チップコーナ部及びその近傍に同電位の多１ｉＪＪ　ｆ
ｉ電源ライン配線層設け、デツプコーナ部及びその近傍
以外に異電位の多層電源ライン配線層を設けることによ
り、 異電位の電源ラインの短絡を防止し得るようにしだらの
である。
〔産業上の利用分野〕
本発明は半導体装置、特に、多層電源ライン配線層が装
置の周辺にわたって複数、同心円状に設けられている半
導体装置に関する。この種の半導体装置では後述のよう
に複数の多層電源ライン配線層を平面上互いに交差させ
る必要があり、この場合、特にチップコーナ部及びその
近傍において上記の如き短絡を生じることがあるので、
このような短絡を生じない構成とした信頼性の高い半導
休装置が必要とされている。
〔従来の技術〕
第８図は一般の半導体装置の一例の概略平面図を示す。
同図中、２０はＶｓｓ多層電源ライン、２１はＶＤＤ多
層電源ラインで、夫々異なる電位を有し、装置２２の周
辺にわたって同心状に設けられており、装置内周部のセ
ル２３ａ、２３ｂに電源を供給する。この場合、特に、
電源ライン２０は電源ライン２１の外側にあるので、セ
ル２３ａに電源を供給するには電源ライン２１と平面上
交差しなければならない。
一方、２４ａ、２４ｂは一次試験用電源パッドで、この
ものは、試験時にセル２３ａ、２３ｂを破壊から防止す
るために装置外周部に設けられており、電源ライン２０
．２１と接続されている。
この場合、特に、電源ライン２１は電源ライン２０の内
側にあるので、電源パッド２４ｂと接続するには電源ラ
イン２０と平面上交差しなければならない。
このように、電源ライン２０．２１を装置２２の周辺に
わたって設けるのは、このようにずれば少数の外部電源
パッド（図示せず）で電源ライン２０．２１に電源を供
給でき、がっ、どのセルにも短かいラインで電源を供給
できるからで、もし、電源ラインが複数に寸断されて設
けられていると多数の外部電源パッドを必要とし、がっ
、所定セルまでラインを長く引きまわさなければならな
くなるからである。
（発明が解決しようとする問題点〕 ところで、このような多層配線層を有する集積回路（Ｉ
Ｃ）を構成する半導体装置においては、特に、プラスチ
ックパッケージを用いたものではモールド樹脂とＩＣチ
ップとの熱膨張係数が異なるので湯度変化に伴って機械
的ストレスを生じ、これにより、カバー膜にクラックを
生じ、下り配線層が断線したり、或いは、配線層間が短
絡したりする傾向にある。
特に、上記機械的ストレスはチップ中心がらの距離が長
いチップコーナ部において顕著であった。
第８図に示す従来装置では、電源ライン２０とセル２３
ａとを接続する場合、又、−次試験用電源パッド２４ｂ
と電源ライン２１とを接続する場合、チップコーナ部に
おいて異電位の電源ライン（Ｖｏ　ｏライン及びＶｓｓ
ライン）が平面上交差していることになり、この部分に
おいて短？８事故を生じる問題点があった。
これを更に詳細に説明すると次にようになる。
第５図は従来装置の要部の概略平面図、第６図（Ａ＞は
第５図中ｒＶＡ−ＩＶＡ線に沿った断面図、第６図（Ｂ
）は第５図中ＩＶｓ−ｒＶｓ線に沿った断面図である。
第５図中、１１は一次試験用電源パッド、第６図中、７
は層間絶縁膜、８はカバー膜である。
上述のように、Ｖｓｓｆｆｉ源ライン１ヒライン１源ラ
イン２とがチップコーナ部において交差していると、第
７図に示すように、異電位の多層電源ライン配線層５と
９とがショートしてしまう。なお、１２はモールド樹脂
である。
〔問題点を解決す′るための手段〕
本発明になる半導体装置は、第１図に示す如く、チップ
コーナ部及びその近傍の電源ライン部分において同電位
の多層電源ライン配線層４及び５゜９及び１０を設け、
該チップコーナ部及びその近傍以外の電源ライン部分に
おいて異電位の多層電源ライン配線層５及び９，１ｏ及
び４を設けてなる。
〔作用〕
チップコーナ部及びその近傍以外の部分において異電位
の多層電源ライン配ｓ２層を設けたため、異電位の多層
電源ライン配線層の短絡を防止し得る。
〔実施例〕
第１図は本発明になる半導体装置の要部の概略平面図を
示す。同図中、１はＶｓｓ多層電源ライン、２はＶｏｏ
多層電源ラインで、異電位どうしの電源ラインで、第８
図において説明したように、これらは装置の周辺にわた
って同心状に設けられている。例えば、■ｓＳ電源ライ
ン１のＩＩＡ　−Ｉ［Ａｌ！Ｊ上の断面図は第２図（Ａ
）に示す如くであり、絶縁膜３の表面に設けられた第１
△２層４及び第２Ａ之層５にて多層に構成されており、
これらは数多く設けられたスルーホール６にて接続され
ている。第１図では、第１Ａｅ層４を破線、第２Ａ之層
５を実線で示す。
一方のＶｏｏ電源ライン２も上記Ｖｓｓ電源ライン１と
同様の構成であり、電源ライン２のＩＩ。
−ＩＩｅ線上の断面図は第２図（Ｂ）に示す如くである
。第１図中、９は第１Ａｅ層（破線）、１０は第２Ａ之
層（実線）である。
なお、第１図中、１１は一次試験用電源パッド、第２図
（Ａ＞、（Ｂ）中、７は居間絶縁膜、８はカバー膜であ
る。
第４図は本発明装置の要部の詳細平面図を示す。
Ｉ１０セル３０ａ、３０ｂ、３０Ｃ（いくつかの小さな
セル部にて構成されているので、図を簡略化するために
ブラックボックスにて示す）はいずれもＡ２層４，５，
９．１０のいずれか１つに接続されており、８１ｉ遡上
その接続されているＡ４層と同じレベルに設けられてい
る。、３１８．３１　ｂ。
３１Ｃは各１１０セルの電源パッドである。
３２はモニタトランジスタで、３３はモニタトランジス
タ用パッドである。
第１図より明らかな如く、チップコーナ部及びその近傍
では同電位の多層電源ライン配線層（Ｖｓｓ電源ライン
１では第１Ａ之層４及び第２ＡＥ層５、Ｖｏ　ｏ　Ｔｉ
電源ラインでは第１　ＡｅＧ９及び第２Ａ之層１０）を
設け、これにより、許容電流密度を確保すると共に、集
積度を高くするようにしている。この場合、−ｍが断線
してもＩＣとしての機能には特に支障はない。
ところで、チップコーナ部及びその近傍では前述のよう
に機械的ストレスが大きいのでカバー膜８にクラックを
生じ易く、この部分に、異電位の電源ライン（Ｖｓｓ電
源ライン１及びＶｏｏ電源ライン２）の交差があると短
絡を生じる虞れがある（第７図）、、そこで本発明では
、チップコーナ部及びその近傍以外の部分において、Ｖ
ｓｓ電源ライン１とＶｏ　ｏ　１ｍライン２とを交差す
るように構成する。
第１図中、斜線で示す如く、Ｖｓｓ電源ライン１の第２
Ａ之層５の下側にＶｏｏ電源ライン２の第１Ａ２層９が
配線されており、又、■ＤＤ電源ライン２の第２Ａ之層
１０の下側にＶｓｓ電源ライン１の第１Ａ之層４が配線
されている。例えば、Ｖｏｏ電源ライン２の第１Ａ之層
９はＶｓｓ電源ライン１の第２ＡＬＫｉ５と交差して一
次試験用電源バツド１１に接続されており、又、Ｖｓｓ
電源ライン１からセルにｆｆ１ｉｌＱを供給する場合、
チップコーナ部及びその近傍以外の部分においてＶｓｓ
電源ライン１の第１Ａｅ層４はＶｏｏ電源ライン２の第
２Ａ２ｆｆ１１０と交差して、セルに接続される。この
ように、異電位の多層配線をチップコーナ部及びその近
傍以外の部分に設けたため、第３図に示す如く、チップ
コーナ部及びその近傍においてクラックを生じても短絡
等の事故を防止し得る。
なお、上記実施例では２層の多層配線であるが、３層以
上の多層配線にも同様に適用し得る。
（発明の効果） 本発明によれば、チップコーナ部及びその近傍以外の部
分において異電位の多層電源ライン配線層を設けたため
、チップコーナ部及びその近傍においてクラックを生じ
ても短絡等の事故を防止し得、又、チップコーナ部及び
その近傍において同電位の多層電源ライン配線層を設け
たため、集積度を高くとり得る等の特長を有する。
【図面の簡単な説明】
第１図は本発明装置の要部の概略平面図、第２図は第１
図中Ｉ−ＩＩ線に沿った断面図、第３図はクラックによ
る同電位電源ライン間ショートを示す図、 第４図は本発明装置の要部の詳細平面図、第５図は従来
装置の要部の概略平面図、第６図は第５図中ＶＩ−ＶＴ
線に沿った断面図、第７図はクラックによる異電位電源
ライン聞シヨードを示す図、 第８図は一般の半導体装置の概略平面図である。 図中において、 １．２０はＶｓｓｍ源ライシラ イン２１はＶｏｏ電源ライン、 ３は絶縁膜、 ４．９は第１ＡＩ１層、 ５．１０は第２Ａ［層、 ６はスルーホール、 ７は層間絶縁膜、 ８はカバー膜、 １１は一次試験用電源パッド、 １２はモールド樹脂である。 第１図 く＝−÷−ｙ７コーナ ←＋）デフーナ ２ララ７＋ｊるＷＩｔＡ立１【オ代ライ２笥シフートを
切＝、ＴＦＩ第３図 第５図 第６図 ７＝１−／７Ｉ；ＦるＸ−’＃１Ｍ；ｃ＠１５ＦＭ、う
４＞’Ｎｈ−）ｔｒｉ＠第７図 第８図

Claims (1)

    【特許請求の範囲】
  1. 複数の多層電源ライン配線層（１、２）が装置の周辺に
    わたって同心状に設けられている半導体装置において、
    該装置のチップコーナ部及びその近傍の電源ライン部分
    においては同電位の電源ライン配線層（４及び５、９及
    び１０）同志を夫々重ねて設け、該チップコーナ部及び
    その近傍以外の電源ライン部分においては異電位の電源
    ライン配線層（５及び９、１０及び４）のうちの一方と
    絶縁層（７）を介して平面上重なるように設けてなるこ
    とを特徴とする半導体装置。
JP61189095A 1986-08-12 1986-08-12 半導体装置 Granted JPS6344742A (ja)

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