JP2724193B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高速信号で動作する半導体装置に係わり、
特にマイクロストリップラインを備えた半導体装置に関
する。
特にマイクロストリップラインを備えた半導体装置に関
する。
（従来の技術） 近年、光通信機器やスーパーコンピュータ用にGHz帯
で動作する半導体装置の開発が急速な進歩を遂げてい
る。特に、HBT,HEMT,GaAs−MESFET,Siバイポーラ等の基
本素子の性能が向上し、これが回路としての性能向上の
重要な要因となっている。回路の性能が向上するにつ
れ、素子，電源線及び信号配線等のレイアウトにおいて
も高速信号を取り扱うための工夫が必要となる。
で動作する半導体装置の開発が急速な進歩を遂げてい
る。特に、HBT,HEMT,GaAs−MESFET,Siバイポーラ等の基
本素子の性能が向上し、これが回路としての性能向上の
重要な要因となっている。回路の性能が向上するにつ
れ、素子，電源線及び信号配線等のレイアウトにおいて
も高速信号を取り扱うための工夫が必要となる。
その一つとして、半導体装置の主回路部の周囲に、電
源線とグランド線（GND）線を積層して配置すること
で、電源線とGND線との間に容量（コンデンサ領域）を
作る提案がある（東芝技術公開集vol.5−9 1987−４−
１発行）。第６図にこの提案による集積回路の平面図
を、第７図に第６図の矢視Ａ−Ａ断面を示す。主回路部
61の周囲には、電源線とGND線を積層してなる容量部62
が配置されている。容量部62の外側には、電源パッド6
3,GNDパッド64及び信号用パッド65が配置されている。
容量部62は、GND線71上に誘電体膜72を介して電源線73
を積層して構成される。そして、前記各パッド63,64は
それぞれGND線71及び電源線73を介して容量部62や主回
路部61と電気的に接続されている。なお、図中70は半導
体基板、74は絶縁膜を示している。
源線とグランド線（GND）線を積層して配置すること
で、電源線とGND線との間に容量（コンデンサ領域）を
作る提案がある（東芝技術公開集vol.5−9 1987−４−
１発行）。第６図にこの提案による集積回路の平面図
を、第７図に第６図の矢視Ａ−Ａ断面を示す。主回路部
61の周囲には、電源線とGND線を積層してなる容量部62
が配置されている。容量部62の外側には、電源パッド6
3,GNDパッド64及び信号用パッド65が配置されている。
容量部62は、GND線71上に誘電体膜72を介して電源線73
を積層して構成される。そして、前記各パッド63,64は
それぞれGND線71及び電源線73を介して容量部62や主回
路部61と電気的に接続されている。なお、図中70は半導
体基板、74は絶縁膜を示している。
高速信号の変化に対する主回路部の電流変動は半導体
装置外部及び内部の電源線の抵抗分より雑音電圧として
現われ、回路の誤動作の原因になる。第６図に示した従
来装置では、容量部62が存在すること、及び主回路部61
を囲み周囲から電源を供給することで前記雑音電圧を抑
え、且つ半導体装置外部からの雑音も抑える働きを持っ
ている。
装置外部及び内部の電源線の抵抗分より雑音電圧として
現われ、回路の誤動作の原因になる。第６図に示した従
来装置では、容量部62が存在すること、及び主回路部61
を囲み周囲から電源を供給することで前記雑音電圧を抑
え、且つ半導体装置外部からの雑音も抑える働きを持っ
ている。
ところで、第６図に示す従来装置で、高速信号ライン
を主回路部に接続するには、第８図の構造が考えられ
る。この図では、２本の信号配線81を主回路部61に接続
することを考え、信号配線81の両側に容量部62（62a,62
b）が配置されているとする。容量部62の電源線73（73
a,73b）が第２層に配置されている場合、第９図（ａ）
に第８図の矢視Ａ−Ａ断面を示す如く、層間結合部83を
通じて電源線73を第１層に変え、電源線73の約半分の幅
の第１層の接続用電源線84を介して両側の電源線73を接
続する。また、第９図（ｂ）に第８図の矢視Ｂ−Ｂ断面
を示す如く、GND線71（71a,71b）も同様に、GND線71の
約半分の幅の接続用GND線85を介して接続する。高速信
号線は第２層とし、単一層である電源線84,GND線85上に
位置したマイクロストリップ構造となる。
を主回路部に接続するには、第８図の構造が考えられ
る。この図では、２本の信号配線81を主回路部61に接続
することを考え、信号配線81の両側に容量部62（62a,62
b）が配置されているとする。容量部62の電源線73（73
a,73b）が第２層に配置されている場合、第９図（ａ）
に第８図の矢視Ａ−Ａ断面を示す如く、層間結合部83を
通じて電源線73を第１層に変え、電源線73の約半分の幅
の第１層の接続用電源線84を介して両側の電源線73を接
続する。また、第９図（ｂ）に第８図の矢視Ｂ−Ｂ断面
を示す如く、GND線71（71a,71b）も同様に、GND線71の
約半分の幅の接続用GND線85を介して接続する。高速信
号線は第２層とし、単一層である電源線84,GND線85上に
位置したマイクロストリップ構造となる。
しかしながら、この種の装置にあっては次のような問
題があった。即ち、高速の信号を取り扱う場合、信号線
路途中での反射，定在波を防ぐため、高速信号線はイン
ピーダンスコントロールされていることが求められる。
半導体装置外部での信号系，測定系は通常50Ωを用い
る。このため、半導体装置においても、内部には終端抵
抗を用いる場合や信号モニタ端子を使って信号を半導体
装置内部を通過させ外部で終端する場合には、信号線も
50Ωにコントロールされる必要がある。半導体装置の第
1,第２層間は通常5000Å程度であり、厚くとも１μｍ程
度となる。これ以上の厚さでは、段切れや層間結合部の
不良で電気的に不良になる他、半導体基板に対するスト
レスが大きく半導体素子の特性を変えてしまうことにな
る。
題があった。即ち、高速の信号を取り扱う場合、信号線
路途中での反射，定在波を防ぐため、高速信号線はイン
ピーダンスコントロールされていることが求められる。
半導体装置外部での信号系，測定系は通常50Ωを用い
る。このため、半導体装置においても、内部には終端抵
抗を用いる場合や信号モニタ端子を使って信号を半導体
装置内部を通過させ外部で終端する場合には、信号線も
50Ωにコントロールされる必要がある。半導体装置の第
1,第２層間は通常5000Å程度であり、厚くとも１μｍ程
度となる。これ以上の厚さでは、段切れや層間結合部の
不良で電気的に不良になる他、半導体基板に対するスト
レスが大きく半導体素子の特性を変えてしまうことにな
る。
ここで、従来構造における層間絶縁膜72の材料をSiO2
とすると、厚さ5000Åでマイクロストリップを作る場
合、線幅は１μｍ程度となる。この値は、信号パッド65
から主回路部61までの長さがあるため、配線抵抗が大き
く不都合となる。また、任意のインピーダンスにコント
ロールするときの誤差も大きくなる。
とすると、厚さ5000Åでマイクロストリップを作る場
合、線幅は１μｍ程度となる。この値は、信号パッド65
から主回路部61までの長さがあるため、配線抵抗が大き
く不都合となる。また、任意のインピーダンスにコント
ロールするときの誤差も大きくなる。
また、第８図の例では信号配線81はパッド側は下層を
GND線85とし、主回路側は下層を電源層84としている。
電源関係で問題となることとして、GND線と電源線との
間隔がインピーダンスの乱れとなること、GND線と電源
線とが別な場所にあるため、電源電圧のノイズが信号線
に与える影響は完全には相殺されないこと、信号配線を
挟んだ両側の容量部間でGND線と電源線とが別に接続さ
れているため、容量の効果が低減されることがあげられ
る。従って、信号配線部でのこれらの問題を改良し、測
定系との整合が良く、且つ電源線のノイズに対し安定構
造にする必要がある。
GND線85とし、主回路側は下層を電源層84としている。
電源関係で問題となることとして、GND線と電源線との
間隔がインピーダンスの乱れとなること、GND線と電源
線とが別な場所にあるため、電源電圧のノイズが信号線
に与える影響は完全には相殺されないこと、信号配線を
挟んだ両側の容量部間でGND線と電源線とが別に接続さ
れているため、容量の効果が低減されることがあげられ
る。従って、信号配線部でのこれらの問題を改良し、測
定系との整合が良く、且つ電源線のノイズに対し安定構
造にする必要がある。
（発明が解決しようとする課題） このように従来、半導体装置におけるマイクロストリ
ップラインは、信号配線の幅や層間厚さを自由に変える
ことができないため、任意のインピーダンスにコントロ
ールすることが困難であった。また、電源電圧のノイズ
を十分に低減できないという問題があった。
ップラインは、信号配線の幅や層間厚さを自由に変える
ことができないため、任意のインピーダンスにコントロ
ールすることが困難であった。また、電源電圧のノイズ
を十分に低減できないという問題があった。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、信号配線に対し該配線の幅や層間
厚さを変えることなく、マイクロストリップラインとし
てのインピーダンスを任意の値に設定することができ、
且つ電源電圧のノイズを低減することのできる半導体装
置を提供することにある。
目的とするところは、信号配線に対し該配線の幅や層間
厚さを変えることなく、マイクロストリップラインとし
てのインピーダンスを任意の値に設定することができ、
且つ電源電圧のノイズを低減することのできる半導体装
置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、信号配線の上部又は下部に縞状に電
源線及びGND線を配置することにより、インピーダンス
をコントロールすると共に電源電圧のノイズを低減する
ことにある。
源線及びGND線を配置することにより、インピーダンス
をコントロールすると共に電源電圧のノイズを低減する
ことにある。
即ち本発明は、主回路部とパッド部との間、又は主回
路部同士をマイクロストリップラインで接続した高速信
号用半導体装置において、主回路部とパッド部との間、
又は主回路部同士を接続する信号配線の両側に電源線及
びグランド線を積層配置してなるコンデンサ領域を設け
ると共に、信号配線の上部又は下部に誘電体を介して所
定間隔で信号配線と直交する接地用配線を配置し、且つ
接地用配線をコンデンサ領域をなす２種の配線に交互に
接続するようにしたものである。
路部同士をマイクロストリップラインで接続した高速信
号用半導体装置において、主回路部とパッド部との間、
又は主回路部同士を接続する信号配線の両側に電源線及
びグランド線を積層配置してなるコンデンサ領域を設け
ると共に、信号配線の上部又は下部に誘電体を介して所
定間隔で信号配線と直交する接地用配線を配置し、且つ
接地用配線をコンデンサ領域をなす２種の配線に交互に
接続するようにしたものである。
（作用） 本発明によれば、信号配線の上部又は下部の接地用配
線の間隔，線幅を調整することにより、マイクロストリ
ップラインとしてのインピーダンスを可変することがで
きる。従って、信号配線の幅や層間厚さを変えることな
く、マイクロストリップラインとしてのインピーダンス
を希望する値、例えば50Ωに設定することが可能とな
る。また、接地用配線列の間隔を細かくすることで、信
号配線の長さに対して一様なインピーダンスとすること
ができ、電源電圧及びGNDのノイズが信号線に与える影
響も互いに相殺し、容量部の接合も一様となるため、電
源線のノイズに対し安定な構造とすることが可能であ
る。
線の間隔，線幅を調整することにより、マイクロストリ
ップラインとしてのインピーダンスを可変することがで
きる。従って、信号配線の幅や層間厚さを変えることな
く、マイクロストリップラインとしてのインピーダンス
を希望する値、例えば50Ωに設定することが可能とな
る。また、接地用配線列の間隔を細かくすることで、信
号配線の長さに対して一様なインピーダンスとすること
ができ、電源電圧及びGNDのノイズが信号線に与える影
響も互いに相殺し、容量部の接合も一様となるため、電
源線のノイズに対し安定な構造とすることが可能であ
る。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の第１の実施例に係わる半導体装置の
信号配線及びその周辺のみを抜き出した背面図であり、
第２図（ａ）〜（ｃ）はそれぞれ第１図のＡ−A,B−B,C
−Ｃ断面図である。
信号配線及びその周辺のみを抜き出した背面図であり、
第２図（ａ）〜（ｃ）はそれぞれ第１図のＡ−A,B−B,C
−Ｃ断面図である。
図中10は半導体基板であり、この基板10上には第１層
目としてのGND線11（11a,11b）が所定距離離間して配置
されている。GND線11の上には層間絶縁膜12を介して電
源線13（13a,13b）がそれぞれ配置されている。そし
て、これらGND線11及び電源線13には異なった電位が与
えられ、容量部21（21a,21b）として作用するものとな
っている。
目としてのGND線11（11a,11b）が所定距離離間して配置
されている。GND線11の上には層間絶縁膜12を介して電
源線13（13a,13b）がそれぞれ配置されている。そし
て、これらGND線11及び電源線13には異なった電位が与
えられ、容量部21（21a,21b）として作用するものとな
っている。
層間絶縁膜12の上で電源線13a,13bの間には、第２層
配線としての信号配線14が設けられている。そして、信
号配線14の両側の容量部21をつなぐように第１層の接地
用配線15,16が等間隔に配置されている。配線15は容量
部のGND線11から直接出ている。配置16は、容量部の電
源線13から延長された部分と層間結合部17を介して接続
されている。なお、基板には半絶縁性であるGaAsを用
い、層間絶縁膜には厚さ6000ÅのSiO2を用いた。
配線としての信号配線14が設けられている。そして、信
号配線14の両側の容量部21をつなぐように第１層の接地
用配線15,16が等間隔に配置されている。配線15は容量
部のGND線11から直接出ている。配置16は、容量部の電
源線13から延長された部分と層間結合部17を介して接続
されている。なお、基板には半絶縁性であるGaAsを用
い、層間絶縁膜には厚さ6000ÅのSiO2を用いた。
信号配線14は、図示しない主回路部とパッド部とを接
続するものであり、第１層配線15,16に対し容量で結び
付いており、マイクロストリップラインとなっている。
配線15,16の幅が２μｍの時、このマイクロストリップ
ラインの特性を50Ωにするために、配線15,16の間隔を
６μｍとした。
続するものであり、第１層配線15,16に対し容量で結び
付いており、マイクロストリップラインとなっている。
配線15,16の幅が２μｍの時、このマイクロストリップ
ラインの特性を50Ωにするために、配線15,16の間隔を
６μｍとした。
主回路部の内部回路では負電源を用いており、GND線
が最も高い電位となる。面積の大半を占める容量部で電
位の高いGND線が第１層となっていることから、この組
み合わせでサイドゲート効果でFETの特性が変化してし
まうことを防ぐことができている。
が最も高い電位となる。面積の大半を占める容量部で電
位の高いGND線が第１層となっていることから、この組
み合わせでサイドゲート効果でFETの特性が変化してし
まうことを防ぐことができている。
かくして本実施例によれば、信号配線14に対し、第１
層の接地用配線15,16の間隔，線幅を調整することで層
間厚さ，信号配線幅を変えずに、マイクロストリップラ
インとしてのインピーダンスを希望する値、例えば50℃
に設定するこことができる。また、接地用配線列の間隔
を細かくすることで、信号配線の長さに対して一様なイ
ンピーダンスとすることができ、電源電圧及びGNDのノ
イズが信号線に与える影響を互いに相殺することができ
る。さらに、容量部の接合も一様となるため、電源線の
ノイズを十分に低減することができる。
層の接地用配線15,16の間隔，線幅を調整することで層
間厚さ，信号配線幅を変えずに、マイクロストリップラ
インとしてのインピーダンスを希望する値、例えば50℃
に設定するこことができる。また、接地用配線列の間隔
を細かくすることで、信号配線の長さに対して一様なイ
ンピーダンスとすることができ、電源電圧及びGNDのノ
イズが信号線に与える影響を互いに相殺することができ
る。さらに、容量部の接合も一様となるため、電源線の
ノイズを十分に低減することができる。
また、配線を作るプロセスとしては、リフトオフ法を
用いた場合、リフトオフ法では、配線で囲まれた領域の
メタルを除去することが困難である。しかし、この方法
では、配線で囲まれた領域を作る必要がなく、プロセス
的な困難は生じない。
用いた場合、リフトオフ法では、配線で囲まれた領域の
メタルを除去することが困難である。しかし、この方法
では、配線で囲まれた領域を作る必要がなく、プロセス
的な困難は生じない。
第３図は本発明の第２の実施例に係わる半導体装置の
信号配線及びその周辺のみを抜き出した平面図であり、
第４図（ａ）〜（ｃ）はそれぞれ第３図のＡ−A,B−B,C
−Ｃ断面図である。なお、第１図及び第２図と同一部分
には同一符号を付して、その詳しい説明は省略する。
信号配線及びその周辺のみを抜き出した平面図であり、
第４図（ａ）〜（ｃ）はそれぞれ第３図のＡ−A,B−B,C
−Ｃ断面図である。なお、第１図及び第２図と同一部分
には同一符号を付して、その詳しい説明は省略する。
この実施例が先に説明した実施例と異なる点は、信号
配線の両側でGND線と電源線との積層関係を逆にしたこ
とにある。即ち、信号配線14の左側では、先の第１の実
施例と同様に第１層がGND線11a,第２層が電源線13aとな
っているが、信号配線14の右側では逆に第１層が電源線
13b,第２層がGND線11bとなっている。接地用配線15は、
容量部21aの第１層GND線11aとは直接つながっており、
容量部21bの第２層GND線11bとは層間結合部18を介して
接続されている。また、接地用配線16は、容量部21bの
第１層電源線13bとは直接つながっており、容量部21aの
第２層電源線13aとは層間結合部17を介して接続されて
いる。
配線の両側でGND線と電源線との積層関係を逆にしたこ
とにある。即ち、信号配線14の左側では、先の第１の実
施例と同様に第１層がGND線11a,第２層が電源線13aとな
っているが、信号配線14の右側では逆に第１層が電源線
13b,第２層がGND線11bとなっている。接地用配線15は、
容量部21aの第１層GND線11aとは直接つながっており、
容量部21bの第２層GND線11bとは層間結合部18を介して
接続されている。また、接地用配線16は、容量部21bの
第１層電源線13bとは直接つながっており、容量部21aの
第２層電源線13aとは層間結合部17を介して接続されて
いる。
原理，配線幅は先の実施例と同様であり、このような
構成であっても、先の実施例と同様の効果が得られる。
構成であっても、先の実施例と同様の効果が得られる。
第５図は本発明の第３の実施例に係わる半導体装置の
全体構成を示す平面図である。主回路部30（31,32）の
周囲に容量部33が配置されている。この実施例では主回
路部30が２つの機能ブロック31,32に分割してある。機
能ブロック31,32間には、電源電圧を安定にするため、
加えて容量部34が設けられている。
全体構成を示す平面図である。主回路部30（31,32）の
周囲に容量部33が配置されている。この実施例では主回
路部30が２つの機能ブロック31,32に分割してある。機
能ブロック31,32間には、電源電圧を安定にするため、
加えて容量部34が設けられている。
本実施例における信号配線路は、41,〜,48で模式的に
示してある。51は電源パッド、52はGNDパッドであり、
それぞれ対応する電位に応じて第１層配線若しくは第２
層配線を使って容量部33と接続されている。53は入力信
号パッド、54はモニタ用パッド、55は出力用パッドであ
る。56,57は信号線の主回路部への入力部である。56は
そのままFETのゲートと結び付いているのに対し、57は5
0Ωの終端抵抗が付加されている。
示してある。51は電源パッド、52はGNDパッドであり、
それぞれ対応する電位に応じて第１層配線若しくは第２
層配線を使って容量部33と接続されている。53は入力信
号パッド、54はモニタ用パッド、55は出力用パッドであ
る。56,57は信号線の主回路部への入力部である。56は
そのままFETのゲートと結び付いているのに対し、57は5
0Ωの終端抵抗が付加されている。
一方の信号パッド53から与えられた信号は信号配線42
を通じてリターンモニタ用パッド54に送られる。その途
中、主回路部31内の入力部56でFETのゲートに信号が与
えられる。他方の入力部53からの入力は信号配線43を通
じて主回路部31に送られる。この線路の先端には50Ωの
終端が付いている。信号配線46,〜,48は機能ブロック3
1,32を結ぶものであり、31側に出力、32側には50Ωの終
端と入力回路が接続される。信号配線44,45は機能ブロ
ック32の出力信号を出力パッド15に送る線路であり、出
力用パッド55の外に計測器をつないで終端するため、こ
こでは終端抵抗を必要としない。
を通じてリターンモニタ用パッド54に送られる。その途
中、主回路部31内の入力部56でFETのゲートに信号が与
えられる。他方の入力部53からの入力は信号配線43を通
じて主回路部31に送られる。この線路の先端には50Ωの
終端が付いている。信号配線46,〜,48は機能ブロック3
1,32を結ぶものであり、31側に出力、32側には50Ωの終
端と入力回路が接続される。信号配線44,45は機能ブロ
ック32の出力信号を出力パッド15に送る線路であり、出
力用パッド55の外に計測器をつないで終端するため、こ
こでは終端抵抗を必要としない。
先の第２の実施例で示す構造を用いる場合、GND線と
電源線の上下が一部不都合を生じる。49はその不都合を
解消するためのダミー配線であり、勿論信号配線は必要
としない。また、先の第１の実施例で示す構造を用いる
場合は必要としない。
電源線の上下が一部不都合を生じる。49はその不都合を
解消するためのダミー配線であり、勿論信号配線は必要
としない。また、先の第１の実施例で示す構造を用いる
場合は必要としない。
主回路部としての機能ブロック31,32を結び信号配線4
6,〜,48は、外部装置との入出力のための信号配線41,
〜,45とは異なり、長さも短く、また31側の駆動能力も
小さくて良いため、配線幅を広くする必要はない。その
ため、ここでは配線幅を４μｍとし、それに応じて第１
層の配線列も幅２μm,間隔２μｍとして50Ωのインピー
ダンスとした。
6,〜,48は、外部装置との入出力のための信号配線41,
〜,45とは異なり、長さも短く、また31側の駆動能力も
小さくて良いため、配線幅を広くする必要はない。その
ため、ここでは配線幅を４μｍとし、それに応じて第１
層の配線列も幅２μm,間隔２μｍとして50Ωのインピー
ダンスとした。
このような構成であれば、信号配線41,〜,48の配線幅
及び層間厚さ等をそれぞれに最適な値に保持した状態
で、接地用配線の間隔等を制御することにより、マイク
ロストリップラインのインピーダンスを50Ωに設定する
ことができる。従って、コンデンサ領域で囲まれた主回
路部（機能ブロック）にインピーダンスの乱れなく高速
信号を与えることができ、先の実施例と同様の効果が得
られる。
及び層間厚さ等をそれぞれに最適な値に保持した状態
で、接地用配線の間隔等を制御することにより、マイク
ロストリップラインのインピーダンスを50Ωに設定する
ことができる。従って、コンデンサ領域で囲まれた主回
路部（機能ブロック）にインピーダンスの乱れなく高速
信号を与えることができ、先の実施例と同様の効果が得
られる。
なお、本発明は上述した実施例に限定されるものでは
ない。例えば、前記コンデンサ領域は必ずしも主回路部
の周囲に配置されている必要はなく、信号配線の両側に
配置すればよい。また、接地用配線の幅，間隔等の条件
は仕様に応じて適宜変更可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
ない。例えば、前記コンデンサ領域は必ずしも主回路部
の周囲に配置されている必要はなく、信号配線の両側に
配置すればよい。また、接地用配線の幅，間隔等の条件
は仕様に応じて適宜変更可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
［発明の効果］ 以上詳述したように本発明によれば、信号配線に対し
該配線の幅や層間厚さを変えることなく、マイクロスト
リップラインとしてのインピーダンスを任意の値に設定
することができ、また信号配線列の間隔を短くすること
により信号配線の長さに大して一様なインピーダンスと
することができる。従って、電源電圧のノイズを低減す
る効果を保ちながら、コンデンサ領域で囲まれた主回路
部に、インピーダンスの乱れなく、高速信号を与えるこ
とができ半導体装置を実現することができる。
該配線の幅や層間厚さを変えることなく、マイクロスト
リップラインとしてのインピーダンスを任意の値に設定
することができ、また信号配線列の間隔を短くすること
により信号配線の長さに大して一様なインピーダンスと
することができる。従って、電源電圧のノイズを低減す
る効果を保ちながら、コンデンサ領域で囲まれた主回路
部に、インピーダンスの乱れなく、高速信号を与えるこ
とができ半導体装置を実現することができる。
第１図は本発明の第１の実施例に係わる半導体装置の要
部構成を示す平面図、第２図は第１図の矢視断面図、第
３図は本発明の第２の実施例の要部構成を示す平面図、
第４図は第３図の矢視断面図、第５図は本発明の第３の
実施例の全体構成を示す平面図、第６図は従来装置の全
体構成を示す平面図、第７図は第６図の矢視断面図、第
８図は従来装置の要部構成を示す平面図、第９図は第８
図の矢視断面図である。 10……半導体基板、 11……GND線、 12……層間絶縁膜、 13……電源線、 14,41,〜,48……信号配線、 15,16……接地用配線、 17,18……層間接続部、 21……容量部（コンデンサ領域）、 30,31,32……主回路部（機能ブロック） 49……ダミー配線、 51……電源パッド、 52……GNDパッド、 53……入力信号パッド、 54……モニタ用パッド、 55……出力用パッド。
部構成を示す平面図、第２図は第１図の矢視断面図、第
３図は本発明の第２の実施例の要部構成を示す平面図、
第４図は第３図の矢視断面図、第５図は本発明の第３の
実施例の全体構成を示す平面図、第６図は従来装置の全
体構成を示す平面図、第７図は第６図の矢視断面図、第
８図は従来装置の要部構成を示す平面図、第９図は第８
図の矢視断面図である。 10……半導体基板、 11……GND線、 12……層間絶縁膜、 13……電源線、 14,41,〜,48……信号配線、 15,16……接地用配線、 17,18……層間接続部、 21……容量部（コンデンサ領域）、 30,31,32……主回路部（機能ブロック） 49……ダミー配線、 51……電源パッド、 52……GNDパッド、 53……入力信号パッド、 54……モニタ用パッド、 55……出力用パッド。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−120446（ＪＰ，Ａ) 特開 平２−45975（ＪＰ，Ａ) 特開 平２−163960（ＪＰ，Ａ)
Claims (2)
- 【請求項１】主回路部とパッド部との間、又は主回路部
同士をマイクロストリップラインで接続した高速信号用
半導体装置において、 前記主回路部とパッド部との間、又は主回路部同士を接
続する信号配線と、 この信号配線の両側に電源線及びグランド線を積層配置
してなるコンデンサ領域と、 前記信号配線と直交する配線からなり、前記信号配線の
上部又は下部に誘電体を介して所定間隔で配置され、前
記コンデンサ領域をなす２種の配線に交互に接続された
接地用配線とを具備してなることを特徴とする半導体装
置。 - 【請求項２】前記コンデンサ領域は、前記信号配線を通
す領域を除いて前記主回路部の周囲に配置されたもので
あることを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725189A JP2724193B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
| DE19904006282 DE4006282C2 (de) | 1989-02-28 | 1990-02-28 | Leiterbahnaufbau zum Abgleichen der Impedanz einer Signalübertragungsleitung |
| US07/860,272 US5185650A (en) | 1989-02-28 | 1992-04-01 | High-speed signal transmission line path structure for semiconductor integrated circuit devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725189A JP2724193B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226756A JPH02226756A (ja) | 1990-09-10 |
| JP2724193B2 true JP2724193B2 (ja) | 1998-03-09 |
Family
ID=12770040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4725189A Expired - Fee Related JP2724193B2 (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2724193B2 (ja) |
| DE (1) | DE4006282C2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| JP2000216343A (ja) | 1999-01-27 | 2000-08-04 | Nec Corp | 半導体集積回路 |
| JP2003273231A (ja) * | 2002-03-19 | 2003-09-26 | Fujitsu Ltd | 半導体集積回路のシールド構造 |
| DE10216873A1 (de) * | 2002-04-17 | 2003-11-13 | Infineon Technologies Ag | Kontaktierbare integrierte Schaltung und Verfahren zur Herstellung einer solchen Schaltung |
| KR100615579B1 (ko) * | 2004-09-20 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법 |
| JP2018125336A (ja) | 2017-01-30 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | 半導体チップ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| JPH073840B2 (ja) * | 1987-08-31 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
-
1989
- 1989-02-28 JP JP4725189A patent/JP2724193B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-28 DE DE19904006282 patent/DE4006282C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4006282A1 (de) | 1990-08-30 |
| DE4006282C2 (de) | 1994-07-07 |
| JPH02226756A (ja) | 1990-09-10 |
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