JP2507483B2 - フィルムキャリアを用いた半導体集積回路装置 - Google Patents
フィルムキャリアを用いた半導体集積回路装置Info
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- JP2507483B2 JP2507483B2 JP25374287A JP25374287A JP2507483B2 JP 2507483 B2 JP2507483 B2 JP 2507483B2 JP 25374287 A JP25374287 A JP 25374287A JP 25374287 A JP25374287 A JP 25374287A JP 2507483 B2 JP2507483 B2 JP 2507483B2
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- semiconductor integrated
- circuit device
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- H01L2924/0001—Technical content checked by a classifier
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路を実装するフィルムキャリ
アを用いた半導体集積回路装置に関する。
アを用いた半導体集積回路装置に関する。
（従来の技術） 近年半導体集積回路（IC）の分野では高速論理動作を
行なう化合物半導体集積回路の開発が盛んである。例え
ば、ガリウム砒素（GaAs）基板上に電界効果トランジス
タ（FET）を集積化した集積回路では、そのスイッチン
グ速度が100ps程度の高速なものが得られておりこの様
な高速論理動作を行なう半導体集積回路を従来のパッケ
ージに搭載するとチップ単体で有していた高速性能が引
き出せなくなるという問題が生じている。その性能・劣
化をもたらす原因の一つとして高速入力信号を伝送する
配線部の終端の整合の取り方に起因するものがある。
行なう化合物半導体集積回路の開発が盛んである。例え
ば、ガリウム砒素（GaAs）基板上に電界効果トランジス
タ（FET）を集積化した集積回路では、そのスイッチン
グ速度が100ps程度の高速なものが得られておりこの様
な高速論理動作を行なう半導体集積回路を従来のパッケ
ージに搭載するとチップ単体で有していた高速性能が引
き出せなくなるという問題が生じている。その性能・劣
化をもたらす原因の一つとして高速入力信号を伝送する
配線部の終端の整合の取り方に起因するものがある。
GaAsFET集積回路の入力部がインピーダンスが高い為
に、ここの高速の入力信号が伝送線路を経由して入力さ
れる場合直接入力されると入力された高速信号はそこで
ほぼ完全反射を引き起こし、入力波形に干渉して波形歪
を正じさせ、正常な論理動作に支障をきたす。
に、ここの高速の入力信号が伝送線路を経由して入力さ
れる場合直接入力されると入力された高速信号はそこで
ほぼ完全反射を引き起こし、入力波形に干渉して波形歪
を正じさせ、正常な論理動作に支障をきたす。
通常このような反射を防止する為に、第５図（ａ）に
示す様な高速の入力信号が回路に入る直前に伝送線路11
の特性インピーダンスと同一の値を有する整合抵抗R14
を配置して反射を防止するという方法がある。例えばフ
ィルム上に形成されたコプラナ線路，グランド付コプラ
ナ線路においてフィルム上で終端整合を取る場合、チッ
プの近傍において厚膜あるいは薄膜で抵抗を配置しよう
としても、十分なスペースがなく、伝送線路の施されて
いる面と同一面上では、抵抗を配置することが困難であ
る。
示す様な高速の入力信号が回路に入る直前に伝送線路11
の特性インピーダンスと同一の値を有する整合抵抗R14
を配置して反射を防止するという方法がある。例えばフ
ィルム上に形成されたコプラナ線路，グランド付コプラ
ナ線路においてフィルム上で終端整合を取る場合、チッ
プの近傍において厚膜あるいは薄膜で抵抗を配置しよう
としても、十分なスペースがなく、伝送線路の施されて
いる面と同一面上では、抵抗を配置することが困難であ
る。
もう一つの終端抵抗の取り方として第５図（ｂ）に示
すようなフィードスルーと呼ばれる方法がある。この方
法では、整合を取る場所（第５図（ｂ）のｃ）はICチッ
プの近傍に配置する必要はなくどんなにICチップから離
れていても良いという長所がある。例えばフィルム上に
形成されたコプラナ線路，グランド付コプラナ線路にお
いて、フィルム上で整合終端を取る場合、伝送線路を一
たんチップの入力回路を通過させた後に整合抵抗を終端
電位面との間に配置するが、その場所はチップから大き
く離れアウターリードの近傍近くに配置することが出来
る。しかし、この場合入力１つに対して単純に信号線路
が２倍になる為元々期待されたアウターリード付近で
は、整合抵抗を配置するスペースに予裕が出きるだろう
ということはなく、やはり入力数が増えると整合抵抗を
配置するスペースがなくなる。又この場合、整合抵抗を
フィルム外部に設ける場合においてもアウターリードの
数が入力数の２倍必要となり、高密度な実装に支障をき
たすことになる。
すようなフィードスルーと呼ばれる方法がある。この方
法では、整合を取る場所（第５図（ｂ）のｃ）はICチッ
プの近傍に配置する必要はなくどんなにICチップから離
れていても良いという長所がある。例えばフィルム上に
形成されたコプラナ線路，グランド付コプラナ線路にお
いて、フィルム上で整合終端を取る場合、伝送線路を一
たんチップの入力回路を通過させた後に整合抵抗を終端
電位面との間に配置するが、その場所はチップから大き
く離れアウターリードの近傍近くに配置することが出来
る。しかし、この場合入力１つに対して単純に信号線路
が２倍になる為元々期待されたアウターリード付近で
は、整合抵抗を配置するスペースに予裕が出きるだろう
ということはなく、やはり入力数が増えると整合抵抗を
配置するスペースがなくなる。又この場合、整合抵抗を
フィルム外部に設ける場合においてもアウターリードの
数が入力数の２倍必要となり、高密度な実装に支障をき
たすことになる。
（発明が解決しようとする問題点） 以上の様に、フィルム上に伝送線路を有する面上に整
合抵抗を設けようとすると、入力信号数が増加した場
合、スペースがなく、困難であるという問題点がある。
合抵抗を設けようとすると、入力信号数が増加した場
合、スペースがなく、困難であるという問題点がある。
本発明は、この点に鑑みてなされたもので、高速論理
動作を行なう半導体集積回路のための効率の良い整合終
端を有するフィルムキャリアを用いた半導体集積回路装
置を提供することを目的とする。
動作を行なう半導体集積回路のための効率の良い整合終
端を有するフィルムキャリアを用いた半導体集積回路装
置を提供することを目的とする。
〔発明の構成〕 （問題点を解決する為の手段） 本発明においては伝送線路の特性インピーダンスと同
じ値を持つ抵抗をアレー状に絶縁フィルム上に設け、こ
れをはさみ込む様に積層された金属箔配線を有する絶縁
層を形成し、その一方を高速信号を有する伝送線路と
し、他方を該伝送線路の終端電位を有する様にする。こ
の伝送線路と、アレー状に設けられた抵抗の一端を絶縁
層に形成されたスルーホールを介して接続し、抵抗のも
う一端と終端電位を有する金属箔配線を絶縁層に形成さ
れたスルーホールを介して接続される。
じ値を持つ抵抗をアレー状に絶縁フィルム上に設け、こ
れをはさみ込む様に積層された金属箔配線を有する絶縁
層を形成し、その一方を高速信号を有する伝送線路と
し、他方を該伝送線路の終端電位を有する様にする。こ
の伝送線路と、アレー状に設けられた抵抗の一端を絶縁
層に形成されたスルーホールを介して接続し、抵抗のも
う一端と終端電位を有する金属箔配線を絶縁層に形成さ
れたスルーホールを介して接続される。
（作用） 本発明の様な構成とすれば、ICの集積度が上がり、入
力部の増加が行なわれても配線密度を低下させることな
く、テープキャリア上に終端抵抗を形成することが出来
る。また製造上においても伝送線路の配線を行なう加工
工程と、抵抗をアレー状に形成する加工工程とが完全に
分離出来るため相互の加工上における干渉が全くない。
力部の増加が行なわれても配線密度を低下させることな
く、テープキャリア上に終端抵抗を形成することが出来
る。また製造上においても伝送線路の配線を行なう加工
工程と、抵抗をアレー状に形成する加工工程とが完全に
分離出来るため相互の加工上における干渉が全くない。
（実施例） 以下本発明を図面を参照して詳細に説明する。第１図
に本発明の一実施例を示す斜視図、第２図に平面図、第
３図に第1,2図中A-A′で切ったときの断面図、第４図に
第1,2図中B-B′で切ったときの断面図を示す。可撓性絶
縁フィルム4,5が積層されその夫々に金属箔導体３及び
６が図の様に配線されており、配線３は高速入力信号を
有する伝送線路で、終端電位を有する導体面６と、一定
の特性インピーダンスとなる様調整されたマイクロスト
リップ伝送線路を形成している。通常絶縁フィルム4,5
はポリイミドなどであり、金属箔配線はCuなどで構成す
ることが出来る。伝送線路３はチップを搭載する為に設
けられたフィルムキャリア中央部の孔に延長されて配線
され、半導体チップ２上に設けられた電極パッド９とバ
ンプを介して熱圧着接合されている。さて、伝送線路３
の特性インピーダンスと同じ値を持つ抵抗８は絶縁フィ
ルム５あるいは４上に図のように形成されており、伝送
線路３と抵抗８の一端が、スルーホール7aを介して図の
様に接合され、又抵抗８のもう一端は終端電位面を有す
る導体６とスルーホール7bを介して、図の様に接合され
ている。抵抗８は薄膜技術あるいは厚膜によって、Niや
Crなどを使うことにより形成することが出来る。具体的
に言えば絶縁層4,5の比誘電率を3.2,厚さを25μｍと
し、伝送線路３の巾を110μとすれば、特性インピーダ
ンス50Ωを得ることが出来る。又、抵抗８の材料をNi,C
r合金とすれば、その厚さを２μｍ巾を50μｍ長さを3.7
mmとすれば、50Ωの抵抗を得ることが出来る。スルーホ
ール7a,7bはメッキによって埋めることが出来、伝送線
路３と抵抗８、そして終端電位を有する導体面５と電気
的に接続することが出来る。
に本発明の一実施例を示す斜視図、第２図に平面図、第
３図に第1,2図中A-A′で切ったときの断面図、第４図に
第1,2図中B-B′で切ったときの断面図を示す。可撓性絶
縁フィルム4,5が積層されその夫々に金属箔導体３及び
６が図の様に配線されており、配線３は高速入力信号を
有する伝送線路で、終端電位を有する導体面６と、一定
の特性インピーダンスとなる様調整されたマイクロスト
リップ伝送線路を形成している。通常絶縁フィルム4,5
はポリイミドなどであり、金属箔配線はCuなどで構成す
ることが出来る。伝送線路３はチップを搭載する為に設
けられたフィルムキャリア中央部の孔に延長されて配線
され、半導体チップ２上に設けられた電極パッド９とバ
ンプを介して熱圧着接合されている。さて、伝送線路３
の特性インピーダンスと同じ値を持つ抵抗８は絶縁フィ
ルム５あるいは４上に図のように形成されており、伝送
線路３と抵抗８の一端が、スルーホール7aを介して図の
様に接合され、又抵抗８のもう一端は終端電位面を有す
る導体６とスルーホール7bを介して、図の様に接合され
ている。抵抗８は薄膜技術あるいは厚膜によって、Niや
Crなどを使うことにより形成することが出来る。具体的
に言えば絶縁層4,5の比誘電率を3.2,厚さを25μｍと
し、伝送線路３の巾を110μとすれば、特性インピーダ
ンス50Ωを得ることが出来る。又、抵抗８の材料をNi,C
r合金とすれば、その厚さを２μｍ巾を50μｍ長さを3.7
mmとすれば、50Ωの抵抗を得ることが出来る。スルーホ
ール7a,7bはメッキによって埋めることが出来、伝送線
路３と抵抗８、そして終端電位を有する導体面５と電気
的に接続することが出来る。
第６図は、抵抗層の平面図で、伝送線路と抵抗の位置
関係の実施例を示している。抵抗8aは、伝送線路３がイ
ンナーリードに延長され、チップに向かう方向と平行で
ある場合であるが、抵抗は8b,8cの様にインナーリード
に延長されチップに向かう方向と角度をもって配置され
ていてもかまわないことを示している。
関係の実施例を示している。抵抗8aは、伝送線路３がイ
ンナーリードに延長され、チップに向かう方向と平行で
ある場合であるが、抵抗は8b,8cの様にインナーリード
に延長されチップに向かう方向と角度をもって配置され
ていてもかまわないことを示している。
第７図は、第１図に示した実施例が積層された場合の
実施例を示しており、（ａ）は第１図のA-A′で切った
断面図に相当するもの、（ｂ）は第１図のB-B′で切っ
た断面図に相当するものである。これらがさらに積層さ
れていてもかまわない。
実施例を示しており、（ａ）は第１図のA-A′で切った
断面図に相当するもの、（ｂ）は第１図のB-B′で切っ
た断面図に相当するものである。これらがさらに積層さ
れていてもかまわない。
第８図は他の実施例で（ａ）は第１図のA-A′で切っ
た断面図に相当するもの、（ｂ）は第１図のB-B′で切
った断面図に相当するものである。この場合は伝送線路
３は、絶縁層4,5に設けられたスルーホールで終端電位
を有する導体６に接続されない様に、抵抗８の一端に電
気的に接続し、抵抗８の他端を絶縁層５に設けられたス
ルーホールで終端電位を有する導体６に、電気的に接続
される。このような構成とすることで、テープキャリア
の両面に伝送線路を設けた場合においても、終端抵抗層
は１層で済むことになる。又、この様な構造を多層に積
層してもかまわない。
た断面図に相当するもの、（ｂ）は第１図のB-B′で切
った断面図に相当するものである。この場合は伝送線路
３は、絶縁層4,5に設けられたスルーホールで終端電位
を有する導体６に接続されない様に、抵抗８の一端に電
気的に接続し、抵抗８の他端を絶縁層５に設けられたス
ルーホールで終端電位を有する導体６に、電気的に接続
される。このような構成とすることで、テープキャリア
の両面に伝送線路を設けた場合においても、終端抵抗層
は１層で済むことになる。又、この様な構造を多層に積
層してもかまわない。
これらの実施例を組み合わせて出来た積層テープキャ
リアを構成してもかまわない。
リアを構成してもかまわない。
前述の様な実施例の中の伝送線路はコプラナ伝送線路
やグランド付コプラナ線路であってもかまわない。
やグランド付コプラナ線路であってもかまわない。
又前述の伝送線路がフィードスルー型伝送線路であっ
てもかまわない。
てもかまわない。
本発明によれば次の様な効果が得られる。
（１）高速な入力信号を必要とする入力の数が多くな
り、パッドピッチが上がっても整合終端抵抗をテープキ
ャリア上に容易に配置することが出来る。
り、パッドピッチが上がっても整合終端抵抗をテープキ
ャリア上に容易に配置することが出来る。
（２）フィードスルー配線を用いた場合においては、終
端抵抗をテープキャリア内に容易に配置することが出来
る為、アウターソードの数を減らすことが出来る。この
ことは、実装密度の向上に大きく貢献する。
端抵抗をテープキャリア内に容易に配置することが出来
る為、アウターソードの数を減らすことが出来る。この
ことは、実装密度の向上に大きく貢献する。
（３）伝送線路と同一平面上に抵抗を配置する必要がな
い為、製造工程上伝送線路を構成する工程と、抵抗を構
成する工程を分離することが出来、相方加工工程の干渉
がないために精度の良い加工が容易となる。
い為、製造工程上伝送線路を構成する工程と、抵抗を構
成する工程を分離することが出来、相方加工工程の干渉
がないために精度の良い加工が容易となる。
第１図は、本発明に係わるテープキャリアの斜視図を示
す図、第２図は第１図の平面図、第３図及び第４図はそ
れぞれ第１図及び第２図においてA-A′,B-B′で切った
断面図、第５図は高速の入力の整合終端の取り方を示す
図、第６図は抵抗を内蔵する絶縁層の平面図で抵抗の配
置例を示す図、第７図，第８図は他の実施例を示す断面
図である。 １……フィルムキャリア ２……半導体集積回路チップ ３……伝送線路 ４……絶縁線路 ５……絶縁線路 ６……終端電位を有する導体面 ７……スルーホール ８……終端抵抗 ９……パッド
す図、第２図は第１図の平面図、第３図及び第４図はそ
れぞれ第１図及び第２図においてA-A′,B-B′で切った
断面図、第５図は高速の入力の整合終端の取り方を示す
図、第６図は抵抗を内蔵する絶縁層の平面図で抵抗の配
置例を示す図、第７図，第８図は他の実施例を示す断面
図である。 １……フィルムキャリア ２……半導体集積回路チップ ３……伝送線路 ４……絶縁線路 ５……絶縁線路 ６……終端電位を有する導体面 ７……スルーホール ８……終端抵抗 ９……パッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−84689（ＪＰ，Ａ) 特開 昭62−265731（ＪＰ，Ａ) 特開 昭64−84625（ＪＰ，Ａ) 特開 昭63−302531（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数の金属箔配線が形成された可撓性絶縁
フィルムと、突起電極を介して該金属箔配線に接続され
た半導体装置とを設えたフィルムキャリアを用いた半導
体集積回路装置において、該金属箔配線が所定の特性イ
ンピーダンスに調整され、前記絶縁フィルムが多層に積
層されており、且つ前記金属箔配線の特性インピーダン
スと同じ値を持つ抵抗をアレー状に配置した層が、前記
絶縁層を介して、前記金属箔によりはさみ込まれた構造
を特徴とするフィルムキャリアを用いた半導体集積回路
装置。 - 【請求項２】前記積層絶縁フィルムの抵抗層をはさみ込
む第一の側の絶縁層上の金属箔配線と、前記抵抗がスル
ーホールを介して抵抗の一端に接続され、該抵抗の他端
が前記抵抗層をはさみ込む第二の側の絶縁層上の金属箔
配線とスルーホールを介して接続されることを特徴とす
る特許請求の範囲第１項記載のフィルムキャリアを用い
た半導体集積回路装置。 - 【請求項３】前記第一の側の絶縁層上の金属配線あるい
は前記第二の側の絶縁層上の金属配線が伝送線路の終端
電位を有することを特徴とする特許請求の範囲第１項記
載のフィルムキャリアを用いた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25374287A JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25374287A JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196941A JPH0196941A (ja) | 1989-04-14 |
| JP2507483B2 true JP2507483B2 (ja) | 1996-06-12 |
Family
ID=17255507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25374287A Expired - Lifetime JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507483B2 (ja) |
-
1987
- 1987-10-09 JP JP25374287A patent/JP2507483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0196941A (ja) | 1989-04-14 |
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