JP2507447B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2507447B2 JP2507447B2 JP16963987A JP16963987A JP2507447B2 JP 2507447 B2 JP2507447 B2 JP 2507447B2 JP 16963987 A JP16963987 A JP 16963987A JP 16963987 A JP16963987 A JP 16963987A JP 2507447 B2 JP2507447 B2 JP 2507447B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- wiring
- folded
- resin film
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路装置に係り、特にGaAs集積回
路に代表される高速動作の集積回路の実装構造に関す
る。
路に代表される高速動作の集積回路の実装構造に関す
る。
（従来の技術） 高速論理動作を行う半導体集積回路としてGaAs集積回
路が知られている。近年、GaAsMESFETを集積して、スイ
ッチング速度100psec程度の高速動作を実現したものが
得られている。しかしこの様な高速動作を行う集積回路
チップを従来のパッケージに搭載した場合、チップ単体
で得られる高速性能が引出されないという問題がある。
その性能劣化の原因として、高速入力信号が入る配線部
の整合終端のとり方と、ボンディング・ワイヤの効果が
ある。これらの問題を少し詳しく説明する。
路が知られている。近年、GaAsMESFETを集積して、スイ
ッチング速度100psec程度の高速動作を実現したものが
得られている。しかしこの様な高速動作を行う集積回路
チップを従来のパッケージに搭載した場合、チップ単体
で得られる高速性能が引出されないという問題がある。
その性能劣化の原因として、高速入力信号が入る配線部
の整合終端のとり方と、ボンディング・ワイヤの効果が
ある。これらの問題を少し詳しく説明する。
GaAs論理集積回路の信号入力部のMESFETに、信号配線
を通して高速入力信号が供給される場合、MESFETのゲー
ト部で信号の反射を生じると波形歪みの原因となり、正
常な論理動作に支障を来たす。これを防止するために
は、整合抵抗を設けて終端することが必要である。例え
ば、通常のパッケージを用いてGaAs論理集積回路チップ
を実装し、信号入力端子となるリード端子に終端抵抗を
設けることが考えられる。第７図はそのような終端を行
った場合の等価回路である。71はパッケージ外部の信号
入力配線、72がパッケージ、73がこのパッケージ内に搭
載された集積回路チップの入力端MESFETであり、74が終
端抵抗である。しかし、スイッチング速度が100psec或
いはそれ以下という高速動作の集積回路では、パッケー
ジ外部に終端抵抗をつけても、問題は完全には解決され
ない。整合終端部Ａ点からパッケージ内部の入力部MESF
ETのゲート端子Ｂ点までの配線がオープンスタブとな
り、これが入力信号のリンギングの原因となるからであ
る。これを避けるためには、整合抵抗をパッケージ内部
の、集積回路チップ近くに搭載することが必要である。
具体的には、厚膜印刷によりパッケージ内に終端抵抗を
設ける方法、或いはチップ抵抗を配置する方法等が考え
られる。しかし、通常内部に段差を有するパッケージ内
に厚膜印刷により抵抗を形成することは困難である。ま
た、チップ抵抗を搭載することは、パッケージ内に大き
いスペースを必要とするため、これも好ましくない。
を通して高速入力信号が供給される場合、MESFETのゲー
ト部で信号の反射を生じると波形歪みの原因となり、正
常な論理動作に支障を来たす。これを防止するために
は、整合抵抗を設けて終端することが必要である。例え
ば、通常のパッケージを用いてGaAs論理集積回路チップ
を実装し、信号入力端子となるリード端子に終端抵抗を
設けることが考えられる。第７図はそのような終端を行
った場合の等価回路である。71はパッケージ外部の信号
入力配線、72がパッケージ、73がこのパッケージ内に搭
載された集積回路チップの入力端MESFETであり、74が終
端抵抗である。しかし、スイッチング速度が100psec或
いはそれ以下という高速動作の集積回路では、パッケー
ジ外部に終端抵抗をつけても、問題は完全には解決され
ない。整合終端部Ａ点からパッケージ内部の入力部MESF
ETのゲート端子Ｂ点までの配線がオープンスタブとな
り、これが入力信号のリンギングの原因となるからであ
る。これを避けるためには、整合抵抗をパッケージ内部
の、集積回路チップ近くに搭載することが必要である。
具体的には、厚膜印刷によりパッケージ内に終端抵抗を
設ける方法、或いはチップ抵抗を配置する方法等が考え
られる。しかし、通常内部に段差を有するパッケージ内
に厚膜印刷により抵抗を形成することは困難である。ま
た、チップ抵抗を搭載することは、パッケージ内に大き
いスペースを必要とするため、これも好ましくない。
第７図とは別の終端抵抗のとり方として、第８図に示
すフィードスルーと呼ばれる方式がある。これは、パッ
ケージの入力端子部Ａ点からの信号配線を入力部MESFET
73のゲート端子部Ｂを通過させてパッケージの他の端子
部Ｃまで配設し、この端子部Ｃ点に終端抵抗74を設け
る。この方式では、第７図の方式に比べてオープンスタ
ブ長は短くなるが、パッケージ内の信号入力配線数が単
純に２倍になる。従って更に集積回路の集積度が向上
し、入力端子数の増加、ボンディング・パッドの高密度
化が進むとパッケージ内配線が困難になる。
すフィードスルーと呼ばれる方式がある。これは、パッ
ケージの入力端子部Ａ点からの信号配線を入力部MESFET
73のゲート端子部Ｂを通過させてパッケージの他の端子
部Ｃまで配設し、この端子部Ｃ点に終端抵抗74を設け
る。この方式では、第７図の方式に比べてオープンスタ
ブ長は短くなるが、パッケージ内の信号入力配線数が単
純に２倍になる。従って更に集積回路の集積度が向上
し、入力端子数の増加、ボンディング・パッドの高密度
化が進むとパッケージ内配線が困難になる。
第７図および第８図の方式に共通の問題として、ワイ
ヤ・ボンディングの問題がある。パッケージ内部配線と
集積回路チップ上の端子との間をボンディング接続した
場合、通常弧を描いて接続されるボンディング・ワイヤ
が、ギガ・ビット/secの高速信号処理を行う集積回路で
はオープンスタブとして無視できない長さになる。また
そのバラツキは特性の均一性を損う。集積回路の高集積
化が進み、ボンディング・パッドが高密度になると、ボ
ンディングのツールが隣接するワイヤと接触してボンデ
ィングができなくなるという問題や、ボンディング・パ
ッドの大きさやピッチをある程度以上小さくできないた
めに集積回路チップサイズを余り小さくすることができ
ず、チップ上での信号配線長を短くできないといった問
題もある。
ヤ・ボンディングの問題がある。パッケージ内部配線と
集積回路チップ上の端子との間をボンディング接続した
場合、通常弧を描いて接続されるボンディング・ワイヤ
が、ギガ・ビット/secの高速信号処理を行う集積回路で
はオープンスタブとして無視できない長さになる。また
そのバラツキは特性の均一性を損う。集積回路の高集積
化が進み、ボンディング・パッドが高密度になると、ボ
ンディングのツールが隣接するワイヤと接触してボンデ
ィングができなくなるという問題や、ボンディング・パ
ッドの大きさやピッチをある程度以上小さくできないた
めに集積回路チップサイズを余り小さくすることができ
ず、チップ上での信号配線長を短くできないといった問
題もある。
（発明が解決しようとする問題点） 以上のように通常の半導体集積回路の実装構造では、
GaAs論理集積回路のような高速動作を行う場合その高速
性能を十分に引出すことができない、という問題があっ
た。
GaAs論理集積回路のような高速動作を行う場合その高速
性能を十分に引出すことができない、という問題があっ
た。
本発明はこの様な問題を解決した半導体集積回路装置
を提供することを目的とする。
を提供することを目的とする。
（問題点を解決するための手段） 本発明では、半導体集積回路チップの実装にTAB（Tap
e Automated Bonding）方式を採用する。TAB基板は、テ
ープ状の樹脂フィルムの集積回路チップが載置される部
分から放射状に配設された複数のリード配線を有する。
このTAB基板に、集積回路チップを実装する。この実装
方式は、テープキャリア或いはフィルムキャリア等とも
称される。この様なTAB方式の集積回路構造においても
本発明は、樹脂フィルム上のリード配線のうち集積回路
チップの高速信号入力端子に接続されるリード配線部
を、所定の特性インピーダンスに調整されたフィードス
ルー配線を構成する折返し配線としたことを特徴とす
る。
e Automated Bonding）方式を採用する。TAB基板は、テ
ープ状の樹脂フィルムの集積回路チップが載置される部
分から放射状に配設された複数のリード配線を有する。
このTAB基板に、集積回路チップを実装する。この実装
方式は、テープキャリア或いはフィルムキャリア等とも
称される。この様なTAB方式の集積回路構造においても
本発明は、樹脂フィルム上のリード配線のうち集積回路
チップの高速信号入力端子に接続されるリード配線部
を、所定の特性インピーダンスに調整されたフィードス
ルー配線を構成する折返し配線としたことを特徴とす
る。
そして、その折返し部と集積回路チップのボンディン
グパッドとを重ねて接続するようにしたことを特徴とす
る。
グパッドとを重ねて接続するようにしたことを特徴とす
る。
（作用） この様にTAB基板を用いれば、前述したオープンスタ
ブはなくなり、高速入力信号の波形歪みを十分に小さく
することができる。またTAB基板上のリード配線が直線
集積回路チップの端子パッドに接続されるため、通常の
パッケージを用いた場合のワイヤ・ボンディングが必要
なくなる。この結果、集積回路チップ上の端子パッドの
大きさやピッチに対する制限が緩和され、集積回路チッ
プをより小さくすることができる。これにより集積回路
チップ上での配線長を短くすることもできる。
ブはなくなり、高速入力信号の波形歪みを十分に小さく
することができる。またTAB基板上のリード配線が直線
集積回路チップの端子パッドに接続されるため、通常の
パッケージを用いた場合のワイヤ・ボンディングが必要
なくなる。この結果、集積回路チップ上の端子パッドの
大きさやピッチに対する制限が緩和され、集積回路チッ
プをより小さくすることができる。これにより集積回路
チップ上での配線長を短くすることもできる。
更に、TAB基板上のリード配線はフォト・エッチング
技術を利用して形成されるから、セラミック・パッケー
ジ内のリード配線に比べて配線幅えよび間隔を十分小さ
く、且つ高精度に設定することができる。従って入力端
子数の多い集積回路に対しても、フィードスルー配線を
容易に実現することができる。
技術を利用して形成されるから、セラミック・パッケー
ジ内のリード配線に比べて配線幅えよび間隔を十分小さ
く、且つ高精度に設定することができる。従って入力端
子数の多い集積回路に対しても、フィードスルー配線を
容易に実現することができる。
（実 施 例） 以下、本発明の実施例を説明する。
第１図は本発明の一実施例のGaAs集積回路実装構造を
示す図である。GaAs集積回路は具体的にはGaAsMESFETを
用いた、スイッチング速度100psec以下の高速動作をお
こなうマルチプレクサである。第１図（ａ）は、第１図
の集積回路チップ接続部領域表面の拡大平面図であり、
（ｂ）図はそのＺ−Ｚ′断面図である。また（ｃ）図
は、裏面の拡大平面図である。（ｄ）（ｅ）は集積回路
チップ実装の様子を示すＺ−Ｚ′断面図である。
示す図である。GaAs集積回路は具体的にはGaAsMESFETを
用いた、スイッチング速度100psec以下の高速動作をお
こなうマルチプレクサである。第１図（ａ）は、第１図
の集積回路チップ接続部領域表面の拡大平面図であり、
（ｂ）図はそのＺ−Ｚ′断面図である。また（ｃ）図
は、裏面の拡大平面図である。（ｄ）（ｅ）は集積回路
チップ実装の様子を示すＺ−Ｚ′断面図である。
TAB基板は、可撓性のポリイミド或いはガラスエポキ
シ等の樹脂フィルム１に、フォト・エッチングを利用し
てリード配線を形成したものである。通常第２図に示す
ように長尺のテープ状フィルムに繰返し配線パターンが
形成されており、これに集積回路チップが次々に搭載さ
れる。第２図では１つの折返し配線リードは、１つの配
線領域20として示されている。第１図ではその１チップ
搭載部とその周辺のリード配線部を示している。即ち、
第２図に示すように樹脂フィルム１の集積回路チップ載
置部には孔21が開けられ、ここにGaAs集積回路チップが
搭載される。樹脂フィルム１上のリード配線は、集積回
路チップ載置部から放射状にパターン形成されたCu膜で
あり、孔21の周縁部分でリード配線集積回路チップ上の
端子パッドに接続される。
シ等の樹脂フィルム１に、フォト・エッチングを利用し
てリード配線を形成したものである。通常第２図に示す
ように長尺のテープ状フィルムに繰返し配線パターンが
形成されており、これに集積回路チップが次々に搭載さ
れる。第２図では１つの折返し配線リードは、１つの配
線領域20として示されている。第１図ではその１チップ
搭載部とその周辺のリード配線部を示している。即ち、
第２図に示すように樹脂フィルム１の集積回路チップ載
置部には孔21が開けられ、ここにGaAs集積回路チップが
搭載される。樹脂フィルム１上のリード配線は、集積回
路チップ載置部から放射状にパターン形成されたCu膜で
あり、孔21の周縁部分でリード配線集積回路チップ上の
端子パッドに接続される。
TAB基板上のリード配線のうち、集積回路チップの一
つの入力端子に繋がる信号入力配線部に着目すると、第
１図に示すように、TAB基板上の外部接続端子部２から
集積回路チップの近傍までの往路を形成するリード配線
4Aがあり、これが集積回路チップ近傍で折返されて復路
を形成するリード配線4Bを通って外部接続端子部まで戻
る折返し配線となっている。この折返し配線により、チ
ップの入力端子に対してフィードスルー配線を構成して
いる。外部接続端子部が、この集積回路を搭載するボー
ド上の信号入力端子INに接続されることになる。そして
例えば折返し配線４の外部接続端子部が終端抵抗Ｒを介
して終端電位VTTに接続される。この実施例ではこの様
なリード配線４の部分に、コプラナ伝送線路構造を採用
している。即ちリード配線４は、一定の線幅d1を持ち、
且つその両側に一定の間隔d2のスペースをおいて終端電
位VTTに設定された地導体2,3が配設されてコプラナ伝送
線路を構成している。
つの入力端子に繋がる信号入力配線部に着目すると、第
１図に示すように、TAB基板上の外部接続端子部２から
集積回路チップの近傍までの往路を形成するリード配線
4Aがあり、これが集積回路チップ近傍で折返されて復路
を形成するリード配線4Bを通って外部接続端子部まで戻
る折返し配線となっている。この折返し配線により、チ
ップの入力端子に対してフィードスルー配線を構成して
いる。外部接続端子部が、この集積回路を搭載するボー
ド上の信号入力端子INに接続されることになる。そして
例えば折返し配線４の外部接続端子部が終端抵抗Ｒを介
して終端電位VTTに接続される。この実施例ではこの様
なリード配線４の部分に、コプラナ伝送線路構造を採用
している。即ちリード配線４は、一定の線幅d1を持ち、
且つその両側に一定の間隔d2のスペースをおいて終端電
位VTTに設定された地導体2,3が配設されてコプラナ伝送
線路を構成している。
折り曲り部も同心円を描いて線幅d1および線間隔d2が
一定に保たれて、特性インピーダンスが一定のコプラナ
伝送線路を形成している。リード配線４が円弧を描く折
返し部にはスルーホールが形成され、このリード配線４
と同じCu膜による導体層10,11が設けられており、
（ｄ）の例では、この導体層10,11が集積回路チップ７
の入力端子パッド８のバンプ電極（突起電極）９に接続
されている。
一定に保たれて、特性インピーダンスが一定のコプラナ
伝送線路を形成している。リード配線４が円弧を描く折
返し部にはスルーホールが形成され、このリード配線４
と同じCu膜による導体層10,11が設けられており、
（ｄ）の例では、この導体層10,11が集積回路チップ７
の入力端子パッド８のバンプ電極（突起電極）９に接続
されている。
バンプ電極９は通常、Ti−Ni−Pd,Ti−Ｗ−Au,Ti−Pt
−Au,Cr−Cu−Au等のバリア金属層を介してAuメッキに
より形成される。これに対してTAB基板側がCu層の場
合、これに予めSnメッキまたはAuメッキを施しておく。
このような導体層10,11はパンプ電極９（ｄ）又はリー
ド配線４とパンプ電極９（ｅ）を接合するには、350〜5
00℃程度のツール12を30〜80g/リードで接合部に押付
け、共晶接合（Au−Snの場合）或いは熱圧着接合（Au−
Auの場合）を行えばよい。これにより、TAB基板への集
積回路チップの固定が簡単に行われる。また、導体層1
0,11を介してボンディングツール12から充分な熱が伝達
される。
−Au,Cr−Cu−Au等のバリア金属層を介してAuメッキに
より形成される。これに対してTAB基板側がCu層の場
合、これに予めSnメッキまたはAuメッキを施しておく。
このような導体層10,11はパンプ電極９（ｄ）又はリー
ド配線４とパンプ電極９（ｅ）を接合するには、350〜5
00℃程度のツール12を30〜80g/リードで接合部に押付
け、共晶接合（Au−Snの場合）或いは熱圧着接合（Au−
Auの場合）を行えばよい。これにより、TAB基板への集
積回路チップの固定が簡単に行われる。また、導体層1
0,11を介してボンディングツール12から充分な熱が伝達
される。
第３図はフィードスルー配線が樹脂フィルム１を介し
て終端電位VTTを有する地導体５とマイクロストリップ
伝送線路を形成している場合を示す実施例である。終端
電位を有する地導体５はフィードスルー線路４とスルー
ホールにて接続される導体層10,11と接触しないように
第３図（ｃ）の様に、導体層10,11及びその近傍を除い
て一面を覆うようにしてある。チップ上のパッドとの接
続は第１図（ｄ）又は（ｅ）と同様にして行なわれる。
て終端電位VTTを有する地導体５とマイクロストリップ
伝送線路を形成している場合を示す実施例である。終端
電位を有する地導体５はフィードスルー線路４とスルー
ホールにて接続される導体層10,11と接触しないように
第３図（ｃ）の様に、導体層10,11及びその近傍を除い
て一面を覆うようにしてある。チップ上のパッドとの接
続は第１図（ｄ）又は（ｅ）と同様にして行なわれる。
第４図は第１図と第３図を組み合せたもので、フィー
ドスルー配線４は、終端電位VTTを有する地導体2,3及び
５とグランド付コプラナ線路を形成している。チップ上
のパッドとの接続は第１図（ｄ），（ｅ）と同様であ
る。
ドスルー配線４は、終端電位VTTを有する地導体2,3及び
５とグランド付コプラナ線路を形成している。チップ上
のパッドとの接続は第１図（ｄ），（ｅ）と同様であ
る。
リード配線設計の具体的な数値例を挙げる。例えばEC
L回路とコンパチブルなインタフェースを有するGaAs論
理集積回路では、入力信号配線を特性インピーダンス50
Ωとなるように設計し、終端抵抗50Ωをつける。いま樹
脂フィルム１が厚み75μｍ、比誘電率約3.2とすると、
リード配線４の線幅を50μｍ、これらの配線と地導体2,
3との間隔を30μｍとすることにより、特性インピーダ
ンス50Ωが得られる。
L回路とコンパチブルなインタフェースを有するGaAs論
理集積回路では、入力信号配線を特性インピーダンス50
Ωとなるように設計し、終端抵抗50Ωをつける。いま樹
脂フィルム１が厚み75μｍ、比誘電率約3.2とすると、
リード配線４の線幅を50μｍ、これらの配線と地導体2,
3との間隔を30μｍとすることにより、特性インピーダ
ンス50Ωが得られる。
この実施例によれば、TAB基板上でフィードスルー配
線を構成することにより、信号入力端子数が多い集積回
路の場合にも特性インピーダンス一定の信号入力配線を
容易に形成することができる。セラミック・パッケージ
上と異なり、TAB基板上ではフォト・エッチングにより
リード配線が形成されるため、線幅および線間隔の小さ
い配線が容易に且つ制御性よく得られるからである。従
って集積回路の入力端子数の増加、高密度化に容易に対
応することができる。また、ワイヤ・ボンディングを用
いないから、オープンスタブが小さくなって信号波形の
歪みが抑制され、オープンスタブの長さの均一性も向上
する結果、GaAs論理集積回路チップの高速性能が十分に
発揮される。ワイヤ・ボンディングを用いないことはま
た、集積回路チップ上の端子パッドの大きさや間隔を小
さくできることを意味し、この結果集積回路チップを小
さくして内部配線長を短くすることができる。これによ
り、集積回路の一層の高速化、高集積化を図ることがで
きる。
線を構成することにより、信号入力端子数が多い集積回
路の場合にも特性インピーダンス一定の信号入力配線を
容易に形成することができる。セラミック・パッケージ
上と異なり、TAB基板上ではフォト・エッチングにより
リード配線が形成されるため、線幅および線間隔の小さ
い配線が容易に且つ制御性よく得られるからである。従
って集積回路の入力端子数の増加、高密度化に容易に対
応することができる。また、ワイヤ・ボンディングを用
いないから、オープンスタブが小さくなって信号波形の
歪みが抑制され、オープンスタブの長さの均一性も向上
する結果、GaAs論理集積回路チップの高速性能が十分に
発揮される。ワイヤ・ボンディングを用いないことはま
た、集積回路チップ上の端子パッドの大きさや間隔を小
さくできることを意味し、この結果集積回路チップを小
さくして内部配線長を短くすることができる。これによ
り、集積回路の一層の高速化、高集積化を図ることがで
きる。
第１図〜第４図で説明した実施例の製法は例えば次の
通りである。先ず、パーフォレーション付の35mm幅の樹
脂フィルムに集積回路チップ搭載部、スルーホール等の
孔開けをし、裏面に18μｍ厚のCu箔をポリイミド系接着
材で貼り合わせる。次いで裏面のCu箔をフォトエッチン
グで所定パターンに加工する。そしてスルーホールをメ
ッキ等の手法でCuで埋設する。この後表面にやはり18μ
ｍ厚のCu箔を同様にして貼りつける。そして裏面をフォ
トレジストで覆い、表面に所定パターンのフォトレジス
トを形成してフォトエッチングをして、配線パターンを
形成し、表裏のフォトレジストを除去する。Cuの表面を
SnまたはAuでメッキを行なう場合は、Cu箔貼付けに続い
て行なえば良い。また表裏のパターニング順は逆でもよ
い。
通りである。先ず、パーフォレーション付の35mm幅の樹
脂フィルムに集積回路チップ搭載部、スルーホール等の
孔開けをし、裏面に18μｍ厚のCu箔をポリイミド系接着
材で貼り合わせる。次いで裏面のCu箔をフォトエッチン
グで所定パターンに加工する。そしてスルーホールをメ
ッキ等の手法でCuで埋設する。この後表面にやはり18μ
ｍ厚のCu箔を同様にして貼りつける。そして裏面をフォ
トレジストで覆い、表面に所定パターンのフォトレジス
トを形成してフォトエッチングをして、配線パターンを
形成し、表裏のフォトレジストを除去する。Cuの表面を
SnまたはAuでメッキを行なう場合は、Cu箔貼付けに続い
て行なえば良い。また表裏のパターニング順は逆でもよ
い。
本発明は上記実施例に限られない。
第５図は先に示した第３図の実施例に、更に一層樹脂
フィルムを加えた２層構造の例である。１層目1Aの構成
は第３図と全く同じである。第２層目は第１層目の導体
層11Aと接続されるようにスルーホールを形成し更にそ
のスルーホールに接続される様に導体層10B,11Bを形成
する。チップ上のパッドとの接続は第１図（ｄ），
（ｅ）と同様である。
フィルムを加えた２層構造の例である。１層目1Aの構成
は第３図と全く同じである。第２層目は第１層目の導体
層11Aと接続されるようにスルーホールを形成し更にそ
のスルーホールに接続される様に導体層10B,11Bを形成
する。チップ上のパッドとの接続は第１図（ｄ），
（ｅ）と同様である。
第６図は、第５図で示したものに、更に地導体2,3を
設けた構造である。チップ上のパッドとの接続は、第１
図（ｄ），（ｅ）と同様である。
設けた構造である。チップ上のパッドとの接続は、第１
図（ｄ），（ｅ）と同様である。
以上の実施例では、コプラナ伝送線路の外側の地導体
は、隣接する伝送線路間で連続膜とすることができる。
また、内側の地導体３内にくり抜き部が無いものも用い
ることができる。
は、隣接する伝送線路間で連続膜とすることができる。
また、内側の地導体３内にくり抜き部が無いものも用い
ることができる。
また、高速信号入力以外のリード配線も以上の実施例
で説明した様にスルーホールを先端部に設けてボンディ
ングパッドと接続すれば良い。
で説明した様にスルーホールを先端部に設けてボンディ
ングパッドと接続すれば良い。
終端抵抗は、TAB基板の外で集積回路搭載ボード上に
配置する構成の他、TAB基板上で折返し配線を構成する
リード配線を折返し後の適当な箇所で切断した形とし、
その折返し部側端部を一方の接続端とし、終端電位に接
続される地導体を他方の接続端として厚膜抵抗やチップ
抵抗等を配置する構造としてもよい。実施例では、終端
電位VTTを電流電位の一方VSSとは別に設けているが、集
積回路によってはこれらが共通の接地電位になることも
あり得る。また実施例では、MESFETを集積した高速GaAs
論理集積回路を例に挙げたが、他の高速動作の集積回路
にも同様に本発明を適用できる。
配置する構成の他、TAB基板上で折返し配線を構成する
リード配線を折返し後の適当な箇所で切断した形とし、
その折返し部側端部を一方の接続端とし、終端電位に接
続される地導体を他方の接続端として厚膜抵抗やチップ
抵抗等を配置する構造としてもよい。実施例では、終端
電位VTTを電流電位の一方VSSとは別に設けているが、集
積回路によってはこれらが共通の接地電位になることも
あり得る。また実施例では、MESFETを集積した高速GaAs
論理集積回路を例に挙げたが、他の高速動作の集積回路
にも同様に本発明を適用できる。
以上述べたように本発明によれば、TAB方式を適用
し、TAB基板上でフィードスルー配線を構成することに
よって、入力端子数の増加や高密度化に容易に対応する
ことができ、チップの高速性能を十分に発揮することが
できる半導体集積回路が得られる。
し、TAB基板上でフィードスルー配線を構成することに
よって、入力端子数の増加や高密度化に容易に対応する
ことができ、チップの高速性能を十分に発揮することが
できる半導体集積回路が得られる。
第１図は本発明の一実施例のGaAs論理集積回路のチップ
搭載領域の拡大図、第２図は長尺のテープフィルムの平
面図、第３図、第４図、第５図、第６図は更に他の実施
例の構成を示す平面図、第７図および第８図は従来の整
合終端の取り方を等価回路的に示す図である。 １……樹脂フィルム、2,3,5……地導体、 4A,4B……リード配線（フィードスルー配線） ７……GaAs集積回路チップ、 ８……ボンディング・パッド、 ９……バンプ電極、10,11……導体層。
搭載領域の拡大図、第２図は長尺のテープフィルムの平
面図、第３図、第４図、第５図、第６図は更に他の実施
例の構成を示す平面図、第７図および第８図は従来の整
合終端の取り方を等価回路的に示す図である。 １……樹脂フィルム、2,3,5……地導体、 4A,4B……リード配線（フィードスルー配線） ７……GaAs集積回路チップ、 ８……ボンディング・パッド、 ９……バンプ電極、10,11……導体層。
Claims (7)
- 【請求項１】集積回路チップ載置部から放射状に配設さ
れた複数のリード配線が形成された樹脂フィルムと、こ
の樹脂フィルムの前記チップ載置部に載置され、前記リ
ード配線がボンディング・パッドに接続された半導体集
積回路チップとを備えた半導体集積回路装置において、
前記集積回路チップの信号入力端子に接続されるリード
配線は、フィードスルー配線を構成する折返し配線とさ
れ、その折返し部と前記ボンディングパッドとが重ねら
れて接続されてなることを特徴とする半導体集積回路装
置。 - 【請求項２】前記フィードスルー配線を構成する折返し
配線部は、前記樹脂フィルムの裏面に地導体が形成され
たマイクロストリップ伝送線路を構成することを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記フィードスルー配線を構成する折返し
配線部は、前記樹脂フィルム上の折返し配線と同じ面に
折返し配線との間に所定間隔をもって地導体が形成され
たコプラナ伝送線路を構成することを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。 - 【請求項４】前記フィードスルー配線を構成する折返し
配線部は、前記樹脂フィルム上の折返し配線と同じ面に
折返し配線との間に所定間隔をもって地導体が形成さ
れ、樹脂フィルムの裏面にも導体が形成されたグランド
付コプラン伝送線路を構成することを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。 - 【請求項５】前記折返し部の樹脂フィルムにスルーホー
ルが形成され、樹脂フィルムの裏面にこのスルーホール
を介して前記折返し部と接続する導体層が設けられてい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - 【請求項６】前記導体層を介して前記折返し部とボンデ
ィングパッドとが接続されてなることを特徴とする特許
請求の範囲第５項記載の半導体集積回路装置。 - 【請求項７】前記フィードスルー配線を構成する折返し
配線部は、前記樹脂フィルムの裏面に地導体が形成され
たマイクロストリップ伝送線路を構成し、前記導体層及
びその近傍を除いて前記地導体が形成されてなることを
特徴とする特許請求の範囲第５項記載の半導体集積回路
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963987A JP2507447B2 (ja) | 1987-07-09 | 1987-07-09 | 半導体集積回路装置 |
| EP19880108701 EP0293838A3 (en) | 1987-06-02 | 1988-05-31 | Ic package for high-speed semiconductor integrated circuit device |
| US07/652,371 US5162896A (en) | 1987-06-02 | 1991-02-07 | IC package for high-speed semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963987A JP2507447B2 (ja) | 1987-07-09 | 1987-07-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414933A JPS6414933A (en) | 1989-01-19 |
| JP2507447B2 true JP2507447B2 (ja) | 1996-06-12 |
Family
ID=15890220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16963987A Expired - Fee Related JP2507447B2 (ja) | 1987-06-02 | 1987-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507447B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601867B2 (ja) * | 1988-03-31 | 1997-04-16 | 株式会社東芝 | 半導体集積回路実装基板、その製造方法および半導体集積回路装置 |
-
1987
- 1987-07-09 JP JP16963987A patent/JP2507447B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6414933A (en) | 1989-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817717B2 (ja) | 半導体装置およびその製造方法 | |
| JP2507476B2 (ja) | 半導体集積回路装置 | |
| JP2601867B2 (ja) | 半導体集積回路実装基板、その製造方法および半導体集積回路装置 | |
| KR900001273B1 (ko) | 반도체 집적회로 장치 | |
| JP3267409B2 (ja) | 半導体集積回路装置 | |
| US5977631A (en) | Semiconductor device including a semiconductor package with electromagnetic coupling slots | |
| JP2509027B2 (ja) | 半導体装置 | |
| JPH04127446A (ja) | 高速動作用半導体装置及びこの半導体装置に用いるフィルムキャリア | |
| JP2507447B2 (ja) | 半導体集積回路装置 | |
| JPH0828392B2 (ja) | 半導体集積回路装置 | |
| JP2543894B2 (ja) | 半導体集積回路装置 | |
| JP2507485B2 (ja) | 半導体集積回路装置 | |
| JP2971624B2 (ja) | 半導体集積回路装置およびこれを用いた半導体装置 | |
| JP2507483B2 (ja) | フィルムキャリアを用いた半導体集積回路装置 | |
| JP2677087B2 (ja) | 半導体集積回路 | |
| JPH05211279A (ja) | 混成集積回路 | |
| JP2789750B2 (ja) | 半導体装置 | |
| JPH07114217B2 (ja) | テープキャリア方式の半導体装置 | |
| JPH02140969A (ja) | 半導体集積回路装置 | |
| JPH04359464A (ja) | 半導体装置 | |
| JP2808963B2 (ja) | 半導体装置 | |
| JPH02306642A (ja) | 半導体集積回路実装装置 | |
| JPH05304244A (ja) | 半導体素子用パッケージ | |
| JPH07176572A (ja) | 多層配線ｔａｂ用テープキャリアおよびこれを用いた半導体装置 | |
| JPH05251617A (ja) | 電子回路素子搭載用リードフレーム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |