JP2817717B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2817717B2 JP2817717B2 JP8195925A JP19592596A JP2817717B2 JP 2817717 B2 JP2817717 B2 JP 2817717B2 JP 8195925 A JP8195925 A JP 8195925A JP 19592596 A JP19592596 A JP 19592596A JP 2817717 B2 JP2817717 B2 JP 2817717B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- metal plate
- resistor
- semiconductor device
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01083—Bismuth [Bi]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にマイクロストリップ構造の配線
パターンを有し、さらに終端抵抗を有するパッケージ内
に半導体チップを搭載してなる半導体装置およびその製
造方法に関するものである。
の製造方法に関し、特にマイクロストリップ構造の配線
パターンを有し、さらに終端抵抗を有するパッケージ内
に半導体チップを搭載してなる半導体装置およびその製
造方法に関するものである。
【0002】
【従来の技術】高速LSIでは、信号反射を抑制して波
形歪による誤動作を防止するために、信号配線に終端抵
抗を接続することが必要となるが、高密度実装を可能に
するために、外付けに代えLSIチップを収容するパッ
ケージ内に終端抵抗を形成することが行われている。図
8(a)は、特開平5−206202号公報にて提案さ
れたこの種半導体装置の平面図であり、図8(b)はそ
のC−C′線の断面図である。図8に示されるように、
中央部に開口部61aを設けたポリイミド系樹脂などか
らなる絶縁フィルム61の下面に先端が開口部61a内
に突出した金属リード64を設け、絶縁フィルム61の
上面に薄膜または厚膜からなる終端抵抗用の抵抗体66
を設け、抵抗体66の一端を絶縁フィルムに形成したス
ルーホール67を介して金属リード64に接続する。ま
た、半導体チップ62に設けたバンプ62aを金属リー
ド64の先端部に接続することにより、半導体チップ6
2を開口部61a内に搭載する。
形歪による誤動作を防止するために、信号配線に終端抵
抗を接続することが必要となるが、高密度実装を可能に
するために、外付けに代えLSIチップを収容するパッ
ケージ内に終端抵抗を形成することが行われている。図
8(a)は、特開平5−206202号公報にて提案さ
れたこの種半導体装置の平面図であり、図8(b)はそ
のC−C′線の断面図である。図8に示されるように、
中央部に開口部61aを設けたポリイミド系樹脂などか
らなる絶縁フィルム61の下面に先端が開口部61a内
に突出した金属リード64を設け、絶縁フィルム61の
上面に薄膜または厚膜からなる終端抵抗用の抵抗体66
を設け、抵抗体66の一端を絶縁フィルムに形成したス
ルーホール67を介して金属リード64に接続する。ま
た、半導体チップ62に設けたバンプ62aを金属リー
ド64の先端部に接続することにより、半導体チップ6
2を開口部61a内に搭載する。
【0003】ここで、抵抗体66の抵抗値は、伝送線路
となる金属リード64の特性インピーダンスとの整合を
図る値となされ、スルーホール64は伝送線路中の反射
を極力抑えるため開口部61aに極力近づけて形成され
る。また、この従来例では、パッケージ上に終端抵抗を
設けることで実装の簡略化、高密度化を図ることがで
き、終端抵抗を薄膜もしくは厚膜の微細加工が容易なプ
ロセスを用いて形成することにより抵抗精度を向上させ
ることができるものとされる。
となる金属リード64の特性インピーダンスとの整合を
図る値となされ、スルーホール64は伝送線路中の反射
を極力抑えるため開口部61aに極力近づけて形成され
る。また、この従来例では、パッケージ上に終端抵抗を
設けることで実装の簡略化、高密度化を図ることがで
き、終端抵抗を薄膜もしくは厚膜の微細加工が容易なプ
ロセスを用いて形成することにより抵抗精度を向上させ
ることができるものとされる。
【0004】
【発明が解決しようとする課題】上述した従来の半導体
装置では、パッケージの伝送線路である金属リードがマ
イクロストリップ線路などの特性インピーダンス変動が
小さい構造に形成されていないため、終端抵抗による反
射抑制などの効果が小さいという欠点がある。また、上
述した従来例では、外部との接続がパッケージの周辺部
に限定されており、さらに終端抵抗の一端が開放となっ
ているため、プリント基板などに実装する際に、終端抵
抗の接地電位や電源電位との電気的接続をパッケージの
周辺部において行わなければならず、実装面積および実
装工数を十分に減少することができなかった。特に、ピ
ン数が増加した場合には、パッケージ周辺部での接続が
輻輳するためプリント基板などへの実装が困難になると
いう問題が起こる。
装置では、パッケージの伝送線路である金属リードがマ
イクロストリップ線路などの特性インピーダンス変動が
小さい構造に形成されていないため、終端抵抗による反
射抑制などの効果が小さいという欠点がある。また、上
述した従来例では、外部との接続がパッケージの周辺部
に限定されており、さらに終端抵抗の一端が開放となっ
ているため、プリント基板などに実装する際に、終端抵
抗の接地電位や電源電位との電気的接続をパッケージの
周辺部において行わなければならず、実装面積および実
装工数を十分に減少することができなかった。特に、ピ
ン数が増加した場合には、パッケージ周辺部での接続が
輻輳するためプリント基板などへの実装が困難になると
いう問題が起こる。
【0005】さらに、終端抵抗を絶縁フィルム上に形成
する必要があるため薄膜を用いた場合、形成方法が蒸着
法に限定され高価となる。また、厚膜法(印刷法)で形
成する場合は、抵抗値の変動も大きくなるという欠点が
ある。薄膜法や電着(メッキ)法で形成する場合、所望
の抵抗値に対し通常−10〜+10%程度の製造ばらつ
きが発生するが、印刷法の場合は−20〜+20%以上
の製造ばらつきが生じる。したがって、本発明の解決す
べき課題は、第1に、終端抵抗の他端がパッケージ内に
おいて導電体に接続されるようにすることであり、第2
に、パッケージ内の配線パターンがマイクロストリップ
線構造となるようにすることであり、第3に、多ピン化
に対応できるパッケージ構造を提供することであり、第
4に、安価にかつ高精度に終端抵抗を形成しうるように
することである。
する必要があるため薄膜を用いた場合、形成方法が蒸着
法に限定され高価となる。また、厚膜法(印刷法)で形
成する場合は、抵抗値の変動も大きくなるという欠点が
ある。薄膜法や電着(メッキ)法で形成する場合、所望
の抵抗値に対し通常−10〜+10%程度の製造ばらつ
きが発生するが、印刷法の場合は−20〜+20%以上
の製造ばらつきが生じる。したがって、本発明の解決す
べき課題は、第1に、終端抵抗の他端がパッケージ内に
おいて導電体に接続されるようにすることであり、第2
に、パッケージ内の配線パターンがマイクロストリップ
線構造となるようにすることであり、第3に、多ピン化
に対応できるパッケージ構造を提供することであり、第
4に、安価にかつ高精度に終端抵抗を形成しうるように
することである。
【0006】
【課題を解決するための手段】上述した本発明の課題
は、 接地導体となる金属基板上に絶縁体フィルムを設
け、その上に配線パターンを形成する、 抵抗体を絶縁体フィルムの下面または上面に設け
る、 金属基板に開口を設け、この開口部に外部端子を形
成する、 という手段を採用することにより、解決することができ
る。
は、 接地導体となる金属基板上に絶縁体フィルムを設
け、その上に配線パターンを形成する、 抵抗体を絶縁体フィルムの下面または上面に設け
る、 金属基板に開口を設け、この開口部に外部端子を形
成する、 という手段を採用することにより、解決することができ
る。
【0007】
【発明の実施の形態】本発明による半導体装置は、接地
導体となる金属基板(15、25、35、45、55)
上に絶縁体フィルム(11、41)が設けられ、前記絶
縁体フィルム上に配線パターン(14、24、34、4
4、54、54a、54b)が形成され、前記配線パタ
ーンの一端に半導体チップ(12、42、52)の電極
(12a)が接続されているものであって、前記絶縁体
フィルムの表面または裏面には一端が前記配線パターン
を介して前記半導体チップの電極に接続され、他端が前
記金属基板に接続された抵抗体(16、26、36、4
6、56)が形成されていることを特徴としている。そ
して、好ましくは、前記金属板には、外部端子形成個所
に開口が形成され、該開口内に前記絶縁体フィルムに形
成されたスルーホール(17b、37)を介して前記配
線パターンと接続された外部端子(18、18a、3
8、38a)が形成される。
導体となる金属基板(15、25、35、45、55)
上に絶縁体フィルム(11、41)が設けられ、前記絶
縁体フィルム上に配線パターン(14、24、34、4
4、54、54a、54b)が形成され、前記配線パタ
ーンの一端に半導体チップ(12、42、52)の電極
(12a)が接続されているものであって、前記絶縁体
フィルムの表面または裏面には一端が前記配線パターン
を介して前記半導体チップの電極に接続され、他端が前
記金属基板に接続された抵抗体(16、26、36、4
6、56)が形成されていることを特徴としている。そ
して、好ましくは、前記金属板には、外部端子形成個所
に開口が形成され、該開口内に前記絶縁体フィルムに形
成されたスルーホール(17b、37)を介して前記配
線パターンと接続された外部端子(18、18a、3
8、38a)が形成される。
【0008】また、本発明による半導体装置の製造方法
は、(1)金属板上に抵抗体を形成する工程〔図3
(a)〕と、(2)前記金属板上に、絶縁体フィルムお
よび金属箔を接着するか、または、金属箔付き絶縁体フ
ィルムを接着する工程〔図3(b)、(c)〕と、
(3)前記金属箔をパターニングして配線パターンを形
成する工程〔図3(d)〕と、(4)前記絶縁体フィル
ムに選択的に開口を形成し該開口内に導電体層を形成す
ることにより前記配線パターンと前記抵抗体または前記
金属膜とを接続するスルーホールを形成する工程〔図3
(e)、(f)〕と、(5)前記金属板を選択的にエッ
チングして、前記抵抗体の少なくとも一部を露出させる
とともに、金属板の一部を外部端子接続部として他の部
分から分離する工程〔図3(g)〕と、(6)半導体チ
ップの電極を前記配線パターンの一端に接続する工程
と、を有するものである。そして、好ましくは、上記第
(1)の工程において、抵抗体は電着法により形成され
る。また、金属板に抵抗体を形成するのに代え、金属箔
の裏面に抵抗体を形成するようにすることができる。
は、(1)金属板上に抵抗体を形成する工程〔図3
(a)〕と、(2)前記金属板上に、絶縁体フィルムお
よび金属箔を接着するか、または、金属箔付き絶縁体フ
ィルムを接着する工程〔図3(b)、(c)〕と、
(3)前記金属箔をパターニングして配線パターンを形
成する工程〔図3(d)〕と、(4)前記絶縁体フィル
ムに選択的に開口を形成し該開口内に導電体層を形成す
ることにより前記配線パターンと前記抵抗体または前記
金属膜とを接続するスルーホールを形成する工程〔図3
(e)、(f)〕と、(5)前記金属板を選択的にエッ
チングして、前記抵抗体の少なくとも一部を露出させる
とともに、金属板の一部を外部端子接続部として他の部
分から分離する工程〔図3(g)〕と、(6)半導体チ
ップの電極を前記配線パターンの一端に接続する工程
と、を有するものである。そして、好ましくは、上記第
(1)の工程において、抵抗体は電着法により形成され
る。また、金属板に抵抗体を形成するのに代え、金属箔
の裏面に抵抗体を形成するようにすることができる。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [第1の実施例]図1(a)は、本発明に第1の実施例
を示す平面図であり、図1(b)はそのA−A′線での
断面図である。また、図2は底面図である。図1、図2
に示すように、ポリイミドなどからなる厚さ10〜10
0μm程度の絶縁体フィルム11上には、中央部に半導
体チップ12を搭載するためのアイランド13が形成さ
れ、その周囲にはこれを囲むように、配線パターン14
が放射状に形成されている。アイランド13と配線パタ
ーン14は、銅、アルミニウムなどからなる5〜50μ
m厚の金属箔により形成されている。この絶縁体フィル
ム11の配線パターン14形成面の反対側の面には、パ
ッケージ全体の剛性を高める、100〜200μm厚の
銅、ステンレスなどからなる金属板15が接着されてい
る。この金属板15は、例えば接地電位にて使用され
る。
て説明する。 [第1の実施例]図1(a)は、本発明に第1の実施例
を示す平面図であり、図1(b)はそのA−A′線での
断面図である。また、図2は底面図である。図1、図2
に示すように、ポリイミドなどからなる厚さ10〜10
0μm程度の絶縁体フィルム11上には、中央部に半導
体チップ12を搭載するためのアイランド13が形成さ
れ、その周囲にはこれを囲むように、配線パターン14
が放射状に形成されている。アイランド13と配線パタ
ーン14は、銅、アルミニウムなどからなる5〜50μ
m厚の金属箔により形成されている。この絶縁体フィル
ム11の配線パターン14形成面の反対側の面には、パ
ッケージ全体の剛性を高める、100〜200μm厚の
銅、ステンレスなどからなる金属板15が接着されてい
る。この金属板15は、例えば接地電位にて使用され
る。
【0010】この金属板15と絶縁体フィルム11の接
合面には、ニッケルクロム合金などの比較的シート抵抗
の高い金属材料からなる抵抗体16が形成されている。
抵抗体16は金属板15や配線パターン14のエッチン
グの際に腐食・損傷を受けない材質であることが必要で
あり、ニッケルクロム合金は耐薬品性に優れこの要件に
合致した材料である。ニッケルクロム合金の場合、0.
1μmの厚さで長さ1mm、幅0.2mmで50〜55
オームの抵抗体を得ることが可能である。
合面には、ニッケルクロム合金などの比較的シート抵抗
の高い金属材料からなる抵抗体16が形成されている。
抵抗体16は金属板15や配線パターン14のエッチン
グの際に腐食・損傷を受けない材質であることが必要で
あり、ニッケルクロム合金は耐薬品性に優れこの要件に
合致した材料である。ニッケルクロム合金の場合、0.
1μmの厚さで長さ1mm、幅0.2mmで50〜55
オームの抵抗体を得ることが可能である。
【0011】抵抗体16の一端は接地電位にある金属板
15に接続され、他端は絶縁体フィルム11に形成され
たスルーホール17aを介して配線パターン14に接続
されている。抵抗体16形成領域の金属板15は抵抗体
との接続部を除いてエッチングにより除去されている。
スルーホール17aは、絶縁体フィルム11を選択的に
エッチングして開口を形成しこの開口内に銅もしくはニ
ッケルをめっきなどにより埋め込むことにより形成され
る。アイランド13上には、銀ペーストなどのボンディ
ング材を介して半導体チップ12が搭載されており、半
導体チップ12上に形成されたパッド12aは、金また
はアルミニウムなどからなる金属細線19により配線パ
ターン14の一端に接続されている。配線パターン14
の他端はスルーホール17b、外部端子接続部18aを
介してはんだなどの低融点金属にて形成された外部端子
18と接続されている。半導体チップ12および金属細
線19は所望により破線で示すように樹脂により封止さ
れる。
15に接続され、他端は絶縁体フィルム11に形成され
たスルーホール17aを介して配線パターン14に接続
されている。抵抗体16形成領域の金属板15は抵抗体
との接続部を除いてエッチングにより除去されている。
スルーホール17aは、絶縁体フィルム11を選択的に
エッチングして開口を形成しこの開口内に銅もしくはニ
ッケルをめっきなどにより埋め込むことにより形成され
る。アイランド13上には、銀ペーストなどのボンディ
ング材を介して半導体チップ12が搭載されており、半
導体チップ12上に形成されたパッド12aは、金また
はアルミニウムなどからなる金属細線19により配線パ
ターン14の一端に接続されている。配線パターン14
の他端はスルーホール17b、外部端子接続部18aを
介してはんだなどの低融点金属にて形成された外部端子
18と接続されている。半導体チップ12および金属細
線19は所望により破線で示すように樹脂により封止さ
れる。
【0012】[第1の実施例の製造方法]次に、図1、
図2に示した本発明の第1の実施例の製造方法について
説明する。図3(a)〜(g)は、この第1の実施例の
製造方法を説明するための工程順断面図である。まず、
フォトリソグラフィ法により金属板15上に抵抗体形成
領域に開口を有するレジスト膜(図示なし)を形成し、
電着法によりニッケルクロム合金からなる抵抗体16を
形成し、マスクとして用いたレジスト膜を除去する〔図
3(a)〕。
図2に示した本発明の第1の実施例の製造方法について
説明する。図3(a)〜(g)は、この第1の実施例の
製造方法を説明するための工程順断面図である。まず、
フォトリソグラフィ法により金属板15上に抵抗体形成
領域に開口を有するレジスト膜(図示なし)を形成し、
電着法によりニッケルクロム合金からなる抵抗体16を
形成し、マスクとして用いたレジスト膜を除去する〔図
3(a)〕。
【0013】次に、金属板15の抵抗体16の形成され
た面側にポリイミドなどからなる絶縁体フィルム11を
接着する〔図3(b)〕。続いて、配線パターンを形成
するための金属箔10を絶縁体フィルム11上に接着す
る〔図3(c)〕。これらの接着は、ポリイミド系接着
剤などの有機系接着剤を介して行うかあるいは真空圧着
により行う。また、予めポリイミドフィルムに銅箔など
の金属箔が接着された銅張り樹脂フィルムを金属板上に
接着するようにすることもできる。
た面側にポリイミドなどからなる絶縁体フィルム11を
接着する〔図3(b)〕。続いて、配線パターンを形成
するための金属箔10を絶縁体フィルム11上に接着す
る〔図3(c)〕。これらの接着は、ポリイミド系接着
剤などの有機系接着剤を介して行うかあるいは真空圧着
により行う。また、予めポリイミドフィルムに銅箔など
の金属箔が接着された銅張り樹脂フィルムを金属板上に
接着するようにすることもできる。
【0014】次に、フォトエッチング法により金属箔1
0を所望の形状にパターニングして配線パターン14を
形成し〔図3(d)〕、次いで同様に絶縁体フィルム1
1をエッチングしてスルーホール形成個所に開口を形成
する〔図3(e)〕。このとき、金属箔10によりアイ
ランドを形成せずに金属板上に半導体チップをダイボン
ドする場合には、ダイボンド領域の絶縁体フィルムも同
時にエッチング除去しておく。この後、銅めっきやニッ
ケルめっきにより絶縁体フィルム11に形成した開口部
に金属を充填して、配線パターン14と抵抗体16とを
接続するスルーホール17a、および、配線パターン1
4と金属板15とを接続するスルーホール17bを形成
する〔図3(f)〕。次に、金属板15を選択的にエッ
チングして金属板14に接続される部分を除いて抵抗体
16の表面を露出させると共に、スルーホール17bに
接続された外部端子接続部18aを金属板15の他の部
分から分離する。続いて、配線パターン14のボンディ
ング領域を除いて絶縁保護膜20にて被覆する〔図3
(g)〕。その後、外部端子接続部18に低融点金属に
より外部端子を形成し、半導体チップを搭載すれば、図
1、図2に示される第1の実施例の半導体装置が得られ
る(但し、図1に示した例では、半導体チップは絶縁体
フィルム上に形成したアイランド上にボンディングされ
ていたが、図3に示されるパッケージでは金属板上にダ
イボンドされる)。
0を所望の形状にパターニングして配線パターン14を
形成し〔図3(d)〕、次いで同様に絶縁体フィルム1
1をエッチングしてスルーホール形成個所に開口を形成
する〔図3(e)〕。このとき、金属箔10によりアイ
ランドを形成せずに金属板上に半導体チップをダイボン
ドする場合には、ダイボンド領域の絶縁体フィルムも同
時にエッチング除去しておく。この後、銅めっきやニッ
ケルめっきにより絶縁体フィルム11に形成した開口部
に金属を充填して、配線パターン14と抵抗体16とを
接続するスルーホール17a、および、配線パターン1
4と金属板15とを接続するスルーホール17bを形成
する〔図3(f)〕。次に、金属板15を選択的にエッ
チングして金属板14に接続される部分を除いて抵抗体
16の表面を露出させると共に、スルーホール17bに
接続された外部端子接続部18aを金属板15の他の部
分から分離する。続いて、配線パターン14のボンディ
ング領域を除いて絶縁保護膜20にて被覆する〔図3
(g)〕。その後、外部端子接続部18に低融点金属に
より外部端子を形成し、半導体チップを搭載すれば、図
1、図2に示される第1の実施例の半導体装置が得られ
る(但し、図1に示した例では、半導体チップは絶縁体
フィルム上に形成したアイランド上にボンディングされ
ていたが、図3に示されるパッケージでは金属板上にダ
イボンドされる)。
【0015】[第2の実施例]図4は、本発明の第2の
実施例を示す断面図である。本実施例においては、抵抗
体26の両端はスルーホール27を介して配線パターン
24に接続されている。すなわち、抵抗体26は配線パ
ターン24に対し直列に接続された構造となつている。
本実施例では、抵抗体は金属板25とは接続する必要が
ないため、抵抗体形成領域の金属板はエッチングにより
完全に除去されている。このような終端抵抗の接続構造
は、一般に直列終端と呼ばれ双方向の信号伝送を行うパ
ス系配線で多く採用されている方式である。
実施例を示す断面図である。本実施例においては、抵抗
体26の両端はスルーホール27を介して配線パターン
24に接続されている。すなわち、抵抗体26は配線パ
ターン24に対し直列に接続された構造となつている。
本実施例では、抵抗体は金属板25とは接続する必要が
ないため、抵抗体形成領域の金属板はエッチングにより
完全に除去されている。このような終端抵抗の接続構造
は、一般に直列終端と呼ばれ双方向の信号伝送を行うパ
ス系配線で多く採用されている方式である。
【0016】[第3の実施例]次に、図5を参照して本
発明の第3の実施例について説明する。図5は、第3の
実施例の外部端子付近の状態を示す断面図である。本実
施例においては、抵抗体36の一端は金属板35に接続
され、他端はスルーホール37を介して配線パターン3
4と接続された外部端子接続部38aと接続されてい
る。この外部端子接続部38aは、金属板35の本体よ
りエッチングにより切り離された金属板部分である。外
部端子接続部38aには、低融点金属ボールなどにより
外部端子38が形成されている。図5に示した構造で
は、抵抗体36を外部端子接続部38a直近に配置した
ことにより半導体チップ近傍の金属板35を除去する必
要がなくなり、電源電位導体または接地電位導体として
用いられる金属板に、より高い放熱作用を持たせること
ができる。
発明の第3の実施例について説明する。図5は、第3の
実施例の外部端子付近の状態を示す断面図である。本実
施例においては、抵抗体36の一端は金属板35に接続
され、他端はスルーホール37を介して配線パターン3
4と接続された外部端子接続部38aと接続されてい
る。この外部端子接続部38aは、金属板35の本体よ
りエッチングにより切り離された金属板部分である。外
部端子接続部38aには、低融点金属ボールなどにより
外部端子38が形成されている。図5に示した構造で
は、抵抗体36を外部端子接続部38a直近に配置した
ことにより半導体チップ近傍の金属板35を除去する必
要がなくなり、電源電位導体または接地電位導体として
用いられる金属板に、より高い放熱作用を持たせること
ができる。
【0017】[第4の実施例]次に、図6を参照して本
発明の第4の実施例について説明する。図6は、第4の
実施例の半導体チップ搭載部付近の状態を示す断面図で
ある。本実施例においては、抵抗体46は、絶縁体フィ
ルム41の金属箔側の面に形成されており、アイランド
43と配線パターン44との間に挿入されている。この
抵抗体は、金属箔側に電着により形成されたものであっ
て、絶縁体フィルム41上に金属箔を接着し、金属箔を
パターニングすることによりその表面の一部を露出させ
たものである。この実施例の特徴は、最も半導体チップ
42に近い位置に抵抗体41を設置できる点があげら
れ、信号反射の抑制効果を最大限引き出すことが可能で
ある。但し、抵抗体形成のために微細加工が必要とな
る。
発明の第4の実施例について説明する。図6は、第4の
実施例の半導体チップ搭載部付近の状態を示す断面図で
ある。本実施例においては、抵抗体46は、絶縁体フィ
ルム41の金属箔側の面に形成されており、アイランド
43と配線パターン44との間に挿入されている。この
抵抗体は、金属箔側に電着により形成されたものであっ
て、絶縁体フィルム41上に金属箔を接着し、金属箔を
パターニングすることによりその表面の一部を露出させ
たものである。この実施例の特徴は、最も半導体チップ
42に近い位置に抵抗体41を設置できる点があげら
れ、信号反射の抑制効果を最大限引き出すことが可能で
ある。但し、抵抗体形成のために微細加工が必要とな
る。
【0018】[第5の実施例]次に、本発明の第5の実
施例について説明する。図7(a)は、第5の実施例の
半導体体チップ搭載部付近の状態を示す断面図であり、
図7(b)はそのB−B′線での断面図である。本実施
例においては、アイランド53と配線パターン53との
間に、環状の電源用ボンディングリング54aと接地用
ボンディングリング54bとが形成されており、抵抗体
56は、配線パターン54と電源用ボンディングリング
54aとの間に設けられている。電源用ボンデインクリ
ング54aは、配線パターンの一部〔図7(a)ではコ
ーナ部の配線〕と接続され外部端子に導出される。ま
た、接地用ボンディングリング54bは、スルーホール
により金属板55と接続されている。この実施例は、配
線をマイクロストリップ構造にするとともに、終端抵抗
を信号配線と電源配線間に接地したものである。この実
施例でも第4の実施例と同様に抵抗体56は、配線パタ
ーン54などを形成する金属箔側に電着により形成され
ている。
施例について説明する。図7(a)は、第5の実施例の
半導体体チップ搭載部付近の状態を示す断面図であり、
図7(b)はそのB−B′線での断面図である。本実施
例においては、アイランド53と配線パターン53との
間に、環状の電源用ボンディングリング54aと接地用
ボンディングリング54bとが形成されており、抵抗体
56は、配線パターン54と電源用ボンディングリング
54aとの間に設けられている。電源用ボンデインクリ
ング54aは、配線パターンの一部〔図7(a)ではコ
ーナ部の配線〕と接続され外部端子に導出される。ま
た、接地用ボンディングリング54bは、スルーホール
により金属板55と接続されている。この実施例は、配
線をマイクロストリップ構造にするとともに、終端抵抗
を信号配線と電源配線間に接地したものである。この実
施例でも第4の実施例と同様に抵抗体56は、配線パタ
ーン54などを形成する金属箔側に電着により形成され
ている。
【0019】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、実施例ではワイヤボンディン
グにより半導体チップのパッドと配線パターン間を接続
していたが、半導体チップにフリップチップタイプのも
のを用い、フェースダウン方式で配線パターンにボンデ
ィングするようにすることもできる。また、外部端子
は、パッケージの周辺部にのみ配置するのではなく、パ
ッケージ底面の中央部にも配置(所謂エリア配置)する
ことができる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、実施例ではワイヤボンディン
グにより半導体チップのパッドと配線パターン間を接続
していたが、半導体チップにフリップチップタイプのも
のを用い、フェースダウン方式で配線パターンにボンデ
ィングするようにすることもできる。また、外部端子
は、パッケージの周辺部にのみ配置するのではなく、パ
ッケージ底面の中央部にも配置(所謂エリア配置)する
ことができる。
【0020】
【発明の効果】以上説明したように、本発明による半導
体装置は、金属板上に絶縁体フィルムを設けその上に信
号配線を形成し、終端抵抗を絶縁体フィルムの上面また
は下面に設置したものであるので、終端抵抗をパッケー
ジ内において終端させることができ、実装密度の向上と
実装工数の短縮を図ることができる。また、信号配線を
マイクロストリップ線構造とすることができるため、特
性インピーダンスを安定化させることができる。また、
これにより、終端抵抗の反射抑制効果を安定化させるこ
とができる。さらに、抵抗体を電着により形成すること
ができるため、高精度の終端抵抗を有する半導体装置を
ローコストで製造することが可能になる。
体装置は、金属板上に絶縁体フィルムを設けその上に信
号配線を形成し、終端抵抗を絶縁体フィルムの上面また
は下面に設置したものであるので、終端抵抗をパッケー
ジ内において終端させることができ、実装密度の向上と
実装工数の短縮を図ることができる。また、信号配線を
マイクロストリップ線構造とすることができるため、特
性インピーダンスを安定化させることができる。また、
これにより、終端抵抗の反射抑制効果を安定化させるこ
とができる。さらに、抵抗体を電着により形成すること
ができるため、高精度の終端抵抗を有する半導体装置を
ローコストで製造することが可能になる。
【図1】 本発明の第1の実施例の平面図とそのA−
A′線での断面図。
A′線での断面図。
【図2】 本発明の第1の実施例の底面図。
【図3】 本発明の第1の実施例の製造方法を説明する
ための工程順の断面図。
ための工程順の断面図。
【図4】 本発明の第2の実施例の断面図。
【図5】 本発明の第3の実施例の要部断面図。
【図6】 本発明の第4の実施例の要部断面図。
【図7】 本発明の第5の実施例の要部平面図とそのB
−B′線での断面図。
−B′線での断面図。
【図8】 従来例の平面図とそのC−C′線での断面
図。
図。
10 金属箔 11、41 絶縁体フィルム 12、42、52 半導体チップ 12a パッド 13、43、53 アイランド 14、24、34、44、54 配線パターン 54a 電源用ボンディングリング 54b 接地用ボンディングリング 15、25、35、45、55 金属板 16、26、36、46、56 抵抗体 17a、17b、27、37、47 スルーホール 18、38 外部端子 18a、38a 外部端子接続部 19 金属細線 20 絶縁保護膜 61 絶縁フィルム 61a 開口部 62 半導体チップ 62a バンプ 64 金属リード 66 抵抗体 67 スルーホール
Claims (9)
- 【請求項1】 接地導体となる金属基板上に絶縁体フィ
ルムが設けられ、前記絶縁体フィルム上に配線パターン
が形成され、前記配線パターンの一端に半導体チップの
電極が接続されている半導体装置において、前記絶縁体
フィルムの表面または裏面には一端が前記配線パターン
を介して前記半導体チップの電極に接続され、他端が前
記金属基板に接続された抵抗体が形成されていることを
特徴とする半導体装置。 - 【請求項2】 前記金属板には、外部端子形成個所に開
口が形成され、該開口内に前記絶縁体フィルムに形成さ
れたスルーホールを介して前記配線パターンに接続され
た外部端子が形成されていることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 前記抵抗体は、一端が前記絶縁体フィル
ムに形成されたスルーホールを介して前記配線パターン
に接続されて前記絶縁体フィルムの裏面に形成され、そ
の他端は前記金属板に直接接続さていることを特徴とす
る請求項1記載の半導体装置。 - 【請求項4】 前記抵抗体は、前記絶縁体フィルムの表
面に形成され、その他端は前記配線パターンと同時に前
記絶縁体フィルム上に形成された導電体層を介して前記
金属基板に接続されていることを特徴とする請求項1記
載の半導体装置。 - 【請求項5】 前記絶縁体フィルム上にはアイランドが
形成されており、該アイランド上には、電極が金属細線
により前記配線パターンに接続された半導体チップが搭
載されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項6】 外部端子形成個所に開口を有し、接地導
体となる金属板と、前記金属板上に設けられた絶縁体フ
ィルムと、前記絶縁体フィルム上に形成された配線パタ
ーンと、前記金属板の開口部内に形成された、前記絶縁
体フィルムに形成されたスルーホールを介して前記配線
パターンに接続された外部端子と、前記配線パターンの
一端に電極が接続された半導体チップと、を有すること
を特徴とする半導体装置。 - 【請求項7】 (1)金属板上に抵抗体を形成する工程
と、 (2)前記金属板上に、絶縁体フィルムおよび金属箔を
接着するか、または、金属箔付き絶縁体フィルムを接着
する工程と、 (3)前記金属箔をパターニングして配線パターンを形
成する工程と、 (4)前記絶縁体フィルムに選択的に開口を形成し該開
口内に導電体層を形成することにより前記配線パターン
と前記抵抗体または前記金属板とを接続するスルーホー
ルを形成する工程と、 (5)前記金属板を選択的にエッチングして、前記抵抗
体の少なくとも一部を露出させるとともに、金属板の一
部を外部端子接続部として他の部分から分離する工程
と、 (6)半導体チップの電極を前記配線パターンの一端に
接続する工程と、 を有する半導体装置の製造方法。 - 【請求項8】 (1)金属板上に絶縁体フィルムを接着
する工程と、 (2)前記絶縁体フィルム上に、裏面に抵抗体が形成さ
れた金属箔を接着するする工程と、 (3)前記金属箔をパターニングして配線パターンを形
成するとともに前記抵抗体の表面の一部を露出させる工
程と、 (4)前記絶縁体フィルムに選択的に開口を形成し該開
口内に導電体層を形成することにより前記配線パターン
と前記金属板とを接続するスルーホールを形成する工程
と、 (5)前記金属板を選択的にエッチングして、前記スル
ーホールの内の選択されたスルーホールに接続された金
属板の部分を外部端子接続部として他の部分から分離す
る工程と、 (6)半導体チップの電極を前記配線パターンの一端に
接続する工程と、 を有する半導体装置の製造方法。 - 【請求項9】 前記抵抗体が前記金属板上または前記金
属箔裏面にメッキ法により形成されることを特徴とする
請求項7または8記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8195925A JP2817717B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体装置およびその製造方法 |
US09/065,411 US5889325A (en) | 1996-07-25 | 1998-04-24 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8195925A JP2817717B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体装置およびその製造方法 |
US09/065,411 US5889325A (en) | 1996-07-25 | 1998-04-24 | Semiconductor device and method of manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1041434A JPH1041434A (ja) | 1998-02-13 |
JP2817717B2 true JP2817717B2 (ja) | 1998-10-30 |
Family
ID=26509420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8195925A Expired - Fee Related JP2817717B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5889325A (ja) |
JP (1) | JP2817717B2 (ja) |
Families Citing this family (88)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2917964B2 (ja) * | 1997-05-02 | 1999-07-12 | 日本電気株式会社 | 半導体装置構造及びその製造方法 |
US6380623B1 (en) * | 1999-10-15 | 2002-04-30 | Hughes Electronics Corporation | Microcircuit assembly having dual-path grounding and negative self-bias |
US6344687B1 (en) * | 1999-12-22 | 2002-02-05 | Chih-Kung Huang | Dual-chip packaging |
US6689976B1 (en) * | 2002-10-08 | 2004-02-10 | Agilent Technologies, Inc. | Electrically isolated liquid metal micro-switches for integrally shielded microcircuits |
US7893435B2 (en) * | 2000-04-18 | 2011-02-22 | E Ink Corporation | Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough |
US6320757B1 (en) * | 2000-07-12 | 2001-11-20 | Advanced Semiconductor Engineering, Inc. | Electronic package |
US6707145B2 (en) * | 2000-12-29 | 2004-03-16 | Intel Corporation | Efficient multiple power and ground distribution of SMT IC packages |
KR100411811B1 (ko) * | 2001-04-02 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
US7078849B2 (en) * | 2001-10-31 | 2006-07-18 | Agilent Technologies, Inc. | Longitudinal piezoelectric optical latching relay |
DE10203397B4 (de) * | 2002-01-29 | 2007-04-19 | Siemens Ag | Chip-Size-Package mit integriertem passiven Bauelement |
US6741767B2 (en) * | 2002-03-28 | 2004-05-25 | Agilent Technologies, Inc. | Piezoelectric optical relay |
US20030194170A1 (en) * | 2002-04-10 | 2003-10-16 | Wong Marvin Glenn | Piezoelectric optical demultiplexing switch |
US6750594B2 (en) | 2002-05-02 | 2004-06-15 | Agilent Technologies, Inc. | Piezoelectrically actuated liquid metal switch |
US6927529B2 (en) | 2002-05-02 | 2005-08-09 | Agilent Technologies, Inc. | Solid slug longitudinal piezoelectric latching relay |
US6756551B2 (en) | 2002-05-09 | 2004-06-29 | Agilent Technologies, Inc. | Piezoelectrically actuated liquid metal switch |
DE10228328A1 (de) * | 2002-06-25 | 2004-01-22 | Epcos Ag | Elektronisches Bauelement mit einem Mehrlagensubstrat und Herstellungsverfahren |
US20040112727A1 (en) * | 2002-12-12 | 2004-06-17 | Wong Marvin Glenn | Laser cut channel plate for a switch |
US7022926B2 (en) * | 2002-12-12 | 2006-04-04 | Agilent Technologies, Inc. | Ultrasonically milled channel plate for a switch |
US6787719B2 (en) * | 2002-12-12 | 2004-09-07 | Agilent Technologies, Inc. | Switch and method for producing the same |
US6855898B2 (en) * | 2002-12-12 | 2005-02-15 | Agilent Technologies, Inc. | Ceramic channel plate for a switch |
US6774324B2 (en) | 2002-12-12 | 2004-08-10 | Agilent Technologies, Inc. | Switch and production thereof |
US6743990B1 (en) | 2002-12-12 | 2004-06-01 | Agilent Technologies, Inc. | Volume adjustment apparatus and method for use |
US7019235B2 (en) | 2003-01-13 | 2006-03-28 | Agilent Technologies, Inc. | Photoimaged channel plate for a switch |
US6809277B2 (en) * | 2003-01-22 | 2004-10-26 | Agilent Technologies, Inc. | Method for registering a deposited material with channel plate channels, and switch produced using same |
US6747222B1 (en) | 2003-02-04 | 2004-06-08 | Agilent Technologies, Inc. | Feature formation in a nonphotoimagable material and switch incorporating same |
US6825429B2 (en) * | 2003-03-31 | 2004-11-30 | Agilent Technologies, Inc. | Hermetic seal and controlled impedance RF connections for a liquid metal micro switch |
US20040201447A1 (en) * | 2003-04-14 | 2004-10-14 | Wong Marvin Glenn | Thin-film resistor device |
US6816641B2 (en) * | 2003-04-14 | 2004-11-09 | Agilent Technologies, Inc. | Method and structure for a solid slug caterpillar piezoelectric optical relay |
US6765161B1 (en) | 2003-04-14 | 2004-07-20 | Agilent Technologies, Inc. | Method and structure for a slug caterpillar piezoelectric latching reflective optical relay |
US6730866B1 (en) | 2003-04-14 | 2004-05-04 | Agilent Technologies, Inc. | High-frequency, liquid metal, latching relay array |
US6903490B2 (en) * | 2003-04-14 | 2005-06-07 | Agilent Technologies, Inc. | Longitudinal mode optical latching relay |
US6888977B2 (en) * | 2003-04-14 | 2005-05-03 | Agilent Technologies, Inc. | Polymeric liquid metal optical switch |
US7048519B2 (en) * | 2003-04-14 | 2006-05-23 | Agilent Technologies, Inc. | Closed-loop piezoelectric pump |
US6920259B2 (en) * | 2003-04-14 | 2005-07-19 | Agilent Technologies, Inc. | Longitudinal electromagnetic latching optical relay |
US6774325B1 (en) | 2003-04-14 | 2004-08-10 | Agilent Technologies, Inc. | Reducing oxides on a switching fluid in a fluid-based switch |
US6876132B2 (en) * | 2003-04-14 | 2005-04-05 | Agilent Technologies, Inc. | Method and structure for a solid slug caterpillar piezoelectric relay |
US6794591B1 (en) | 2003-04-14 | 2004-09-21 | Agilent Technologies, Inc. | Fluid-based switches |
US6924443B2 (en) * | 2003-04-14 | 2005-08-02 | Agilent Technologies, Inc. | Reducing oxides on a switching fluid in a fluid-based switch |
US6956990B2 (en) * | 2003-04-14 | 2005-10-18 | Agilent Technologies, Inc. | Reflecting wedge optical wavelength multiplexer/demultiplexer |
US6882088B2 (en) * | 2003-04-14 | 2005-04-19 | Agilent Technologies, Inc. | Bending-mode latching relay |
US6803842B1 (en) | 2003-04-14 | 2004-10-12 | Agilent Technologies, Inc. | Longitudinal mode solid slug optical latching relay |
US6798937B1 (en) | 2003-04-14 | 2004-09-28 | Agilent Technologies, Inc. | Pressure actuated solid slug optical latching relay |
US6885133B2 (en) * | 2003-04-14 | 2005-04-26 | Agilent Technologies, Inc. | High frequency bending-mode latching relay |
US6903287B2 (en) * | 2003-04-14 | 2005-06-07 | Agilent Technologies, Inc. | Liquid metal optical relay |
US6903493B2 (en) * | 2003-04-14 | 2005-06-07 | Agilent Technologies, Inc. | Inserting-finger liquid metal relay |
US6879088B2 (en) * | 2003-04-14 | 2005-04-12 | Agilent Technologies, Inc. | Insertion-type liquid metal latching relay array |
US6946775B2 (en) * | 2003-04-14 | 2005-09-20 | Agilent Technologies, Inc. | Method and structure for a slug assisted longitudinal piezoelectrically actuated liquid metal optical switch |
US6870111B2 (en) * | 2003-04-14 | 2005-03-22 | Agilent Technologies, Inc. | Bending mode liquid metal switch |
US6818844B2 (en) * | 2003-04-14 | 2004-11-16 | Agilent Technologies, Inc. | Method and structure for a slug assisted pusher-mode piezoelectrically actuated liquid metal optical switch |
US6946776B2 (en) * | 2003-04-14 | 2005-09-20 | Agilent Technologies, Inc. | Method and apparatus for maintaining a liquid metal switch in a ready-to-switch condition |
US6876133B2 (en) * | 2003-04-14 | 2005-04-05 | Agilent Technologies, Inc. | Latching relay with switch bar |
US6891116B2 (en) * | 2003-04-14 | 2005-05-10 | Agilent Technologies, Inc. | Substrate with liquid electrode |
US6961487B2 (en) * | 2003-04-14 | 2005-11-01 | Agilent Technologies, Inc. | Method and structure for a pusher-mode piezoelectrically actuated liquid metal optical switch |
US6894237B2 (en) * | 2003-04-14 | 2005-05-17 | Agilent Technologies, Inc. | Formation of signal paths to increase maximum signal-carrying frequency of a fluid-based switch |
US6876130B2 (en) * | 2003-04-14 | 2005-04-05 | Agilent Technologies, Inc. | Damped longitudinal mode latching relay |
US6900578B2 (en) * | 2003-04-14 | 2005-05-31 | Agilent Technologies, Inc. | High frequency latching relay with bending switch bar |
US6903492B2 (en) * | 2003-04-14 | 2005-06-07 | Agilent Technologies, Inc. | Wetting finger latching piezoelectric relay |
US6770827B1 (en) | 2003-04-14 | 2004-08-03 | Agilent Technologies, Inc. | Electrical isolation of fluid-based switches |
US6768068B1 (en) | 2003-04-14 | 2004-07-27 | Agilent Technologies, Inc. | Method and structure for a slug pusher-mode piezoelectrically actuated liquid metal switch |
US7071432B2 (en) * | 2003-04-14 | 2006-07-04 | Agilent Technologies, Inc. | Reduction of oxides in a fluid-based switch |
US6838959B2 (en) * | 2003-04-14 | 2005-01-04 | Agilent Technologies, Inc. | Longitudinal electromagnetic latching relay |
US6879089B2 (en) * | 2003-04-14 | 2005-04-12 | Agilent Technologies, Inc. | Damped longitudinal mode optical latching relay |
US6894424B2 (en) * | 2003-04-14 | 2005-05-17 | Agilent Technologies, Inc. | High frequency push-mode latching relay |
US6891315B2 (en) * | 2003-04-14 | 2005-05-10 | Agilent Technologies, Inc. | Shear mode liquid metal switch |
US6762378B1 (en) | 2003-04-14 | 2004-07-13 | Agilent Technologies, Inc. | Liquid metal, latching relay with face contact |
US6906271B2 (en) * | 2003-04-14 | 2005-06-14 | Agilent Technologies, Inc. | Fluid-based switch |
US6876131B2 (en) * | 2003-04-14 | 2005-04-05 | Agilent Technologies, Inc. | High-frequency, liquid metal, latching relay with face contact |
US7070908B2 (en) * | 2003-04-14 | 2006-07-04 | Agilent Technologies, Inc. | Feature formation in thick-film inks |
US6841746B2 (en) * | 2003-04-14 | 2005-01-11 | Agilent Technologies, Inc. | Bent switching fluid cavity |
US7012354B2 (en) * | 2003-04-14 | 2006-03-14 | Agilent Technologies, Inc. | Method and structure for a pusher-mode piezoelectrically actuated liquid metal switch |
US6740829B1 (en) | 2003-04-14 | 2004-05-25 | Agilent Technologies, Inc. | Insertion-type liquid metal latching relay |
US6831532B2 (en) * | 2003-04-14 | 2004-12-14 | Agilent Technologies, Inc. | Push-mode latching relay |
US6925223B2 (en) * | 2003-04-14 | 2005-08-02 | Agilent Technologies, Inc. | Pressure actuated optical latching relay |
US6750413B1 (en) | 2003-04-25 | 2004-06-15 | Agilent Technologies, Inc. | Liquid metal micro switches using patterned thick film dielectric as channels and a thin ceramic or glass cover plate |
US6777630B1 (en) | 2003-04-30 | 2004-08-17 | Agilent Technologies, Inc. | Liquid metal micro switches using as channels and heater cavities matching patterned thick film dielectric layers on opposing thin ceramic plates |
US6759610B1 (en) | 2003-06-05 | 2004-07-06 | Agilent Technologies, Inc. | Multi-layer assembly of stacked LIMMS devices with liquid metal vias |
US6759611B1 (en) | 2003-06-16 | 2004-07-06 | Agilent Technologies, Inc. | Fluid-based switches and methods for producing the same |
US6833520B1 (en) * | 2003-06-16 | 2004-12-21 | Agilent Technologies, Inc. | Suspended thin-film resistor |
US6781074B1 (en) | 2003-07-30 | 2004-08-24 | Agilent Technologies, Inc. | Preventing corrosion degradation in a fluid-based switch |
US6787720B1 (en) | 2003-07-31 | 2004-09-07 | Agilent Technologies, Inc. | Gettering agent and method to prevent corrosion in a fluid switch |
US7245023B1 (en) * | 2004-06-11 | 2007-07-17 | Bridge Semiconductor Corporation | Semiconductor chip assembly with solder-attached ground plane |
US7666750B2 (en) * | 2006-09-13 | 2010-02-23 | Agere Systems Inc. | Bipolar device having improved capacitance |
JP2009027013A (ja) * | 2007-07-20 | 2009-02-05 | Cmk Corp | 半導体装置 |
US8148804B2 (en) | 2008-01-15 | 2012-04-03 | Dai Nippon Printing Co., Ltd. | Wiring device for semiconductor device, composite wiring device for semiconductor device, and resin-sealed semiconductor device |
US7847391B2 (en) * | 2008-07-01 | 2010-12-07 | Texas Instruments Incorporated | Manufacturing method for integrating a shunt resistor into a semiconductor package |
TWI501371B (zh) * | 2009-01-13 | 2015-09-21 | Dainippon Printing Co Ltd | A wiring member for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed type semiconductor device |
JP5293469B2 (ja) | 2009-07-13 | 2013-09-18 | 大日本印刷株式会社 | 半導体装置用複合配線部材および樹脂封止型半導体装置 |
JP6958274B2 (ja) * | 2017-11-16 | 2021-11-02 | 富士電機株式会社 | 電力用半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088321B2 (ja) * | 1987-01-19 | 1996-01-29 | 住友電気工業株式会社 | 集積回路パツケ−ジ |
JP2752657B2 (ja) * | 1988-10-13 | 1998-05-18 | 川崎製鉄株式会社 | 深絞り成形性に優れた軟質熱延鋼板 |
JPH02104637U (ja) * | 1989-02-03 | 1990-08-20 | ||
JPH05206202A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体装置 |
JPH06216308A (ja) * | 1993-01-14 | 1994-08-05 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
JP3513983B2 (ja) * | 1994-07-25 | 2004-03-31 | 凸版印刷株式会社 | チップキャリアの製造方法 |
-
1996
- 1996-07-25 JP JP8195925A patent/JP2817717B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-24 US US09/065,411 patent/US5889325A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1041434A (ja) | 1998-02-13 |
US5889325A (en) | 1999-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2817717B2 (ja) | 半導体装置およびその製造方法 | |
US6921980B2 (en) | Integrated semiconductor circuit including electronic component connected between different component connection portions | |
JP3526548B2 (ja) | 半導体装置及びその製造方法 | |
KR100679470B1 (ko) | 리드 프레임 및 그 제조방법과, 반도체 디바이스 및 그제조방법 | |
JP3648585B2 (ja) | 半導体装置及びその製造方法 | |
JPH11204560A (ja) | 半導体装置及びその製造方法 | |
JP3957928B2 (ja) | 半導体装置およびその製造方法 | |
JP2803656B2 (ja) | 半導体装置 | |
KR100650635B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
JP2982703B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP2527507B2 (ja) | リ―ドフレ―ムおよびこれを用いた半導体装置 | |
JP2917932B2 (ja) | 半導体パッケージ | |
JP3251810B2 (ja) | 集積回路装置の実装方法 | |
JP2600898B2 (ja) | 薄型パッケージ装置 | |
JP2507447B2 (ja) | 半導体集積回路装置 | |
JP4296916B2 (ja) | 半導体装置 | |
JP2568057B2 (ja) | 集積回路装置 | |
JPS6322615B2 (ja) | ||
JPH022289B2 (ja) | ||
JPH04359464A (ja) | 半導体装置 | |
JP2531126B2 (ja) | 半導体装置 | |
JPH06291240A (ja) | 半導体搭載用配線基板及びマルチチップ半導体装置 | |
JPH06140560A (ja) | リードフレームおよびその製造方法 | |
JPH05218280A (ja) | リードフレームおよびその製造方法 | |
JPH08236928A (ja) | 混成集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |