JPH022289B2 - - Google Patents

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JPH022289B2
JPH022289B2 JP56139479A JP13947981A JPH022289B2 JP H022289 B2 JPH022289 B2 JP H022289B2 JP 56139479 A JP56139479 A JP 56139479A JP 13947981 A JP13947981 A JP 13947981A JP H022289 B2 JPH022289 B2 JP H022289B2
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JP
Japan
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semiconductor chip
chip mounting
pin
heat
wire
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JP56139479A
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English (en)
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JPS5842259A (ja
Inventor
Nobuhiko Mizuo
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS5842259A publication Critical patent/JPS5842259A/ja
Publication of JPH022289B2 publication Critical patent/JPH022289B2/ja
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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明はワイヤボンデイングの自動化が可能な
多ピン半導体パツケージの製造方法に関する。
LSIのケースは多くの矛盾する要求を同時に満
足させる必要がある。すなわち、(イ)多端子、(ロ)小
形、(ハ)良好な放熱特性、(ニ)プリント板装着時の取
扱いの容易さ、あるいは自動化への適合、(ホ)低価
格、(ヘ)チツプ及びリードのボンデイング工程の自
動化などである。
メモリLSIは一般に端子数が少なく、又、同一
端子をＸ，Ｙアドレスに共用することも可能で、
従来のDIPで大きな問題はない。一方、論理LSI
は回路構成上必然的に入出力端子数が増大する。
マイクロプロセツサも現在40ピン前後のものが主
であり、DIPに収容されているが、今後、その高
速化とビツト数の増加のために端子数の増大が必
要となる。DIP形式ではその長さ方向の寸法が端
子数に比例して増大し、占有面積の増大、リード
インダクタンスの増加が著しい。この解決として
４辺にピンをもつ正方形ケースの採用や、ピン間
隔の100milから50milへの縮小、あるいは２重ピ
ン配列などが既に実用化された。
第１図は従来の多ピンICパツケージの断面図
ａと上面図ｂである。図において１はセラミツク
基板、２はセラミツク基板にMo／Mn，Au，
Pt，Ag，Rd等の貴金属の粉末とガラスフリツト
を有機バインダに分散させたペーストをスクリー
ンを通して印刷し、焼成して貴金属の合金化、ガ
ラス成分とセラミツクの融着を行つた厚膜であ
る。３はセラミツク基板１の孔にピンを挿入し、
基板表面又は裏面と接する部分をかしめたピンで
ある。４はICチツプ５をマウントするハンダで
ある。６はICチツプ上のボンデイングパツド、
７はボンデイングパツド６と厚膜の配線２との間
のワイヤである。
ワイヤボンデイング方式はこれまで手動が主体
であつたが、LSIのように電極数が増すにつれて
オペレータの技能依存度の高いこの方法では、作
業性や信頼性面で問題があるため、オートボンダ
の開発がここ数年急速に進められ、メモリやパタ
ーン認識機能をもつたセミオート、フルオートボ
ンダが急速に普及してきている。
チツプ、ボンデイングの自動化はリードフレー
ムを用いる樹脂封止（モールド）ICについて、
既に以前から実行されているところであり、ピン
数の比較的少ないモールドLSIについて適用され
ている。しかし多ピンのセラミツクケース入り
LSIについて適用はやや遅れた。
セラミツクメタライズ方式は収縮率の関係で精
度が出ずWire付工程の自動化が困難と云う問題
があつた。つまり、ICチツプをセラミツク基板
にマウントしてオートボンダでICチツプ上のボ
ンデイングパツドの位置を位置決めしても、セラ
ミツク基板上の厚膜２のパターン精度が収縮率の
関係で出ない為、所定のボンデイングが行えない
と云う問題があつた。
本発明は、上述の点に鑑みなされたもので、エ
ツチングにより形成された複数の配線が表面に設
けられた耐熱性樹脂フイルムを、半導体チツプ搭
載基板表面の半導体チツプ載置部の周囲に接着
し、該半導体チツプ載置部に載置された半導体チ
ツプと該配線の半導体チツプ載置部近傍部分の一
端をワイヤで接続すること、及び該配線の半導体
チツプ搭載基板周縁へ延じた部分の他端に半導体
チツプ搭載基板表面に設けられた外部接続端子を
電気的に接続することを行うこと特徴とする半導
体パツケージの製造方法を提供するものである。
以下本発明の実施例を詳述する。
第２図は本発明に係る多ピンICパツケージの
断面図ａ及び上面図ｂである。第１図と同一部分
については同一符号を用いた。
本発明が従来と異なるのは、第３図にその平面
図で示すようなメタルフレーム９を保持した耐熱
絶縁材をセラミツク基板１上の所定位置に第２図
の如く耐熱性接着剤で固定し、メタルフレーム９
の一端をセラミツク基板１上に印刷パターニング
された厚膜２或いはセラミツク基板の孔にかしめ
たピン３に低融点ロウ又はワイヤで接続し、他端
をICチツプ５のボンデイングパツド６にワイヤ
７で接続した点である。
メタルフレーム９はポリイミド等の耐熱性絶縁
材８上に精度良く位置決めされているのでICチ
ツプ５に対して耐熱性絶縁材８を位置決めするこ
とにより、ICチツプ５のボンデイングパツド６
とメタルフレーム９のボンデイング部とは精度良
く位置決めれる。従つてオートボンデイングを信
頼度よく行うことができる。
第３図の如きメタルフレームを保持した耐熱性
絶縁材は、例えばフイルムキヤリヤ方式によりフ
イルムテープに銅（Cu）はくを張付け、このCu
はくをホトエツチングしてフレームを形成し、フ
イルムを所定形状にエツチングおよびプレスで打
抜いたりして形成する。該メタルフレームと保持
用の絶縁フイルムの基板上への取付けはガイドホ
ールを利用し、外部接続端子の少くとも２本以上
に挿入し位置決めを行うようにすればよい。
【図面の簡単な説明】
第１図は従来の多ピンセラミツクICパツケー
ジの断面図と平面図、第２図は本発明に係る多ピ
ンセラミツクICパツケージの断面図と平面図、
第３図は本発明に用いる耐熱性絶縁材で保持され
たメタルフレームの要部平面図である。 １：セラミツク基板、２：厚膜、３：ピン、
４：半田、５：ICチツプ、９：ボンデイングパ
ツド、７：ワイヤ、８：耐熱性絶縁材、９：メチ
ルフレーム。

Claims (1)

  1. 【特許請求の範囲】 １ エツチングにより形成された複数の配線が表
    面に設けられた耐熱性樹脂フイルムを、半導体チ
    ツプ搭載基板表面の半導体チツプ載置部の周囲に
    接着し、 該半導体チツプ載置部に載置された半導体チツ
    プと該配線の半導体チツプ載置部近傍部分の一端
    をワイヤで接続すること、及び該配線の半導体チ
    ツプ搭載基板周縁へ延びた部分の他端に半導体チ
    ツプ搭載基板表面に設けられた外部接続端子を電
    気的に接続することを行うことを特徴とする半導
    体パツケージの製造方法。
JP56139479A 1981-09-04 1981-09-04 半導体パッケージの製造方法 Granted JPS5842259A (ja)

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JP56139479A JPS5842259A (ja) 1981-09-04 1981-09-04 半導体パッケージの製造方法

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Publication Number Publication Date
JPS5842259A JPS5842259A (ja) 1983-03-11
JPH022289B2 true JPH022289B2 (ja) 1990-01-17

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62106635A (ja) * 1985-11-01 1987-05-18 Mitsubishi Electric Corp 半導体装置
JPH079953B2 (ja) * 1988-04-13 1995-02-01 株式会社東芝 半導体装置の製造方法
JP2562090Y2 (ja) * 1990-02-14 1998-02-04 旭光学工業株式会社 実像式ファインダの視野調整装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638846A (en) * 1979-09-07 1981-04-14 Fujitsu Ltd Semiconductor device

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JPS5842259A (ja) 1983-03-11

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