JP2531126B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2531126B2 JP2531126B2 JP6076781A JP7678194A JP2531126B2 JP 2531126 B2 JP2531126 B2 JP 2531126B2 JP 6076781 A JP6076781 A JP 6076781A JP 7678194 A JP7678194 A JP 7678194A JP 2531126 B2 JP2531126 B2 JP 2531126B2
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- Japan
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- pad
- conductor pattern
- conductor
- semiconductor device
- circuit board
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にフィル
ムキャリアパッケージ構造の半導体装置に関する。
ムキャリアパッケージ構造の半導体装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置の一例を図５
に示す。なお、図６は部分的に切り欠きを有する斜視図
である。本フレキブルフィルム回路基板は、その表面に
半導体チップ４１並びキャップシールエリア４２を有し
ている。回路基板としは、ポリイミド４０フィルム上に
中央部から放射状に形成した銅（Ｃｕ）パターン４４か
らなり、チップ４１のパッド接続部に対応する部分のポ
リイミド４０に貫通孔を設け、該貫通孔に電解メッキに
よりポリミイド４０の厚さよりも厚く金属を析出させた
内部リードボンディング（ＩＬＢ）バンプ４５にＡｕメ
ッキまたはＰｂＳｎ半田メッキを施したものである。チ
ップ４１はフィルム回路基板のＩＬＢバンプ４５とＡｕ
−Ａｌ接合またはＡｕ−ＰｂＳｎ接合されたものであ
り、キャップシールエリア４２にキャップを封止する事
で気密封止される。
に示す。なお、図６は部分的に切り欠きを有する斜視図
である。本フレキブルフィルム回路基板は、その表面に
半導体チップ４１並びキャップシールエリア４２を有し
ている。回路基板としは、ポリイミド４０フィルム上に
中央部から放射状に形成した銅（Ｃｕ）パターン４４か
らなり、チップ４１のパッド接続部に対応する部分のポ
リイミド４０に貫通孔を設け、該貫通孔に電解メッキに
よりポリミイド４０の厚さよりも厚く金属を析出させた
内部リードボンディング（ＩＬＢ）バンプ４５にＡｕメ
ッキまたはＰｂＳｎ半田メッキを施したものである。チ
ップ４１はフィルム回路基板のＩＬＢバンプ４５とＡｕ
−Ａｌ接合またはＡｕ−ＰｂＳｎ接合されたものであ
り、キャップシールエリア４２にキャップを封止する事
で気密封止される。
【０００３】また、フィルム回路基板の導体Ｃｕパター
ン４４のプリント板接続部は、ポリイミドに貫通孔を設
け該貫通孔に電解メッキによりポリイミドの厚さよりも
厚く金属を析出させた外部リードボンディング（ＯＬ
Ｂ）バンプ４３にＡｕまたはＰｂＳｎ半田メッキを施し
た構造のフィルム回路基板を用いた事を特徴とする構造
である。
ン４４のプリント板接続部は、ポリイミドに貫通孔を設
け該貫通孔に電解メッキによりポリイミドの厚さよりも
厚く金属を析出させた外部リードボンディング（ＯＬ
Ｂ）バンプ４３にＡｕまたはＰｂＳｎ半田メッキを施し
た構造のフィルム回路基板を用いた事を特徴とする構造
である。
【０００４】
【発明が解決しようとする課題】従来のフィルム回路基
板パッケージはプリント基板との接続を検査する為にＯ
ＬＢ電極４３をパッケージの周囲に設けていた。この為
のＯＬＢ電極数が増加するにつれてパッケージ外形サイ
ズが増加し、チップからの距離が長くなるため各パター
ン４４のＬ（インダクタンス）が増加し、電気的遅延を
生じていた。
板パッケージはプリント基板との接続を検査する為にＯ
ＬＢ電極４３をパッケージの周囲に設けていた。この為
のＯＬＢ電極数が増加するにつれてパッケージ外形サイ
ズが増加し、チップからの距離が長くなるため各パター
ン４４のＬ（インダクタンス）が増加し、電気的遅延を
生じていた。
【０００５】
【課題を解決するための手段】前記課題を解決する為
に、本発明に係る半導体装置においては、銅箔上にポリ
イミドを全面に塗布したフレキシブル回路基板の銅箔面
をパターニングする。該銅パターンはチップパッドに対
応するパッド部分、及び実装基板の電極に対応する電極
部分を有する。また該パッド部分と電極部分を結んだ延
長上でフレキシブル回路基板の周囲に接続検査用のチェ
ック端子部分を設ける。該銅パターン上にポリイミドを
塗布する。該銅パターン上ポリイミドの該パッド部分及
びチェック端子部分に対応する部分に、該銅パターンの
パッド部分及びチェック端子部分より小さいサイズをパ
ターニングし開口する。
に、本発明に係る半導体装置においては、銅箔上にポリ
イミドを全面に塗布したフレキシブル回路基板の銅箔面
をパターニングする。該銅パターンはチップパッドに対
応するパッド部分、及び実装基板の電極に対応する電極
部分を有する。また該パッド部分と電極部分を結んだ延
長上でフレキシブル回路基板の周囲に接続検査用のチェ
ック端子部分を設ける。該銅パターン上にポリイミドを
塗布する。該銅パターン上ポリイミドの該パッド部分及
びチェック端子部分に対応する部分に、該銅パターンの
パッド部分及びチェック端子部分より小さいサイズをパ
ターニングし開口する。
【０００６】また、該パッド部分上を開口したポリイミ
ドと反対側のポリイミドの該電極部分に相当する部分に
電極サイズより小さいサイズでパターニングし開口す
る。開口した該電極部分、チェック端子部分及びパッド
部分上のポリイミド開口部にニッケル及び金メッキを施
し埋める。該埋め込まれた開口部で該電極部分及びパッ
ド上に金バンプまたは半田バンプを設ける構造をとる。
ドと反対側のポリイミドの該電極部分に相当する部分に
電極サイズより小さいサイズでパターニングし開口す
る。開口した該電極部分、チェック端子部分及びパッド
部分上のポリイミド開口部にニッケル及び金メッキを施
し埋める。該埋め込まれた開口部で該電極部分及びパッ
ド上に金バンプまたは半田バンプを設ける構造をとる。
【０００７】
【実施例】以下、本発明の実施例につき図面により説明
する。
する。
【０００８】図１および図２は本発明の第１の実施例を
示し、特に図１は部分的に切り欠きを有する斜視図、図
２は図１で示した回路基板１の部分拡大図である。
示し、特に図１は部分的に切り欠きを有する斜視図、図
２は図１で示した回路基板１の部分拡大図である。
【０００９】本装置は、まず、例えば１８μｍ〜３５μ
ｍの薄い導体箔、例えば銅箔上に２５μｍ厚のポリイミ
ドのような絶縁を全面に塗布して絶縁シート１１とし、
その導体箔中心から周囲４辺迄斜方状にパターニングし
て導体パターン３を形成する。各導体パターン３は搭載
するべき半導体チップ２のパッドに対応するパッド部分
１４、実装基板の電極部に対応する電極部分１２および
チェック端子に対応するチェック端子部分１７を有す
る。そして、導体パターン３を有する絶縁体層１１を下
層絶縁シートとしてその上にポリイミドのような絶縁体
を塗布して上層絶縁シート７を形成する。かかる上層絶
縁体７のパッド部分１４及びチェック端子部分１７に対
応する部分に、これらパッド部分１４及びチェック端子
部分１７より小さいサイズでパターニングし開口し、こ
こにスルーホール１０を設ける。また、下層絶縁シート
１１の電極部分１２に対応する部分にもこの電極部分１
２のサイズより小さいサイズでパターニングし開口しス
ルーホール１５を設ける。これらスルーホール１０及び
１５はニッケル及び金でなる導体をメッキにより埋め、
その上に例えば金にはバンプ電極を形成してパッド部分
１４と電極部分１２にそれぞれ対応するＩＬＢバンプ
（パッド）４とＯＬＢバンプ（パッド）５を形成する。
一方、チェック端子部分１７上にはチェック端子６とし
ての導体パターンを設ける。
ｍの薄い導体箔、例えば銅箔上に２５μｍ厚のポリイミ
ドのような絶縁を全面に塗布して絶縁シート１１とし、
その導体箔中心から周囲４辺迄斜方状にパターニングし
て導体パターン３を形成する。各導体パターン３は搭載
するべき半導体チップ２のパッドに対応するパッド部分
１４、実装基板の電極部に対応する電極部分１２および
チェック端子に対応するチェック端子部分１７を有す
る。そして、導体パターン３を有する絶縁体層１１を下
層絶縁シートとしてその上にポリイミドのような絶縁体
を塗布して上層絶縁シート７を形成する。かかる上層絶
縁体７のパッド部分１４及びチェック端子部分１７に対
応する部分に、これらパッド部分１４及びチェック端子
部分１７より小さいサイズでパターニングし開口し、こ
こにスルーホール１０を設ける。また、下層絶縁シート
１１の電極部分１２に対応する部分にもこの電極部分１
２のサイズより小さいサイズでパターニングし開口しス
ルーホール１５を設ける。これらスルーホール１０及び
１５はニッケル及び金でなる導体をメッキにより埋め、
その上に例えば金にはバンプ電極を形成してパッド部分
１４と電極部分１２にそれぞれ対応するＩＬＢバンプ
（パッド）４とＯＬＢバンプ（パッド）５を形成する。
一方、チェック端子部分１７上にはチェック端子６とし
ての導体パターンを設ける。
【００１０】半導体チップ２はそのバンプ電極等の電極
が対応するＩＬＢバンプ４にそれぞれ接続されて固定さ
れ、そして樹脂またはキャップで封止する。
が対応するＩＬＢバンプ４にそれぞれ接続されて固定さ
れ、そして樹脂またはキャップで封止する。
【００１１】かかる構造によれば、実装基板との特性は
ＯＬＢバンプ４で行ない、一方、特性チェックはチェッ
ク端子６で行うので、チェックが容易となるとともに実
動作時での不要なインダクタンス成分を除去することが
できる。
ＯＬＢバンプ４で行ない、一方、特性チェックはチェッ
ク端子６で行うので、チェックが容易となるとともに実
動作時での不要なインダクタンス成分を除去することが
できる。
【００１２】図３は本発明の第２の実施例を示すもので
あり、図１と同一構成部は同じ番号で示してその説明は
省略する。
あり、図１と同一構成部は同じ番号で示してその説明は
省略する。
【００１３】本実施例では、フレキシブル回路基板１の
ＩＬＢバンプ２３で囲まれた部分に、スパイラル構造の
スパイラルインダクタンス２０を設け、このスパイラル
インダクタンス２０は所定のＩＬＢバンプ２３に図１、
図２で関連して述べたようにスルーホールを用いて接続
する。
ＩＬＢバンプ２３で囲まれた部分に、スパイラル構造の
スパイラルインダクタンス２０を設け、このスパイラル
インダクタンス２０は所定のＩＬＢバンプ２３に図１、
図２で関連して述べたようにスルーホールを用いて接続
する。
【００１４】したがって、従来外付素子として接続され
ていたインダクタンスを除去することができる。
ていたインダクタンスを除去することができる。
【００１５】図４に本発明の第３の実施例３を示す本実
施例では、フレキシブル回路基板１の表面が絶縁体であ
ることから、チップ２の周囲に当たるところにチップ単
体で封止するための枠状のチップシール３０を例えば金
メッキで形成する。チップシールの高さはＩＬＢバンプ
５の高さと同等である。チップ２自身の周囲にもそれに
対応するリング状のパターンを例えばアルミニウムで形
成している。これによりチップ２の電極とＩＬＢバンプ
４が接続されると同時に封止が可能になる。
施例では、フレキシブル回路基板１の表面が絶縁体であ
ることから、チップ２の周囲に当たるところにチップ単
体で封止するための枠状のチップシール３０を例えば金
メッキで形成する。チップシールの高さはＩＬＢバンプ
５の高さと同等である。チップ２自身の周囲にもそれに
対応するリング状のパターンを例えばアルミニウムで形
成している。これによりチップ２の電極とＩＬＢバンプ
４が接続されると同時に封止が可能になる。
【００１６】また、本実施例では、高速な半導体チップ
にも対応できるようにするため、ＯＬＢバンプ５をＩＬ
Ｂバンプ４の直下に設けている。
にも対応できるようにするため、ＯＬＢバンプ５をＩＬ
Ｂバンプ４の直下に設けている。
【００１７】図５は、本発明の第４の実施例を示してい
る。本実施例では、導体パターン１３を形成する際に、
下層絶縁体１１の外周に沿ってかつ導体パターン間に導
体パターン１３に接触しないように導体パターン３５を
設け、これに接地電位を与えるようにしている。これに
よって、電気的シールド効果が高まり、電気特性が高ま
る。
る。本実施例では、導体パターン１３を形成する際に、
下層絶縁体１１の外周に沿ってかつ導体パターン間に導
体パターン１３に接触しないように導体パターン３５を
設け、これに接地電位を与えるようにしている。これに
よって、電気的シールド効果が高まり、電気特性が高ま
る。
【００１８】
【発明の効果】以上のとおり、本発明では、チップ周辺
のフレキシブル回路基板上に実装検査用のチェック端子
を設ける事ており、これにより、実装後の接続評価が容
易になると同時に、ＯＬＢ用のバンプをパッケージの周
囲に配置する事無く、ＯＬＢバンプをＩＬＢバンプの直
下もしくは直下から外周迄の間に設けており、これによ
って、ＩＬＢバンプからＯＬＢバンプ迄の距離が短くな
りパッケージ内での伝搬遅延が少なくなる。また、本発
明のフレキシブル回路基板を用いたパッケージでするス
パイラルインダクタンスやグランドとしての導体パター
ン２層を設ける事が可能となりパッケージでの電気的特
性が向上する。更に、チップ単体で封止する事が可能に
なることからケースサイズを小型化できる。また、ＩＬ
Ｂと同時に封止が可能になる為、組立工程数も低減でき
る。
のフレキシブル回路基板上に実装検査用のチェック端子
を設ける事ており、これにより、実装後の接続評価が容
易になると同時に、ＯＬＢ用のバンプをパッケージの周
囲に配置する事無く、ＯＬＢバンプをＩＬＢバンプの直
下もしくは直下から外周迄の間に設けており、これによ
って、ＩＬＢバンプからＯＬＢバンプ迄の距離が短くな
りパッケージ内での伝搬遅延が少なくなる。また、本発
明のフレキシブル回路基板を用いたパッケージでするス
パイラルインダクタンスやグランドとしての導体パター
ン２層を設ける事が可能となりパッケージでの電気的特
性が向上する。更に、チップ単体で封止する事が可能に
なることからケースサイズを小型化できる。また、ＩＬ
Ｂと同時に封止が可能になる為、組立工程数も低減でき
る。
【００１９】なお、チェック端子９はＯＬＢバンプ５と
同一の面に形成してもよい。
同一の面に形成してもよい。
【図１】本発明の第１実施例を示し切り欠きを有する斜
視図。
視図。
【図２】図１の回路基板の部分拡大図。
【図３】本発明の第２の実施例を示す切り欠き斜視図。
【図４】本発明の第３の実施例３を示す切り欠き斜視
図。
図。
【図５】本発明の第４の実施例を示す斜方切り欠き斜視
図。
図。
【図６】従来例を示す切り欠き斜視図。
１ 回路基板 ２ 半導体チップ ３ 導体パターン ４ ＯＬＢバンプ ５ ＩＬＢバンプ ６ チェック端子
Claims (4)
- 【請求項１】 絶縁体層内に設けられた複数の導体パタ
ーと、各導体パターンの一端部分に接続されて前記絶縁
体層の表面上に形成された第１のパッドと、各導体パタ
ーンの他端部分に接続されて前記絶縁体の表面に形成さ
れた端子と、各導体パターンの前記一端部分又は前記一
端および他端の間の部分に接続されて、前記第１のパッ
ドの形成とは反対側の前記絶縁体層の表面に形成された
第２のパッドと、前記第１のパッドに電極が接続されて
搭載された半導体チップとを有し、前記第２のパッドを
実装回路基板の電極への接続に用いることを特徴とする
半導体装置。 - 【請求項２】 前記第１のパッドが形成された前記絶縁
体層の表面と同一面上に、所定の導体パターンと電気的
に接続されたスパイラル構造のインダクタンスをさらに
有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のパッドの形成面に、該半導体
チップと同等の枠形状のシールをさらに有することを特
徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記導体パターンと同一平面に各導体パ
ターンを囲む様に導体層をさらに有し、この導体層を接
地電位とすることを特徴とする請求項１、２又は３記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6076781A JP2531126B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6076781A JP2531126B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283342A JPH07283342A (ja) | 1995-10-27 |
| JP2531126B2 true JP2531126B2 (ja) | 1996-09-04 |
Family
ID=13615147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6076781A Expired - Lifetime JP2531126B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531126B2 (ja) |
-
1994
- 1994-04-15 JP JP6076781A patent/JP2531126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283342A (ja) | 1995-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |