DE10203397B4 - Chip-Size-Package mit integriertem passiven Bauelement - Google Patents

Chip-Size-Package mit integriertem passiven Bauelement Download PDF

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Abstract

Chip-Size-Package, aufweisend ein Erzeugnis (1), und zwar einen integrierten Schaltungschip mit Erzeugniskontaktstellen (2), an dem eine Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) angeordnet ist, die Umverdrahtungskontaktstellen (10) aufweist und Umverdrahtungsverbindungen (8) zur Kontaktierung der Erzeugniskontaktstellen (2) mit den Umverdrahtungskontaktstellen (10),
wobei die Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) elektrisch zwischen zumindest einer Erzeugniskontaktstelle (2) und zumindest einer Umverdrahtungskontaktstelle (10) zumindest ein zur Umverdrahtungsverbindung zusätzliches passives Bauelement (6) aufweist, und
das passive Bauelement (6) durch ein Dielektrikum und/oder ein Widerstandsmaterial realisiert ist,
dadurch gekennzeichnet,
dass das Dielektrikum und/oder das Widerstandsmaterial zwischen der Erzeugniskontaktstelle (2) und/oder der Umverdrahtungskontaktstelle (10) einerseits und der Umverdrahtungsverbindung {8) andererseits angeordnet ist,
wobei das passive Bauelement (6) innerhalb der Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) angeordnet ist.

Description

  • Die Erfindung betrifft ein Erzeugnis und ein Verfahren zur Herstellung eines Erzeugnisses.
  • Der Trend in der Aufbau- und Verbindungstechnik führt zu immer kleineren IC-Gehäusebauformen. Bei den Chip-Size-Packages beansprucht das IC-Package nur noch den Platz der reinen Siliziumfläche. Die Umwandlung der nackten Chips in Chip-Size-Packages erfolgt beim kostengünstigsten Verfahren, dem Wafer-Level-Packaging, auf Waferebene. Mit einer zusätzlichen Isolationslage und einer strukturierten Metallisierungslage werden die an den Chiprändern dicht aneinander liegenden Chip-Pads auf den Chips flächig in einem Raster verteilt.
  • Das Chip-Size-Package wird auf einem Verdrahtungsträger montiert und mit passiven Bauelementen beschaltet.
  • Die US 4 685 998 beschreibt ein Herstellungsverfahren für integrierte Schaltungen mit Kontaktflächen in einer Standardanordnung. Dabei weist ein integrierter Schaltungschip eine obere Dielektrikaschicht auf, die von leitenden Überbrückungen durchdrungen ist, die elektrische Kontakte innerhalb der integrierten Schaltung passend an ein Netzwerk von elektrischen Leitern anschließen. Die elektrischen Leiter sind auf der Oberseite der Dielektrikaschicht aufgebracht. Das Leiternetzwerk ist mit einer Anordnung von Kontaktflächen verbunden, die zur gleichzeitigen Lötverbindung mit einem Leiterrahmen angepasst sind.
  • Aus DE 100 51 467 A1 ist ein Halbleiterchipgehäuse bekannt, dessen Umverdrahtungsebene passive Bauelemente enthält. Diese Umverdrahtungsebene wird auf einem separaten Träger erstellt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Chip-Size-Package und ein Verfahren zur Herstellung eines Chip-Size-Packages anzugeben, bei denen auf das kostenintensive und Platz beanspruchende nachträgliche Verschalten des Erzeugnisses mit passiven Bauelementen verzichtet werden kann.
  • Die Aufgabe wird durch die Erfindungen der unabhängigen Ansprüche gelöst. Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Dementsprechend weist das Erzeugnis Erzeugniskontaktstellen auf. Diese Erzeugniskontaktstellen dienen zur Kontaktierung von im Erzeugnis enthaltenen Schaltungen. An dem Erzeugnis, vorzugsweise an zumindest einer Seite des Erzeugnisses, ist eine Umverdrahtungslage angeordnet. Die Umverdrahtungslage umfasst zumindest eine Isolationslage und eine strukturierte Metallisierungslage. Diese neu geschaffene Leiterlage liegt je nach Dicke der Isolationslage 5 μm bis 10 μm über der Chipschaltung. Die strukturierte Metallisierungslage besteht im Wesentlichen aus Umverdrahtungsverbindungen zur Kontaktierung der Erzeugniskontaktstellen mit Umverdrahtungskontaktstellen. Von diesen Umverdrahtungskontaktstellen kann das Erzeugnis weiter kontaktiert werden, wenn es auf einem Verdrahtungsträger, beispielsweise einer Leiterplatte, montiert wird.
  • Die Umverdrahtungslage weist weiterhin zwischen zumindest einer Erzeugniskontaktstelle und zumindest einer Umverdrahtungskontaktstelle zumindest ein zur Umverdrahtungsverbindung zusätzliches passives Bauelement auf. Grundsätzlich stellt jede Umverdrahtungsverbindung, die beispielsweise in Form einer Umverdrahtungsleiterbahn realisiert sein kann, von sich aus ein passives Bauelement dar, das einen Widerstand, eine Kapazität und eine Induktivität hat. Das zusätzliche passive Bauelement ist über die Umverdrahtungsverbindung hinaus eingefügt, um einen gewünschten Widerstands- und/oder Kapazitäts-Wert zu erzeugen. Dadurch kann auf eine nachträgliche Verdrahtung mit externen passiven Bauelementen und auf diese Bauelemente selbst verzichtet werden oder es kann zumindest die Anzahl der Bauelemente reduziert werden.
  • Das passive Bauelement ist innerhalb der Umverdrahtungslage angeordnet. So ergibt sich ein besonders kompakter und montagefreundlicher Aufbau.
  • Das passive Bauelement kann ein Widerstand oder ein Kondensator sein.
  • Das Erzeugnis ist insbesondere ein Halbleiterbauelement und/oder ein Oberflächen- bzw. Volumenwellenbauelement in Form eines Chips. Erzeugnis und Umverdrahtungslage bilden dann zusammen ein Chip-Size-Package.
  • Das passive Bauelement enthält vorzugsweise ein Dielektrikum und/oder ein Widerstandsmaterial bzw. wird durch dieses realisiert. Als Dielektrikum bieten sich Titanoxid TiO2 und/oder Tantaloxid Ta2O3 an, die beispielsweise durch ein Sputterverfahren aufgebracht und fotolithografisch strukturiert werden können. Als Widerstandsmaterial sind vorzugsweise Materialien mit einem erhöhten spezifischen Widerstandswert im Vergleich zum spezifischen Widerstandswert des Umverdrahtungsmaterials heranzuziehen.
  • Die Herstellung des passiven Bauelementes lässt sich recht günstig in den Herstellungsprozess integrieren, wenn dieses zwischen der Erzeugniskontaktstelle und/oder der Umverdrahtungskontaktstelle einerseits und der Umverdrahtungsverbindung andererseits angeordnet ist. Am kostengünstigsten ist dabei die Anordnung zwischen der Erzeugniskontaktstelle und der Umverdrahtungsverbindung.
  • Um den Wert des passiven Bauelementes auf einen gewünschten Wert einzustellen, kann die Erzeugniskontaktstelle und/oder die Umverdrahtungskontaktstelle zumindest teilweise von einer weiteren Isolationslage überdeckt sein, die nur eine Öffnung der Kontaktstelle in einer vorgegebenen Größe übrig lässt.
  • Eine weitere oder zusätzliche Möglichkeit der Einstellung des Wertes des passiven Bauelements besteht in einer entsprechenden Wahl der Dielektrizitätskonstante und/oder der Dicke des Dielektrikums bzw. der Dicke und/oder des spezifischen Widerstandswerts des Widerstandsmaterials.
  • Alternativ oder zusätzlich zu einer Anordnung zwischen Kontaktstelle und Umverdrahtungsverbindung kann das Dielektrikum und/oder das Widerstandsmaterial zur Realisierung des passiven Bauelements auch in einer Unterbrechung der Umverdrahtungsverbindung angeordnet sein. Auch hier bestehen Möglichkeiten zur Einstellung eines gewünschten Wertes des passiven Bauelementes, etwa durch die Länge der Unterbrechung und/oder durch die Wahl des Dielektrikums mit einer gewünschten Dielektrizitätskonstante und/oder des Widerstandsmaterials mit einem gewünschten spezifischen Widerstand.
  • Insbesondere für die Anwendung in einem Chip-Size-Package weist die Umverdrahtungslage eine Höhe von 3 μm bis 30 μm auf.
  • Ein Verfahren zur Herstellung eines Erzeugnisses mit einer Umverdrahtungslage, die ein passives Bauelement aufweist, sowie Ausgestaltungen des Verfahrens ergeben sich entsprechend den beschriebenen bevorzugten Ausgestaltungen des Erzeugnisses mit der Umverdrahtungslage.
    •
  • Wesentliche Merkmale und Vorteile der Erfindung sind der _ Beschreibung eines Ausführungsbeispiels anhand der Zeichnung zu entnehmen. Dabei zeigt die Figur ein Erzeugnis mit einer Umverdrahtungslage.
  • In der Figur erkennt man ein Erzeugnis 1 in Form eines Siliziumchips, das eine Erzeugniskontaktstelle 2 in Form eines Aluminiumpads aufweist. Im nicht von der Erzeugniskontaktstelle 2 bedeckten Bereich des Erzeugnisses 1 trägt dies an seiner Oberfläche eine erste Passivierungslage 3 aus Siliziumnitrit (Si3N4), auf der eine zweite Passivierungslage 4 angeordnet ist, die als Isolationslage aus Polyimid besteht. Ein derartiger Schichtaufbau wird in der Regel bereits im Frontend hergestellt.
  • Der Packaging-Prozess beginnt mit dem Aufbringen einer dritten Passivierungslage 5 in Form einer weiteren Isolationslage aus Polyimid auf dem Wafer. Hierbei kann die Größe der Öffnung der weiteren Isolationslage 5 über der Erzeugniskontaktstelle 2 eingestellt werden, um damit den Wert des in die Umverdrahtungslage zu integrierenden passiven Bauelementes zu steuern, also beispielsweise die Kapazität eines integrierten Kondensators zu bestimmen.
  • Anschließend wird ein geeignetes Dielektrikum 6, beispielsweise Titanoxid oder Tantaloxid, durch ein Sputterverfahren oder ein anderes geeignetes Verfahren aufgebracht und so fotolithografisch strukturiert, dass es die Erzeugniskontaktstellenöffnung in der weiteren Isolationslage 5 überdeckt.
  • Danach wird in dem Bereich, in dem später eine Umverdrahtungsverbindung erstellt wird, eine Haftlage 7 beispielsweise aus Titan und Kupfer aufgebracht.
  • Daran schließt sich ein weiterer fotolithografischer Strukturierungsschritt zur Herstellung der Umverdrahtungsverbindung 8 an, die zum Beispiel aus CuNiAu galvanisch erzeugt wird. Aufgebrachter Fotolack wird danach entschichtet und die überflüssigen Titan-Kupfer-Flächen werden geätzt.
  • Es folgt das Aufbringen einer vierten Passivierungslage 9, die beispielsweise wiederum aus Polyimid bestehen und auch als Lötstopp dienen kann.
  • Vorzugsweise fotolithografisch wird in der vierten Passivierungsschicht 9 eine Öffnung über der Umverdrahtungsverbindung 8 erzeugt. Anschließend wird durch einen Lotpasten-Schablonendruck und einen Reflow-Prozess eine Umverdrahtungskontaktstelle 10 in Form einer Lotkugel zur Kontaktierung auf einem Verdrahtungsträger, zum Beispiel einer Leiterplatte, hergestellt.
  • Im dargestellten Ausführungsbeispiel wird durch das Dielektrikum 6 zwischen der Erzeugniskontaktstelle 2 einerseits und der Umverdrahtungsverbindung 8 andererseits ein passives Bauelement realisiert, das im Wesentlichen einen Kapazitätswert aufweist und deshalb als Kondensator fungiert. Der Kapazitätswert kann durch die Größe der Öffnung der weiteren Isolationslage 5 über der Erzeugniskontaktstelle 2 sowie durch die Dicke und die Dielektrizitätskonstante des Dielektrikums 6 eingestellt werden.
  • Ein passives Bauelement, das im Wesentlichen einen Widerstandswert aufweist und damit als Widerstand fungiert, lässt sich beispielsweise durch eine Unterbrechung der Umverdrahtungsverbindung realisieren. Der Widerstandswert kann durch die Länge und Breite der Unterbrechung der Umverdrahtungsverbindung sowie die Dicke und den spezifischen Widerstand des gewählten Widerstandsmaterials variiert werden.
  • Insgesamt kann durch eine einzige zusätzliche, strukturierte Schicht kostengünstig ein passives Bauelement in die Umverdrahtungslage integriert werden.

Claims (10)

  1. Chip-Size-Package, aufweisend ein Erzeugnis (1), und zwar einen integrierten Schaltungschip mit Erzeugniskontaktstellen (2), an dem eine Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) angeordnet ist, die Umverdrahtungskontaktstellen (10) aufweist und Umverdrahtungsverbindungen (8) zur Kontaktierung der Erzeugniskontaktstellen (2) mit den Umverdrahtungskontaktstellen (10), wobei die Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) elektrisch zwischen zumindest einer Erzeugniskontaktstelle (2) und zumindest einer Umverdrahtungskontaktstelle (10) zumindest ein zur Umverdrahtungsverbindung zusätzliches passives Bauelement (6) aufweist, und das passive Bauelement (6) durch ein Dielektrikum und/oder ein Widerstandsmaterial realisiert ist, dadurch gekennzeichnet, dass das Dielektrikum und/oder das Widerstandsmaterial zwischen der Erzeugniskontaktstelle (2) und/oder der Umverdrahtungskontaktstelle (10) einerseits und der Umverdrahtungsverbindung {8) andererseits angeordnet ist, wobei das passive Bauelement (6) innerhalb der Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) angeordnet ist.
  2. Chip-Size-Package nach Anspruch 1, dadurch gekennzeichnet, dass das passive Bauelement (6) ein Widerstand, ein Kondensator und/oder eine Induktivität ist.
  3. Chip-Size-Package nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Erzeugnis (1) ein Halbleiter-Bauelement, ein Oberflächenwellen-Bauelement und/oder ein Volumenwellen-Bauelement ist.
  4. Chip-Size-Package nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Dielektrikum Titanoxid und/oder Tantaloxid ist.
  5. Chip-Size-Package nach Anspruch 4, dadurch gekennzeichnet, dass die Erzeugniskontaktstelle (2) und/oder die Umverdrahtungskontaktstelle (10) zumindest teilweise von einer weiteren Isolationslage (5) überdeckt ist, um den Wert des passiven Bauelements (6) einzustellen.
  6. Chip-Size-Package nach Anspruch 5, dadurch gekennzeichnet, dass das Dielektrikum und/oder das Widerstandsmaterial in einer Unterbrechung der Umverdrahtungsverbindung angeordnet ist.
  7. Chip-Size-Package nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) eine Höhe von 3 μm bis 30 μm aufweist.
  8. Verfahren zur Herstellung eines Chip-Size-Packages nach einem der Ansprüche 1 bis 7, mit folgenden Schritten: – Aufbringen von Passivierungslagen (3, 4, 5, 9) auf ein eine Erzeugniskontaktstelle (2) aufweisendes Erzeugnis (1), – Erzeugen einer Öffnung in Passivierungslagen (3, 4, 5) über der Erzeugniskontaktstelle (2), – Aufbringen eines Dielektrikums und/oder eines Widerstandsmaterials auf die Erzeugniskontaktstelle (2) in der erzeugten Öffnung, – Aufbringen einer Umverdrahtungsverbindung (8) und einer Umverdrahtungskontaktstelle (10) auf der Umverdrahtungsverbindung (8), – Aufbringen einer Passivierungslage (9) auf die Umverdrahtungsverbindung (8) und die vorherigen Passivierungslagen (9) um die Umverdrahtungskontaktstelle (10) herum.
  9. Verfahren nach Anspruch 8, mit den Schritten: – Aufbringen einer zweiten Passivierungslage (4) auf eine erste Passivierungslage (3), die auf ein Erzeugniskontakt stellen (2) aufweisendes Erzeugnis (1), neben den Erzeugniskontaktstellen (2) aufgebracht wurde, – Aufbringen einer dritten Passivierungslage (5) auf die zweite Passivierungslage, – Aufbringen eines Dielektrikums und/oder eines Widerstandsmaterials, dass dieses die Erzeugniskontaktstellenöffnung in der dritten Passivierungslage (5) überdeckt, – Aufbringen einer Umverdrahtungsverbindung (8) auf einer auf der dritten Passivierungslage (5) aufgebrachten Haftlage (7), – Aufbringen einer vierten Passivierungslage (9) auf der Umverdrahtungsverbindung (8) und auf der dritten Passivierungslage (5), – Erzeugen einer Öffnung in der vierten Passivierungslage (9) über der Umverdrahtungsverbindung (8) und – Aufbringen einer Umverdrahtungskontaktstelle (10) auf der Umverdrahtungsverbindung (8) in der Öffnung.
  10. Verfahren nach Anspruch 9, wobei ein Aufbringen der dritten Passivierungslage (5) auf die zweite Passivierungslage derart erfolgt, dass mittels der Größe der Öffnung der dritten Passivierungslage (5) über der Erzeugniskontaktstelle (2), der Wert des in die Umverdrahtungslage zu integrierenden passiven Bauelements eingestellt wird.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009296B4 (de) * 2004-02-26 2011-01-27 Siemens Ag Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements
DE102008046761B4 (de) * 2007-09-14 2021-08-05 Infineon Technologies Ag Halbleiterbauelement mit leitfähiger Verbindungsanordnung und Verfahren zur Bildung eines Halbleiterbauelements
US9331057B2 (en) * 2007-10-26 2016-05-03 Infineon Technologies Ag Semiconductor device
DE102008025833A1 (de) 2008-05-29 2009-12-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum stoffschlüssigen Fügen metallischer Anschlussstrukturen
DE102009006282A1 (de) 2009-01-27 2010-07-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Erzeugung metallisch kristalliner Oberflächenstrukturen im Wege einer galvanischen Metallabscheidung

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US5889325A (en) * 1996-07-25 1999-03-30 Nec Corporation Semiconductor device and method of manufacturing the same
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6108212A (en) * 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
EP1039573A2 (de) * 1999-03-18 2000-09-27 CTS Corporation R-C Netzwerk hoher Dichte mit rasterförmig angeordneten Lötkugeln
JP2001185649A (ja) * 1999-12-27 2001-07-06 Shinko Electric Ind Co Ltd 回路基板、半導体装置、その製造方法および回路基板用材料片
US20010040272A1 (en) * 2000-05-12 2001-11-15 Naohiro Mashino Interposer for semiconductor, method for manufacturing the same and semiconductor device using such interposer
US6323058B1 (en) * 1997-07-30 2001-11-27 Hitachi Cable Ltd. Semiconductor device, tab tape for semiconductor device, method of manufacturing the tab tape and method of manufacturing the semiconductor device
DE10051467A1 (de) * 2000-10-17 2002-05-02 Infineon Technologies Ag Halbleiterchipgehäuse

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3757175A (en) * 1971-01-06 1973-09-04 Soo Kim Chang Tor chips mounted on a single substrate composite integrated circuits with coplnaar connections to semiconduc
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5710065A (en) * 1995-01-03 1998-01-20 Texas Instruments Incorporated Method and apparatus for breaking and separating dies from a wafer
US6025647A (en) 1997-11-24 2000-02-15 Vlsi Technology, Inc. Apparatus for equalizing signal parameters in flip chip redistribution layers
JP3179414B2 (ja) * 1998-07-02 2001-06-25 九州日本電気株式会社 半導体装置及びその製造方法
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
KR100431307B1 (ko) * 1998-12-29 2004-09-18 주식회사 하이닉스반도체 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
US6365498B1 (en) * 1999-10-15 2002-04-02 Industrial Technology Research Institute Integrated process for I/O redistribution and passive components fabrication and devices formed
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
US6987661B1 (en) * 2001-06-19 2006-01-17 Amkor Technology, Inc. Integrated circuit substrate having embedded passive components and methods therefor
US6717193B2 (en) * 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
DE10159466A1 (de) * 2001-12-04 2003-06-12 Koninkl Philips Electronics Nv Anordnung mit Kondensator
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US5889325A (en) * 1996-07-25 1999-03-30 Nec Corporation Semiconductor device and method of manufacturing the same
US6323058B1 (en) * 1997-07-30 2001-11-27 Hitachi Cable Ltd. Semiconductor device, tab tape for semiconductor device, method of manufacturing the tab tape and method of manufacturing the semiconductor device
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6108212A (en) * 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
EP1039573A2 (de) * 1999-03-18 2000-09-27 CTS Corporation R-C Netzwerk hoher Dichte mit rasterförmig angeordneten Lötkugeln
JP2001185649A (ja) * 1999-12-27 2001-07-06 Shinko Electric Ind Co Ltd 回路基板、半導体装置、その製造方法および回路基板用材料片
US20010040272A1 (en) * 2000-05-12 2001-11-15 Naohiro Mashino Interposer for semiconductor, method for manufacturing the same and semiconductor device using such interposer
DE10051467A1 (de) * 2000-10-17 2002-05-02 Infineon Technologies Ag Halbleiterchipgehäuse

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Patent Abstracts of Japan & JP 2001185649 A *
Patent Abstracts of Japan: JP 2001-185 649 A;

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US20050151249A1 (en) 2005-07-14
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DE10203397A1 (de) 2003-08-21

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