JP2001185649A - 回路基板、半導体装置、その製造方法および回路基板用材料片 - Google Patents

回路基板、半導体装置、その製造方法および回路基板用材料片

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正行 佐々木
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Abstract

(57)【要約】 （修正有） 【課題】 ノイズの吸収に優れ、小型化が可能な回路基
板、その製造方法および回路基板用材料片を提供する。 【解決手段】 最表層の絶縁層１８に複数の一方の電極
膜１６が形成され、該各一方の電極膜１６と対応して前
記絶縁層１８よりも誘電率の大きな強誘電体層１１が形
成されていると共に、該各強誘電体層１１上に他方の電
極膜２２が形成されて、搭載される半導体チップ２７の
電源用端子と接続される複数のバイパスコンデンサ２５
が形成されていることを特徴とする回路基板。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は回路基板、半導体装
置、その製造方法および回路基板用材料片に関する。
【０００２】
【従来の技術】半導体チップを搭載する回路基板では、
ノイズの吸収をするためキャパシタを取り付けている。
従来このキャパシタは、チップキャパシタを回路基板の
外部に取り付けることにより対処していた。
【０００３】
【発明が解決しようとする課題】しかるに、上記のよう
に、チップキャパシタを回路基板の外部に取り付けたの
では、半導体チップとチップキャパシタとの距離が大き
くなり、ノイズの吸収が十分でないという課題がある。
また、チップキャパシタを含めた装置全体が大型化する
という課題もある。
【０００４】そこで本発明は上記課題を解決すべくなさ
れたものであり、その目的とするところは、ノイズの吸
収に優れ、小型化が可能な回路基板、半導体装置、その
製造方法および回路基板用材料片を提供するにある。
【０００５】
【課題を解決するための手段】本発明に係る回路基板で
は、最表層の絶縁層に複数の一方の電極膜が形成され、
該各一方の電極膜と対応して前記絶縁層よりも誘電率の
大きな強誘電体層が形成されていると共に、該各強誘電
体層上に他方の電極膜が形成されて、搭載される半導体
チップの電源用端子と接続される複数のバイパスキャパ
シタが形成されていることを特徴としている。この場合
に、前記複数のバイパスキャパシタが、半導体チップの
信号用端子が接続されるパッドと共に、半導体チップの
搭載エリア内に配設されるようにすると好適である。ま
た前記バイパスキャパシタの他方の電極膜上および前記
パッド上に半導体チップ接合用の予備はんだ層を形成す
ると半導体チップを容易に搭載できる。また本発明に係
る半導体装置では、上記回路基板の、前記バイパスキャ
パシタの他方の電極膜および前記パッド上に半導体チッ
プがフリップチップ接続されていることを特徴としてい
る。このように、バイパスキャパシタが半導体チップの
直下に配設されることにより、電源ノイズを効果的に吸
収することができる。前記強誘電体層に、チタン酸スト
ロンチウム、チタン酸ジルコン酸鉛、酸化タンタル、チ
タン酸バリウムなどを好適に用いることができる。
【０００６】また本発明に係る回路基板の製造方法で
は、金属箔の一方の面に強誘電体層が形成された材料片
の前記強誘電体層にパッド用穴を形成して金属箔を露出
させる穴あけ工程と、めっきにより、前記パッド用穴内
を充填すると共に前記強誘電体層上を覆う第１の導体層
を形成するめっき工程と、該第１の導体層をエッチング
して、形成すべきバイパスキャパシタの一方の電極膜
と、パッドとを形成するエッチング工程と、該エッチン
グ工程により露出した前記強誘電体層上に第１の絶縁層
を形成する工程と、めっきにより、前記第１の絶縁層上
に、前記一方の電極膜と前記パッドとに電気的に接続す
る第２の導体層を形成するめっき工程と、該第２の導体
層をエッチングして、前記一方の電極膜および前記パッ
ドにそれぞれ接続する配線パターンを形成するエッチン
グ工程と、前記金属箔をエッチングして、前記第１の電
極膜と前記強誘電体層を介して対向する第２の電極膜を
形成する工程と、該金属箔をエッチングすることにより
露出した前記強誘電体層を除去する工程とを含むことを
特徴としている。さらに、前記配線パターンに外部接続
端子を形成する工程と、前記はんだ層により半導体チッ
プをフリップチップ接続する工程とを含むことにより、
半導体チップが搭載された半導体装置を製造することが
できる。
【０００７】また本発明に係る回路基板の製造方法で
は、金属箔の一方の面に強誘電体層が、他方の面にはん
だ層が形成された材料片の前記強誘電体層にパッド用穴
を形成して金属箔を露出させる穴あけ工程と、めっきに
より、前記パッド用穴内を充填すると共に前記強誘電体
層上を覆う第１の導体層を形成するめっき工程と、該第
１の導体層をエッチングして、形成すべきバイパスキャ
パシタの一方の電極膜と、パッドとを形成するエッチン
グ工程と、該エッチング工程により露出した前記強誘電
体層上に第１の絶縁層を形成する工程と、めっきによ
り、前記第１の絶縁層上に、前記一方の電極膜と前記パ
ッドとに電気的に接続する第２の導体層を形成するめっ
き工程と、該第２の導体層をエッチングして、前記一方
の電極膜および前記パッドにそれぞれ接続する配線パタ
ーンを形成するエッチング工程と、前記はんだ層をエッ
チングして、前記一方の電極膜および前記パッドに対向
する部位の前記はんだ層を残すはんだ層のエッチング工
程と、該はんだ層をエッチングすることにより露出した
前記金属箔をエッチングして、前記第１の電極膜と前記
強誘電体層を介して対向する第２の電極膜を形成する工
程と、該金属箔をエッチングすることにより露出した前
記強誘電体層を除去する工程とを含むことを特徴として
いる。さらに、前記配線パターンに外部接続端子を形成
する工程と、前記はんだ層により半導体チップをフリッ
プチップ接続する工程とを含むことにより、半導体チッ
プが搭載された半導体装置を製造することができる。
【０００８】さらに本発明に回路基板の製造方法では、
金属箔の一方の面に強誘電体層が形成された材料片の前
記強誘電体層にパッド用穴を形成して金属箔を露出させ
る穴あけ工程と、めっきにより、前記パッド用穴内を充
填すると共に前記強誘電体層上を覆う第１の導体層を形
成するめっき工程と、前記材料片の他方の面上にはんだ
層を形成する工程と、前記金属箔をエッチングして、形
成すべきバイパスキャパシタの一方の電極膜と、パッド
とを形成するエッチング工程と、該エッチング工程によ
り露出した前記強誘電体層上に第１の絶縁層を形成する
工程と、めっきにより、前記第１の絶縁層上に、前記一
方の電極膜と前記パッドとに電気的に接続する第２の導
体層を形成するめっき工程と、該第２の導体層をエッチ
ングして、前記一方の電極膜および前記パッドにそれぞ
れ接続する配線パターンを形成するエッチング工程と、
前記はんだ層をエッチングして、前記一方の電極膜およ
び前記パッドに対向する部位の前記はんだ層を残すはん
だ層のエッチング工程と、該はんだ層をエッチングする
ことにより露出した前記第１の導体層をエッチングし
て、前記第１の電極膜と前記強誘電体層を介して対向す
る第２の電極膜を形成する工程と、該第１の導体層をエ
ッチングすることにより露出した前記強誘電体層を除去
する工程とを含むことを特徴としている。さらに、前記
配線パターンに外部接続端子を形成する工程と、前記は
んだ層により半導体チップをフリップチップ接続する工
程とを含むことにより、半導体チップが搭載された半導
体装置を製造することができる。
【０００９】またさらに本発明に係る回路基板の製造方
法では、金属箔の一方の面に強誘電体層が形成された材
料片の前記強誘電体層にパッド用穴を形成して金属箔を
露出させる穴あけ工程と、めっきにより、前記パッド用
穴内を充填すると共に前記強誘電体層上を覆う第３の導
体層を形成するめっき工程と、前記第３の導体層をエッ
チングして、形成すべきバイパスキャパシタの一方の電
極膜と、パッドとを形成するエッチング工程と、該エッ
チング工程により露出した前記強誘電体層上に第２の絶
縁層を形成する工程と、該第２の絶縁層および前記強誘
電体層に、前記一方の電極膜の近傍に位置して前記金属
箔に達する穴を形成する工程と、めっきにより、前記第
２の絶縁層上に、前記穴を充填すると共に、前記一方の
電極膜と前記パッドとに電気的に接続する第４の導体層
を形成するめっき工程と、該第４の導体層をエッチング
して、前記一方の電極膜、前記パッドおよび前記金属箔
にそれぞれ接続する配線パターンを形成するエッチング
工程と、前記金属箔をエッチングして、前記第１の電極
膜と前記強誘電体層を介して対向する第２の電極膜を形
成する工程と、該金属箔をエッチングすることにより露
出した前記強誘電体層を除去する工程とを含むことを特
徴としている。さらに、前記配線パターンに外部接続端
子を形成する工程と、前記はんだ層により半導体チップ
をフリップチップ接続する工程とを含むことにより、半
導体チップが搭載された半導体装置を製造することがで
きる。
【００１０】さらにまた本発明に係る回路基板の製造方
法では、第１の金属箔の一方の面に強誘電体層が形成さ
れ、該強誘電体層上に絶縁層を介して第２の金属箔が形
成された材料片の前記第２の金属箔をエッチングして第
１の電極膜を形成する工程と、前記絶縁層を覆って第３
の絶縁層を形成する工程と、該第３の絶縁層、前記絶縁
層および前記強誘電体層に、前記第１の電極膜の近傍に
位置する穴およびパッド用穴を形成して前記第１の金属
箔を露出させる穴あけ工程と、めっきにより、前記第３
の絶縁層上に、前記穴およびパッド用穴内を充填すると
共に、前記一方の電極膜と電気的に接続する第５の導体
層を形成するめっき工程と、該第５の導体層をエッチン
グして、前記一方の電極膜および前記第１の金属箔にそ
れぞれ接続する配線パターンとパッドとを形成するエッ
チング工程と、前記第１の金属箔をエッチングして、前
記第１の電極膜と前記強誘電体層を介して対向する第２
の電極膜を形成する工程と、該第１の金属箔をエッチン
グすることにより露出した前記強誘電体層を除去する工
程とを含むことを特徴としている。さらに、前記配線パ
ターンに外部接続端子を形成する工程と、前記はんだ層
により半導体チップをフリップチップ接続する工程とを
含むことにより、半導体チップが搭載された半導体装置
を製造することができる。
【００１１】さらに本発明に係る回路基板の製造方法で
は、金属箔の一方の面に強誘電体層が形成された材料片
の前記強誘電体層にパッド用穴を形成する工程と、該パ
ッド用穴を充填すると共に、前記強誘電体層を覆うはん
だ層を形成する工程と、前記金属箔をエッチングして、
第１の電極膜およびパッドを形成する工程と、露出した
前記強誘電体層上に第４の絶縁層を形成する工程と、め
っきにより、前記第４の絶縁層を覆って前記第１の電極
膜およびパッドに電気的に接続する第６の導体層を形成
するめっき工程と、該第６の導体層をエッチングして配
線パターンを形成するエッチング工程と、前記はんだ層
をエッチングして、前記一方の電極膜および前記パッド
に対向する部位の前記はんだ層を残すエッチング工程
と、露出した前記強誘電体層を除去する工程とを含むこ
とを特徴としている。する回路基板の製造方法。さら
に、前記配線パターンに外部接続端子を形成する工程
と、前記はんだ層により半導体チップをフリップチップ
接続する工程とを含むことにより、半導体チップが搭載
された半導体装置を製造することができる。
【００１２】またさらに本発明に係る回路基板の製造方
法では、金属箔の一方の面に強誘電体層が形成された材
料片の前記強誘電体層にパッド用穴を形成する工程と、
銅により該パッド用穴を充填する銅めっき工程と、前記
強誘電体層を覆うはんだ層を形成する工程と、前記金属
箔をエッチングして、第１の電極膜およびパッドを形成
する工程と、露出した前記強誘電体層上に第４の絶縁層
を形成する工程と、めっきにより、前記第４の絶縁層を
覆って前記第１の電極膜およびパッドに電気的に接続す
る第６の導体層を形成するめっき工程と、該第６の導体
層をエッチングして配線パターンを形成するエッチング
工程と、前記はんだ層をエッチングして、前記一方の電
極膜および前記パッドに対向する部位の前記はんだ層を
残すエッチング工程と、露出した前記強誘電体層を除去
する工程とを含むことを特徴としている。さらに、前記
配線パターンに外部接続端子を形成する工程と、前記は
んだ層により半導体チップをフリップチップ接続する工
程とを含むことにより、半導体チップが搭載された半導
体装置を製造することができる。
【００１３】また、本発明に係る回路基板用材料片で
は、金属箔の一方の面に強誘電体層が形成されているこ
とを特徴としている。さらに本発明に係る回路基板用材
料片では、金属箔の一方の面に強誘電体層が形成され、
該金属箔の他方の面にはんだ層が形成されていることを
特徴としている。 上記材料片を用いることにより上記
回路基板を効率よく製造することができる。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。以下製法と共に
回路基板の構造を説明する。図１は製造方法の第１の実
施の形態を示す。まず図１ａ、図１ｂに示すように、銅
箔（他の金属箔でもよい）１０の一方の面に強誘電体層
１１が形成された材料片１２の強誘電体層１１にレーザ
ー加工によりパッド用穴１３を形成して銅箔１０を露出
させる穴あけ工程を行う。
【００１５】強誘電体層１１は、チタン酸ストロンチウ
ム（ＳｒＴｉＯ３）（ＳＴＯ）、チタン酸ジルコニウム
酸鉛（ＰｂＺｒｘ Ｔｉ１−ｘＯ３）（ＰＺＴ）、酸化
タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉ
Ｏ３）などの強誘電体が好適に用いられ、銅箔１０上に
スパッタリングやＣＶＤにより所要厚さに形成される。
次に、図１ｃに示すように、無電解銅めっきおよび電解
銅めっきにより、パッド用穴１３内を充填すると共に強
誘電体層１１上を覆う第１の銅めっき皮膜（導体層、以
下同じ）１４を形成する。
【００１６】次いで図１ｄに示すように，第１の銅めっ
き皮膜１４をエッチングして、形成すべきバイパスキャ
パシタの一方の電極膜１６（図では２個所示すが適宜複
数個とする）と、パッド１７（図では１個所示すが複数
である）とを形成する。次に図１ｅに示すように、上記
エッチング工程により露出した強誘電体層１１上に第１
の絶縁層１８を形成する。第１の絶縁層１８は、ポリイ
ミドやポリフェニレンエーテル等の樹脂（非感光性）を
塗布、またはこれらの樹脂シートを接着して形成する。
次いで第１の絶縁層１８にレーザー加工によりビア穴１
９を形成して、一方の電極膜１６とパッド１８とを露出
させる（図１ｆ）。この場合、第１の絶縁層１８には感
光性レジストを用いて、一方の電極膜１６とパッド１７
とを覆うように第１の絶縁層１８を形成し、フォトリソ
グラフィーによりビア穴１９をあけてもよい。
【００１７】次に図１ｇに示すように、無電解銅めっき
および電解銅めっきにより、第１の絶縁層１８上に、一
方の電極膜１６とパッド１７とに電気的に接続する第２
の銅めっき皮膜２０を形成する。次いで図１ｈに示すよ
うに、第２の銅めっき皮膜２０をエッチングして、一方
の電極膜１６およびパッド１７にそれぞれ接続する配線
パターン２１を形成する。なお、この配線パターン２１
上に、絶縁層を形成し、ビア穴形成、銅めっき皮膜形
成、パターンニング（配線パターン形成）を繰り返すこ
とにより多層回路基板に形成してもよい（図示せず）。
【００１８】次に図１ｉに示すように、銅箔１０をエッ
チングして、第１の電極膜１６と強誘電体層１１を介し
て対向する第２の電極膜２２を形成する。次に、図１ｊ
に示すように、銅箔１０をエッチングすることにより露
出した強誘電体層１１をエッチングで除去して、回路基
板２４に完成する。銅箔１０のエッチングと強誘電体層
１１のエッチングでは異なるエッチング液を用い、それ
ぞれをマスクとしてエッチングすることができる。強誘
電体層のみ溶かすエッチング液を用いることにより第２
の電極膜２２をマスクとして強誘電体層のエッチングが
行える。回路基板２４は、最表層の絶縁層１８（第１の
絶縁層）に複数の一方の電極膜１６が形成され、該各一
方の電極膜１６と対向して絶縁層１８よりも誘電率の大
きな強誘電体層１１が形成され、該各強誘電体層１１上
に他方の電極膜２２が形成されることにより、搭載され
る半導体チップの電源用端子と接続される複数のバイパ
スキャパシタ２５が表層に形成されたものとなる（請求
項１）。なお、配線パターン２１は単層に形成したが、
多層に形成できることはもちろんである。
【００１９】また図１ｋに示すように、上記回路基板２
４の配線パターン２１にはんだボール（外部接続端子）
２６を取りつけ、バイパスキャパシタ２５の他方の電極
膜２２上およびパッド１７上に半導体チップ２７をはん
だ２８を用いてフリップチップ接続して搭載し、半導体
装置３０に形成することもできる。なお、２９はソルダ
ーレジストである。すなわち、この場合、複数のバイパ
スキャパシタ２５が、半導体チップ２７の信号用端子が
接続されるパッド１７と共に、半導体チップ２７の搭載
エリア内に配設されている（請求項２）。このように、
バイパスキャパシタ２５が半導体チップ２７の直下に配
設されるから、電源ノイズを効果的に吸収することがで
きる。なお、外部接続端子ははんだボールの他にピンで
あってもよい。
【００２０】図２は製造方法の第２の実施の形態を示
す。第１の実施の形態と同一の部剤は同一符号を付す。
まず図２ａ、図２ｂに示すように、銅箔１０の一方の面
に強誘電体層１１が、他方の面にはんだ層３２が形成さ
れた材料片１２の強誘電体層１１にレーザー加工により
パッド用穴１３を形成して銅箔１０を露出させる穴あけ
工程を行う。次に図２ｃに示すように、無電解銅めっき
および電解銅めっきにより、パッド用穴１３内を充填す
ると共に強誘電体層１１上を覆う第１の銅めっき皮膜１
４を形成する。
【００２１】次いで図２ｄに示すように，第１の銅めっ
き皮膜１４をエッチングして、形成すべきバイパスキャ
パシタの一方の電極膜１６（図では２個所示すが適宜複
数個とする）と、パッド１７（図では１個所示すが複数
である）とを形成する。次に図２ｅに示すように、上記
エッチング工程により露出した強誘電体層１１上に第１
の絶縁層１８を形成する。第１の絶縁層１８は、ポリイ
ミドやポリフェニレンエーテル等の樹脂（非感光性）を
塗布、またはこれらの樹脂シートを接着して形成する。
次いで第１の絶縁層１８にレーザー加工によりビア穴１
９を形成して、一方の電極膜１６とパッド１８とを露出
させる（図２ｆ）。この場合、第１の絶縁層１８には感
光性レジストを用いて、一方の電極膜１６とパッド１７
とを覆うように第１の絶縁層１８を形成し、フォトリソ
グラフィーによりビア穴１９をあけてもよい。
【００２２】次に図２ｇに示すように、無電解銅めっき
および電解銅めっきにより、第１の絶縁層１８上に、一
方の電極膜１６とパッド１７とに電気的に接続する第２
の銅めっき皮膜２０を形成する。次いで図２ｈに示すよ
うに、第２の銅めっき皮膜２０をエッチングして、一方
の電極膜１６およびパッド１７にそれぞれ接続する配線
パターン２１を形成する。なお、この配線パターン２１
上に、絶縁層を形成し、ビア穴形成、銅めっき皮膜形
成、パターンニング（配線パターン形成）を繰り返すこ
とにより多層回路基板に形成してもよい（図示せず）。
【００２３】次に図２ｉに示すように、はんだ層３２を
エッチングして、一方の電極膜１６およびパッド１７に
対向する部位のはんだ層を残して予備はんだ層３２を形
成するエッチング工程を行う。次いで図２ｊに示すよう
に、はんだ層３２をエッチングすることにより露出した
銅箔１０をエッチングして、第１の電極膜１６と強誘電
体層１１を介して対向する第２の電極膜２２を形成す
る。
【００２４】次に、図２ｋに示すように、銅箔１０をエ
ッチングすることにより露出した強誘電体層１１をエッ
チングで除去して、回路基板２４に完成する。はんだ層
３２のエッチング、銅箔１０のエッチング、強誘電体層
１１のエッチングでは異なるエッチング液を用い、それ
ぞれをマスクとしてエッチングすることができる。すな
わち、予備はんだ層３２をマスクとして銅箔１０のエッ
チングが行え、第２の電極膜２２をマスクとして強誘電
体層のエッチングが行える。回路基板２４は、最表層の
絶縁層１８（第１の絶縁層）に複数の一方の電極膜１６
が形成され、該各一方の電極膜１６と対向して絶縁層１
８よりも誘電率の大きな強誘電体層１１が形成され、該
各強誘電体層１１上に他方の電極膜２２が形成され、該
他方の電極膜２２上（およびパッド１７上）に予備はん
だ層３２が形成されることにより、搭載される半導体チ
ップの電源用端子と接続される、予備はんだ層付きの複
数のバイパスキャパシタ２５が表層に形成されたものと
なる。なお、配線パターン２１は単層に形成したが、多
層に形成できることはもちろんである。
【００２５】また図２ｌに示すように、上記回路基板２
４の配線パターン２１にはんだボール（外部接続端子）
２６を取りつけ、バイパスキャパシタ２５の他方の電極
膜２２上およびパッド１７上に半導体チップ２７を予備
はんだ層３２を用いてフリップチップ接続して搭載し、
半導体装置３０に形成することもできる。なお、２９は
ソルダーレジストである。すなわち、この場合、複数の
バイパスキャパシタ２５が、半導体チップ２７の信号用
端子が接続されるパッド１７と共に、半導体チップ２７
の搭載エリア内に配設されている。このように、バイパ
スキャパシタ２５が半導体チップ２７の直下に配設され
るから、電源ノイズを効果的に吸収することができる。
なお、外部接続端子ははんだボールの他にピンであって
もよい。
【００２６】図３は図２の第２の実施の形態の変形例で
ある第３の実施の形態を示す。この第３の実施の形態で
は、銅箔１０の一方の面に強誘電体層１１が形成された
材料片１２の強誘電体層１１にレーザー加工によりパッ
ド用穴１３を形成して銅箔１０を露出させ（図３ａ、図
３ｂ）、無電解銅めっきおよび電解銅めっきにより、パ
ッド用穴１３内を充填すると共に強誘電体層１１上を覆
う第１の銅めっき皮膜１４を形成し（図３ｃ）、材料片
１２の他方の面上にはんだ層３２を形成する（図３ｄ）
のである。以後は図２のｄ工程以下と同じであるので説
明を省略する。なお、図２ｃと図３ｄとの比較から明ら
かなように、本実施の形態と図２の実施の形態とでは銅
箔１０と第１のめっき皮膜１４とが入れ替わった構造と
なっているが実質的な構造は同じである。したがって、
本実施の形態での図２ｄ以降の工程では、前記図２の説
明中、第１のめっき皮膜１４を銅箔１０と、銅箔１０を
第１のめっき皮膜１４と読み替える必要がある（請求項
１０）。
【００２７】図４は第４の実施の形態を示す。まず図４
ａ、図４ｂに示すように、銅箔１０の一方の面に強誘電
体層１１が形成された材料片１２の強誘電体層１１にレ
ーザー加工によりパッド用穴１３を形成して銅箔１０を
露出させる穴あけ工程を行う。つぎに図４ｃに示すよう
に、無電解銅めっきおよび電解銅めっきにより、パッド
用穴１３内を充填すると共に強誘電体層１１上を覆う第
３の銅めっき皮膜３４を形成する。
【００２８】次いで図４ｄに示すように、第３の銅めっ
き皮膜３４をエッチングして、形成すべきバイパスキャ
パシタの一方の電極膜１６と、パッド１７とを形成す
る。次に図４ｅに示すように、上記エッチング工程によ
り露出した強誘電体層１１上に第２の絶縁層３５を形成
する。第２の絶縁層３５は、ポリイミドやポリフェニレ
ンエーテル等の樹脂（非感光性）を塗布、またはこれら
の樹脂シートを接着して形成する。次いで第２の絶縁層
３５にレーザー加工によりビア穴１９を形成して、一方
の電極膜１６とパッド１８とを露出させ、また同時に、
一方の電極膜１６の近傍に位置して銅箔１０に達する穴
３６を形成する。この場合、第２の絶縁層３５には感光
性レジストを用いて、一方の電極膜１６とパッド１７と
を覆うように第２の絶縁層３５を形成し、フォトリソグ
ラフィーによりビア穴１９をあけ、レーザー加工により
穴３６を形成してもよい。
【００２９】次いで図４ｆに示すように、無電解銅めっ
きおよび電解銅めっきにより、第２の絶縁層３５上に、
穴３６を充填すると共に、一方の電極膜１６とパッド１
７とに電気的に接続する第４の銅めっき皮膜３７を形成
する。
【００３０】次いで図４ｇに示すように、第４の銅めっ
き皮膜３７をエッチングして、一方の電極膜１６、パッ
ド１７および銅箔１０にそれぞれ接続する配線パターン
２１を形成する。なお、この配線パターン２１上に、絶
縁層を形成し、ビア穴形成、銅めっき皮膜形成、パター
ンニング（配線パターン形成）を繰り返すことにより多
層回路基板に形成してもよい（図示せず）。
【００３１】次に図４ｈに示すように、銅箔１０をエッ
チングして、第１の電極膜１６と強誘電体層１１を介し
て対向する第２の電極膜２２を形成する。次いで図４ｉ
に示すように、銅箔１０をエッチングすることにより露
出した強誘電体層１１をエッチングで除去することによ
り、バイパスキャパシタ２５を表層に有する回路基板３
８を形成することができる。
【００３２】銅箔１０のエッチング、強誘電体層１１の
エッチングでは異なるエッチング液を用い、それぞれを
マスクとしてエッチングすることができる。すなわち、
第２の電極膜２２をマスクとして強誘電体層のエッチン
グが行える。また、上記回路基板３８の配線パターン２
１にはんだボール（外部接続端子）２６を取りつけ、バ
イパスキャパシタ２５の他方の電極膜２２上およびパッ
ド１７上に半導体チップ（図示せず）をはんだを用いて
フリップチップ接続して搭載し、半導体装置〔図示せ
ず〕に形成することもできる。
【００３３】すなわち、この場合も、複数のバイパスキ
ャパシタ２５が、半導体チップの信号用端子が接続され
るパッド１７と共に、半導体チップの搭載エリア内に配
設されている。このように、バイパスキャパシタ２５が
半導体チップの直下に配設されるから、電源ノイズを効
果的に吸収することができる。なお、本実施の形態で
も、図４ａに示す材料片１２の銅箔１０の他方の面には
んだ層を形成した材料片を出発の材料片とするか、ある
いは中途ではんだ層を形成することにより、図２に示す
のと同様な予備はんだ層を備える回路基板に形成するこ
とができる。また外部接続端子ははんだボールの他にピ
ンであってもよい。
【００３４】図５は第５の実施の形態を示す。まず、図
５ｂ、図５ｃに示すように、第１の銅箔４０の一方の面
に強誘電体層１１が形成され、該強誘電体層１１上に絶
縁層４１を介して第２の銅箔４２が形成された材料片１
２の前記第２の銅箔４２をエッチングして第１の電極膜
１６を形成する。なお図５ａのように、第１の銅箔４０
の一方の面に強誘電体層１１が形成された材料片を出発
としてもよい。この場合この材料片の強誘電体層１１上
に接着性を有する絶縁層４１により第２の銅箔４２を接
着し、図５ｂに示す材料片にすることができる。
【００３５】次に図５ｄに示すように、絶縁層を覆って
第３の絶縁層４３を形成すると共に、第３の絶縁層４
３、絶縁層４１および強誘電体層１１に、第１の電極膜
１６の近傍に位置する穴３６およびパッド用穴１３を形
成して第１の銅箔４０を露出させる。この穴あけはレー
ザーを用いて行うと好適である。次いで図５ｅに示すよ
うに、無電解銅めっきおよび電解銅めっきにより、第３
の絶縁層４３上に、穴３６およびパッド用穴１３内を充
填すると共に、一方の電極膜１６と電気的に接続する第
５の銅めっき皮膜４５を形成する。
【００３６】次に図５ｆに示すように、第５の銅めっき
皮膜４５をエッチングして、一方の電極膜１６および第
１の銅箔４０にそれぞれ接続する配線パターン２１とパ
ッド１７とを形成する。なお、この配線パターン２１上
に、絶縁層を形成し、ビア穴形成、銅めっき皮膜形成、
パターンニング（配線パターン形成）を繰り返すことに
より多層回路基板に形成してもよい（図示せず）。また
第１の銅箔４０もエッチングして、第１の電極膜１６と
強誘電体層１１を介して対向する第２の電極膜２２を形
成する（図５ｆ）。
【００３７】次いで図５ｇに示すように、第１の銅箔４
０をエッチングすることにより露出した強誘電体層１１
をエッチングで除去することにより、バイパスキャパシ
タ２５を表層に有する回路基板４７を形成することがで
きる。銅箔４０のエッチング、強誘電体層１１のエッチ
ングでは異なるエッチング液を用い、それぞれをマスク
としてエッチングすることができる。すなわち、第２の
電極膜２２をマスクとして強誘電体層のエッチングが行
える。
【００３８】また、上記回路基板４７の配線パターン２
１にはんだボール（外部接続端子）２６を取りつけ、バ
イパスキャパシタ２５の他方の電極膜２２上およびパッ
ド１７上に半導体チップ（図示せず）をはんだを用いて
フリップチップ接続して搭載し、半導体装置〔図示せ
ず〕に形成することもできる。すなわち、この場合も、
複数のバイパスキャパシタ２５が、半導体チップの信号
用端子が接続されるパッド１７と共に、半導体チップの
搭載エリア内に配設されている。なお、外部接続端子は
はんだボールの他にピンであってもよい。
【００３９】このように、バイパスキャパシタ２５が半
導体チップの直下に配設されるから、電源ノイズを効果
的に吸収することができる。なお、本実施の形態でも、
図５ｂに示す材料片１２の第１の銅箔４０の他方の面に
はんだ層を形成した材料片を出発の材料片とするか、あ
るいは中途ではんだ層を形成することにより、図２に示
すのと同様な予備はんだ層を備える回路基板に形成する
ことができる。
【００４０】図６は第６の実施の形態を示す。まず、図
６ａ、図６ｂに示すように、銅箔１０の一方の面に強誘
電体層１１が形成された材料片１２の強誘電体層１１に
パッド用穴１３をを形成する。この穴あけはレーザーに
より行うことができる。次に、図６ｃに示すように、は
んだめっきにより、パッド用穴１３を充填すると共に、
強誘電体層１１を覆うはんだ層４８を形成する。
【００４１】次いで図６ｄに示すように、銅箔１０をエ
ッチングして、第１の電極膜１６およびパッド１７を形
成する。次に、図６ｅに示すように、露出した強誘電体
層１１上に第４の絶縁層４９を形成する。第４の絶縁層
４９は、ポリイミドやポリフェニレンエーテル等の樹脂
（非感光性）を塗布、またはこれらの樹脂シートを接着
して形成する。次いで第４の絶縁層４９にレーザー加工
によりビア穴１９を形成して、一方の電極膜１６とパッ
ド１７とを露出させる（図６ｆ）。この場合、第４の絶
縁層４９には感光性レジストを用いて、一方の電極膜１
６とパッド１７とを覆うように第４の絶縁層４９を形成
し、フォトリソグラフィーによりビア穴１９をあけても
よい。
【００４２】次いで図６ｇに示すように、無電解銅めっ
きおよび電解銅めっきにより、第４の絶縁層４９を覆っ
て第１の電極膜１６およびパッド１７に電気的に接続す
る第６の銅めっき皮膜５０を形成する。次に、図６ｈに
示すように、第６の銅めっき皮膜５０をエッチングして
配線パターン２１を形成する。なお、この配線パターン
２１上に、絶縁層を形成し、ビア穴形成、銅めっき皮膜
形成、パターンニング（配線パターン形成）を繰り返す
ことにより多層回路基板に形成してもよい（図示せ
ず）。次いで図６ｉに示すように、はんだ層４８をエッ
チングして、一方の電極膜１６およびパッド１７に対向
する部位のはんだ層を残して、予備はんだ層を兼用する
他方の電極膜２２とパッド１７とを形成する。
【００４３】次に、図６ｊに示すように、はんだ層４８
を除去することにより露出した強誘電体層１１をエッチ
ングで除去して、バイパスキャパシタ２５を表層に有す
る回路基板５１を形成することができる。はんだ層４８
のエッチング、強誘電体層１１のエッチングでは異なる
エッチング液を用い、それぞれをマスクとしてエッチン
グすることができる。すなわち、他方の電極膜２２をマ
スクとして強誘電体層のエッチングが行える。
【００４４】また、上記回路基板５１の配線パターン２
１にはんだボール（外部接続端子）２６を取りつけ、バ
イパスキャパシタ２５の他方の電極膜２２上およびパッ
ド１７上に半導体チップ２７を予備はんだを用いてフリ
ップチップ接続して搭載し、半導体装置５２に形成する
こともできる。すなわち、この場合も、複数のバイパス
キャパシタ２５が、半導体チップの信号用端子が接続さ
れるパッド１７と共に、半導体チップ２７の搭載エリア
内に配設されている。このように、バイパスキャパシタ
２５が半導体チップ２７の直下に配設されるから、電源
ノイズを効果的に吸収することができる。なお、外部接
続端子ははんだボールの他にピンであってもよい。
【００４５】図７は第７の実施の形態を示す。まず図７
ａ、図７ｂに示すように、銅箔１０の一方の面に強誘電
体層１１が形成された材料片１２の強誘電体層１１にパ
ッド用穴１３をレーザー加工により形成する。次いで図
７ｃに示すように、銅めっきによる銅５３によりパッド
用穴１３を充填する。次に図７ｄに示すように、強誘電
体層１１を覆うはんだ層４８を形成する。
【００４６】次に図７ｅに示すように、銅箔１０をエッ
チングして、第１の電極膜１６およびパッド１７を形成
する。工程と、次いで、図７ｆに示すように、露出した
強誘電体層１１上に第４の絶縁層４９を形成する。第４
の絶縁層４９は、ポリイミドやポリフェニレンエーテル
等の樹脂（非感光性）を塗布、またはこれらの樹脂シー
トを接着して形成する。次いで第４の絶縁層４９にレー
ザー加工によりビア穴１９を形成して、一方の電極膜１
６とパッド１７とを露出させる（図７ｇ）。この場合、
第４の絶縁層４９には感光性レジストを用いて、一方の
電極膜１６とパッド１７とを覆うように第４の絶縁層４
９を形成し、フォトリソグラフィーによりビア穴１９を
あけてもよい。
【００４７】次に図７ｈに示すように、無電解銅めっき
および電解銅めっきにより、第４の絶縁層４９を覆って
第１の電極膜１６およびパッド１７に電気的に接続する
第６の銅めっき皮膜５０を形成する。次いで図７ｉに示
すように、該第６の銅めっき皮膜５０をエッチングして
配線パターン２１を形成する。なお、この配線パターン
２１上に、絶縁層を形成し、ビア穴形成、銅めっき皮膜
形成、パターンニング（配線パターン形成）を繰り返す
ことにより多層回路基板に形成してもよい（図示せ
ず）。次いで図７ｊに示すように、はんだ層４８をエッ
チングして、一方の電極膜１６およびパッド１７に対向
する部位のはんだ層を残して、予備はんだ層を兼用する
他方の電極膜２２とパッド１７とを形成する。
【００４８】次に、図７ｋに示すように、はんだ層４８
を除去することにより露出した強誘電体層１１をエッチ
ングで除去して、バイパスキャパシタ２５を表層に有す
る回路基板５５を形成することができる。はんだ層４８
のエッチング、強誘電体層１１のエッチングでは異なる
エッチング液を用い、それぞれをマスクとしてエッチン
グすることができる。すなわち、他方の電極膜２２をマ
スクとして強誘電体層のエッチングが行える。
【００４９】また、上記回路基板５５の配線パターン２
１にはんだボール（外部接続端子）２６を取りつけ、バ
イパスキャパシタ２５の他方の電極膜２２上およびパッ
ド１７上に半導体チップ２７を予備はんだを用いてフリ
ップチップ接続して搭載し、半導体装置５６に形成する
こともできる。すなわち、この場合も、複数のバイパス
キャパシタ２５が、半導体チップの信号用端子が接続さ
れるパッド１７と共に、半導体チップ２７の搭載エリア
内に配設されている。なお外部接続端子ははんだボール
の他にピンであってもよい。
【００５０】このように、バイパスキャパシタ２５が半
導体チップ２７の直下に配設されるから、電源ノイズを
効果的に吸収することができる。なお、上記各実施の形
態において、配線パターン、電極膜、パッドは、無電解
銅めっきと電解銅めっきにより形成する方法の他に、ス
パッタにより給電層（クロム層と銅層）を形成し、この
上に電解銅めっきを施す方法を用いて形成してもよい。
本発明では、これらを含めて「めっきにより」と定義す
る。また、めっきは必ずしも銅めっきに限定されない。
【００５１】以上本発明につき好適な実施例を挙げて種
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
【００５２】
【発明の効果】以上のように本発明によれば、ノイズの
吸収に優れ、小型化が可能な回路基板、、半導体装置、
その効果的な製造方法、およびこの製造方法に用いて好
適な回路基板用材料片を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態による工程図、
【図２】第２の実施の形態による工程図、
【図３】第３の実施の形態による工程図、
【図４】第４の実施の形態による工程図、
【図５】第５の実施の形態による工程図、
【図６】第６の実施の形態による工程図、
【図７】第７の実施の形態による工程図である。
【符号の説明】
１０ 銅箔（金属箔） １１ 強誘電体層 １２ 材料片 １４ 第１の銅めっき皮膜（導電層） １６ 第１の電極膜 １７ パッド １８ 第１の絶縁層 ２０ 第２の銅めっき皮膜（導電層） ２１ 配線パターン ２２ 第２の電極膜 ２４ 回路基板 ２５ バイパスキャパシタ ２６ はんだボール（外部接続端子） ２７ 半導体チップ ２８ はんだ ３０ 半導体装置 ３２ はんだ層 ３５ 第２の絶縁層 ３７ 第４の銅めっき皮膜（導電層） ３８ 回路基板 ４０ 第１の銅箔（金属箔） ４１ 絶縁層 ４２ 第２の銅箔（金属箔） ４３ 第３の絶縁層 ４５ 第５の銅めっき皮膜（導体層） ４７ 回路基板 ４８ はんだ層 ４９ 第４の絶縁層 ５０ 第６の銅めっき皮膜（導体層） ５１ 回路基板 ５２ 半導体装置 ５３ 銅 ５５ 回路基板 ５６ 半導体装置
フロントページの続き Ｆターム(参考） 4E351 BB03 BB22 BB26 BB33 BB49 CC01 CC22 DD04 DD43 DD44 GG11 GG20 5E317 AA04 AA24 BB01 BB12 CC32 CC33 CC44 CD21 CD27 CD32 CD34 GG14 GG20 5F044 KK02 KK11 KK14 LL01

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 最表層の絶縁層に複数の一方の電極膜が
    形成され、該各一方の電極膜と対応して前記絶縁層より
    も誘電率の大きな強誘電体層が形成されていると共に、
    該各強誘電体層上に他方の電極膜が形成されて、搭載さ
    れる半導体チップの電源用端子と接続される複数のバイ
    パスキャパシタが形成されていることを特徴とする回路
    基板。
  2. 【請求項２】 前記複数のバイパスキャパシタが、半導
    体チップの信号用端子が接続されるパッドと共に、半導
    体チップの搭載エリア内に配設されていることを特徴と
    する請求項１記載の回路基板。
  3. 【請求項３】 前記バイパスキャパシタの他方の電極膜
    上および前記パッド上に、半導体チップ接合用の予備は
    んだ層が形成されていることを特徴とする請求項２記載
    の回路基板。
  4. 【請求項４】 前記強誘電体層が、チタン酸ストロンチ
    ウム、チタン酸ジルコン酸鉛、酸化タンタル、またはチ
    タン酸バリウムからなる請求項１、２または３記載の回
    路基板。
  5. 【請求項５】 請求項２、３または４記載の回路基板
    の、前記バイパスキャパシタの他方の電極膜および前記
    パッド上に半導体チップがフリップチップ接続されてい
    ることを特徴とする半導体装置。
  6. 【請求項６】 金属箔の一方の面に強誘電体層が形成さ
    れた材料片の前記強誘電体層にパッド用穴を形成して金
    属箔を露出させる穴あけ工程と、 めっきにより、前記パッド用穴内を充填すると共に前記
    強誘電体層上を覆う第１の導体層を形成するめっき工程
    と、 該第１の導体層をエッチングして、形成すべきバイパス
    キャパシタの一方の電極膜と、パッドとを形成するエッ
    チング工程と、 該エッチング工程により露出した前記強誘電体層上に第
    １の絶縁層を形成する工程と、 めっきにより、前記第１の絶縁層上に、前記一方の電極
    膜と前記パッドとに電気的に接続する第２の導体層を形
    成するめっき工程と、 該第２の導体層をエッチングして、前記一方の電極膜お
    よび前記パッドにそれぞれ接続する配線パターンを形成
    するエッチング工程と、 前記金属箔をエッチングして、前記第１の電極膜と前記
    強誘電体層を介して対向する第２の電極膜を形成する工
    程と、 該金属箔をエッチングすることにより露出した前記強誘
    電体層を除去する工程とを含むことを特徴とする回路基
    板の製造方法。
  7. 【請求項７】 請求項６において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 金属箔の一方の面に強誘電体層が、他方
    の面にはんだ層が形成された材料片の前記強誘電体層に
    パッド用穴を形成して金属箔を露出させる穴あけ工程
    と、 めっきにより、前記パッド用穴内を充填すると共に前記
    強誘電体層上を覆う第１の導体層を形成するめっき工程
    と、 該第１の導体層をエッチングして、形成すべきバイパス
    キャパシタの一方の電極膜と、パッドとを形成するエッ
    チング工程と、 該エッチング工程により露出した前記強誘電体層上に第
    １の絶縁層を形成する工程と、 めっきにより、前記第１の絶縁層上に、前記一方の電極
    膜と前記パッドとに電気的に接続する第２の導体層を形
    成するめっき工程と、 該第２の導体層をエッチングして、前記一方の電極膜お
    よび前記パッドにそれぞれ接続する配線パターンを形成
    するエッチング工程と、 前記はんだ層をエッチングして、前記一方の電極膜およ
    び前記パッドに対向する部位の前記はんだ層を残すはん
    だ層のエッチング工程と、 該はんだ層をエッチングすることにより露出した前記金
    属箔をエッチングして、前記第１の電極膜と前記強誘電
    体層を介して対向する第２の電極膜を形成する工程と、 該金属箔をエッチングすることにより露出した前記強誘
    電体層を除去する工程とを含むことを特徴とする回路基
    板の製造方法。
  9. 【請求項９】 請求項８において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  10. 【請求項１０】 金属箔の一方の面に強誘電体層が形成
    された材料片の前記強誘電体層にパッド用穴を形成して
    金属箔を露出させる穴あけ工程と、 めっきにより、前記パッド用穴内を充填すると共に前記
    強誘電体層上を覆う第１の導体層を形成するめっき工程
    と、 前記材料片の他方の面上にはんだ層を形成する工程と、 前記金属箔をエッチングして、形成すべきバイパスキャ
    パシタの一方の電極膜と、パッドとを形成するエッチン
    グ工程と、 該エッチング工程により露出した前記強誘電体層上に第
    １の絶縁層を形成する工程と、 めっきにより、前記第１の絶縁層上に、前記一方の電極
    膜と前記パッドとに電気的に接続する第２の導体層を形
    成するめっき工程と、 該第２の導体層をエッチングして、前記一方の電極膜お
    よび前記パッドにそれぞれ接続する配線パターンを形成
    するエッチング工程と、 前記はんだ層をエッチングして、前記一方の電極膜およ
    び前記パッドに対向する部位の前記はんだ層を残すはん
    だ層のエッチング工程と、 該はんだ層をエッチングすることにより露出した前記第
    １の導体層をエッチングして、前記第１の電極膜と前記
    強誘電体層を介して対向する第２の電極膜を形成する工
    程と、 該第１の導体層をエッチングすることにより露出した前
    記強誘電体層を除去する工程とを含むことを特徴とする
    回路基板の製造方法。
  11. 【請求項１１】 請求項１０において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  12. 【請求項１２】 金属箔の一方の面に強誘電体層が形成
    された材料片の前記強誘電体層にパッド用穴を形成して
    金属箔を露出させる穴あけ工程と、 めっきにより、前記パッド用穴内を充填すると共に前記
    強誘電体層上を覆う第３の導体層を形成するめっき工程
    と、 前記第３の導体層をエッチングして、形成すべきバイパ
    スキャパシタの一方の電極膜と、パッドとを形成するエ
    ッチング工程と、 該エッチング工程により露出した前記強誘電体層上に第
    ２の絶縁層を形成する工程と、 該第２の絶縁層および前記強誘電体層に、前記一方の電
    極膜の近傍に位置して前記金属箔に達する穴を形成する
    工程と、 めっきにより、前記第２の絶縁層上に、前記穴を充填す
    ると共に、前記一方の電極膜と前記パッドとに電気的に
    接続する第４の導体層を形成するめっき工程と、 該第４の導体層をエッチングして、前記一方の電極膜、
    前記パッドおよび前記金属箔にそれぞれ接続する配線パ
    ターンを形成するエッチング工程と、 前記金属箔をエッチングして、前記第１の電極膜と前記
    強誘電体層を介して対向する第２の電極膜を形成する工
    程と、 該金属箔をエッチングすることにより露出した前記強誘
    電体層を除去する工程とを含むことを特徴とする回路基
    板の製造方法。
  13. 【請求項１３】 請求項１２において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  14. 【請求項１４】 第１の金属箔の一方の面に強誘電体層
    が形成され、該強誘電体層上に絶縁層を介して第２の金
    属箔が形成された材料片の前記第２の金属箔をエッチン
    グして第１の電極膜を形成する工程と、 前記絶縁層を覆って第３の絶縁層を形成する工程と、 該第３の絶縁層、前記絶縁層および前記強誘電体層に、
    前記第１の電極膜の近傍に位置する穴およびパッド用穴
    を形成して前記第１の金属箔を露出させる穴あけ工程
    と、 めっきにより、前記第３の絶縁層上に、前記穴およびパ
    ッド用穴内を充填すると共に、前記一方の電極膜と電気
    的に接続する第５の導体層を形成するめっき工程と、 該第５の導体層をエッチングして、前記一方の電極膜お
    よび前記第１の金属箔にそれぞれ接続する配線パターン
    とパッドとを形成するエッチング工程と、 前記第１の金属箔をエッチングして、前記第１の電極膜
    と前記強誘電体層を介して対向する第２の電極膜を形成
    する工程と、 該第１の金属箔をエッチングすることにより露出した前
    記強誘電体層を除去する工程とを含むことを特徴とする
    回路基板の製造方法。
  15. 【請求項１５】 請求項１４において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 金属箔の一方の面に強誘電体層が形成
    された材料片の前記強誘電体層にパッド用穴を形成する
    工程と、 該パッド用穴を充填すると共に、前記強誘電体層を覆う
    はんだ層を形成する工程と、 前記金属箔をエッチングして、第１の電極膜およびパッ
    ドを形成する工程と、 露出した前記強誘電体層上に第４の絶縁層を形成する工
    程と、 めっきにより、前記第４の絶縁層を覆って前記第１の電
    極膜およびパッドに電気的に接続する第６の導体層を形
    成するめっき工程と、 該第６の導体層をエッチングして配線パターンを形成す
    るエッチング工程と、 前記はんだ層をエッチングして、前記一方の電極膜およ
    び前記パッドに対向する部位の前記はんだ層を残すエッ
    チング工程と、 露出した前記強誘電体層を除去する工程とを含むことを
    特徴とする回路基板の製造方法。
  17. 【請求項１７】 請求項１６において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  18. 【請求項１８】 金属箔の一方の面に強誘電体層が形成
    された材料片の前記強誘電体層にパッド用穴を形成する
    工程と、 銅により該パッド用穴を充填する銅めっき工程と、 前記強誘電体層を覆うはんだ層を形成する工程と、 前記金属箔をエッチングして、第１の電極膜およびパッ
    ドを形成する工程と、 露出した前記強誘電体層上に第４の絶縁層を形成する工
    程と、 めっきにより、前記第４の絶縁層を覆って前記第１の電
    極膜およびパッドに電気的に接続する第６の導体層を形
    成するめっき工程と、 該第６の導体層をエッチングして配線パターンを形成す
    るエッチング工程と、 前記はんだ層をエッチングして、前記一方の電極膜およ
    び前記パッドに対向する部位の前記はんだ層を残すエッ
    チング工程と、 露出した前記強誘電体層を除去する工程とを含むことを
    特徴とする回路基板の製造方法。
  19. 【請求項１９】 請求項１８において、さらに、 前記配線パターンに外部接続端子を形成する工程と、 前記はんだ層により半導体チップをフリップチップ接続
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  20. 【請求項２０】 金属箔の一方の面に強誘電体層が形成
    されてなる回路基板用材料片。
  21. 【請求項２１】 金属箔の一方の面に強誘電体層が形成
    され、該金属箔の他方の面にはんだ層が形成されてなる
    回路基板用材料片。
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