JP2018200912A - キャパシタ内蔵ガラス回路基板及びその製造方法 - Google Patents

Abstract

【課題】作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス回路基板を提供すること。【解決手段】ガラス基材上に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備え、絶縁樹脂層を介して隣接する上下の導体回路層の間に、下の導体回路層の一部に、誘電体層と、上部電極層と、を備えたＭＩＭキャパシタが備えてあるガラス回路基板において、ＭＩＭキャパシタは、下部密着層／誘電体層／上部密着層／シード金属層／上部電極層なる積層構成からなり、上部密着層と下部密着層とは同一材料であり、上部電極層とシード金属層と上部密着層とは平面視同一形状であり、誘電体層の下面と下部密着層とは平面視同一形状であり、シード金属層の厚さと上部密着層の厚さの和が、誘電体層の厚さより厚いことを特徴とするキャパシタ内蔵ガラス回路基板。【選択図】図２

Description

本発明は、キャパシタを内蔵したガラス回路基板及びその製造方法に関する。

電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタのような受動部品も更なる小型化が求められている。更なる小型化要求は非常に高いレベルで求められおり、これら受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動素子を内蔵化する技術が提案されている（例えば、特許文献１）。特許文献１の方法では、受動素子を印刷や真空成膜法などで形成することで多層基板内に内蔵するため小型化が可能となる。さらに多層基板内に形成することによって、配線長を短くすることが可能となるので、高周波ノイズを軽減することが出来る。

一方、基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられているが、近年ガラス基材への穴あけ技術の進歩により、例えば、３００μｍ厚のガラス基材に対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成できるようになってきている。このことからガラス材料を用いた電子回路基板が注目されている。ガラス基材をコアに用いた回路基板（以下、ガラス回路基板という）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ〜８ｐｐｍと小さくシリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。加えて、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている。これらガラス基材をコアとする電子回路にはデカップリングコンデンサーやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まってきている。

しかしながら、従来のキャパシタ内蔵基板は、有機基板にキャビティーを設けチップコンデンサーを埋設する方法が行われていた。この方法では、チップコンデンサーの占有体積が大きくなるために、配線引き回しに制約が生じる問題があった。また、コア基板が有機基板である場合、チップコンデンサーの埋設により基板平坦性が低下する問題があった。さらにチップ部品との線熱膨張係数の差から、接続信頼性が低下する問題があった。

また、有機コア基板を用いて多層回路内にＭＩＭ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造のキャパシタを内蔵する場合、誘電体層と比較すると有機コア基板の線熱膨張係数が大きいことが原因で、熱サイクルによって、誘電体層が剥離するあるいは誘電体層にクラックが生じる問題がある。そのため、キャパシタのショートあるいはオープン不良の発生に起因する信頼性低下の問題があった。

特開２０００−１５１１１４号公報

本発明は、上述した課題を解決するためになされたものであり、電子回路、電子機器の
小型化薄型化、高信頼化の課題を達成するため、作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス回路基板を提供することである。

上記課題を解決する手段として、本発明の請求項１に記載の発明は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備え、絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されているガラス回路基板において、
上部電極層の下地にはシード金属層が備えられおり、
シード金属層の下地には上部密着層が備えられており、
上部密着層の下地には誘電体層が備えられており、
誘電体層の下地には下部密着層が備えられており、
上部密着層と下部密着層とは同一材料から構成されており、
上部電極層とシード金属層と上部密着層とは、平面視同一形状であり、且つ誘電体層の下面と下部密着層とは、平面視同一形状であり、
シード金属層の厚さと上部密着層の厚さの和が、前記誘電体層の厚さより厚いことを特徴とするキャパシタ内蔵ガラス回路基板である。

また、請求項２に記載の発明は、ＭＩＭキャパシタを内蔵したガラス回路基板の製造方法であって、
ガラス基材に貫通孔を形成する工程と、
導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Ａと、
工程Ａの中で、導体回路層の一部にＭＩＭキャパシタを形成する工程と、を備えており、
ＭＩＭキャパシタを形成する工程は、
ＭＩＭキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
誘電体層の上にレジストパターンＡを形成する工程と、
そのレジストパターンＡをエッチングマスクとして誘電体層を除去する工程と、
レジストパターンＡを剥離する工程と、
上部密着層とシード金属層をこの順に形成する工程と、
シード金属層の上にレジストパターンＢを形成する工程と、
シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
レジストパターンＢを剥離する工程と、
上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
上部密着層とシード金属層をこの順に形成する工程は、上部密着層とシード金属層の暑さの和が、誘電体層の厚さより大きくなるように実施することを特徴とするガラス回路基板の製造方法である。

本発明のキャパシタ内蔵ガラス回路基板によれば、基材として線熱膨張係数が低く弾性率が高いガラスを使用しているため、熱サイクルによる寸法変動が少ないキャパシタ内蔵回路基板およびそれを使用した電子部品実装体を製造することが出来る。これにより、熱サイクルをかけたときの電子部品と回路基板との接続信頼性を確保することが出来る。
さらに本発明による回路基板の内蔵キャパシタの製造方法は、導体回路中の下部電極領域と、下部電極領域に形成される誘電体層と、誘電体層上に形成される上部密着層と、上部密着層上に形成されるシード金属層と、シード金属層上に形成される上部電極層からなり、シード金属層、及び、上部密着層の成膜に先立って、誘電体層の周縁端部の形状を形成する。この製造方法により上部電極層を歩留まり良く形成でき、且つ、厚みのバラつきを低減できる。そのため、電気的信頼性の高いキャパシタ内蔵ガラス回路基板を提供することが可能となる。

本発明の実施形態に係るガラス回路基板の作製方法の一例を示す概略断面図である。 図１のガラス回路基板の一部であるＭＩＭキャパシタ形成部Ａの側断面を拡大して、ＭＩＭキャパシタの作製方法を説明した説明図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。 比較例１に係るＭＩＭキャパシタ作製方法を説明した説明図である。

以下、本発明の実施形態に係るキャパシタ内蔵ガラス回路基板について図１から図５を用いて詳細を説明する。

図１は、本発明の実施形態に係るガラス基材１００直上に１層の導体回路層１０５を形成してなるガラス回路基板の一部を拡大して示す概略断面図である。
図２は、図１のガラス回路基板上に形成された導体回路層１０５の一部であるＭＩＭキャパシタ形成部Ａ（図１（ｇ）参照）にＭＩＭキャパシタ１３２（図２（ｋ）参照）を形成する一連の工程を説明する概略断面図である。
図３〜図５は本発明におけるキャパシタ内蔵ガラス回路基板２００、２０１、２０２を例示した概略断面図である。

なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。また、明確に判別できる各部分の符号を図から省略する場合がある。

＜キャパシタ内蔵ガラス回路基板＞
本発明のキャパシタ内蔵ガラス回路基板は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備え、絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されているガラス回路基板である。

本発明のキャパシタ内蔵ガラス回路基板は、上部電極層の下地にはシード金属層が備えられおり、シード金属層の下地には上部密着層が備えられており、上部密着層の下地には誘電体層が備えられており、誘電体層の下地には下部密着層が備えられており、上部密着層と下部密着層とは同一材料から構成されており、上部電極層とシード金属層と上部密着層とは、平面視同一形状であり、且つ誘電体層の下面と下部密着層とは、平面視同一形状
であり、シード金属層の厚さと上部密着層の厚さの和が、前記誘電体層の厚さより厚いことが特徴である。

＜キャパシタ内蔵ガラス回路基板の製造方法＞
本発明のキャパシタ内蔵ガラス回路基板の製造方法は、ガラス基材に貫通孔を形成する工程と、導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Ａと、工程Ａの中で、導体回路層の一部にＭＩＭキャパシタを形成する工程と、を備えている。

ＭＩＭキャパシタを形成する工程は、ＭＩＭキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、誘電体層の上にレジストパターンＡを形成する工程と、そのレジストパターンＡをエッチングマスクとして誘電体層を除去する工程と、レジストパターンＡを剥離する工程と、上部密着層とシード金属層をこの順に形成する工程と、シード金属層の上にレジストパターンＢを形成する工程と、シード金属層を電極として電解めっきによって上部電極層を形成する工程と、レジストパターンＢを剥離する工程と、上部電極層をエッチングマスクとしてシード金属層を除去する工程と、シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えている。

上部密着層とシード金属層をこの順に形成する工程は、上部密着層とシード金属層の暑さの和が、誘電体層の厚さより大きくなるように実施することを特徴としている。
なお、上記のレジストパターンＡとＢは、ＭＩＭキャパシタを作製するための異なるパターンであることを示すものであり、図２におけるレジストパターン１０３−１がレジストパターンＡに、またレジストパターン１０３−２がレジストパターンＢに相当する。

以下に図を使用して詳細に説明する。
（貫通孔を有するガラス基材と導体回路層の製造方法）
図１（ａ）に示したように、ガラス基材１００を準備する。ガラス基材１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本発明にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材１００の厚みは１ｍｍ以下が好ましいが、ガラス基材１００の貫通孔１０１形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。

ガラス基材１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、本発明により限定されない。ガラスの線膨張係数は−１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。−１ｐｐｍ／Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。１５．０ｐｐｍ／Ｋを超える場合、他層との熱膨張係数の差異が大きく信頼性が低下してしまう。また、本発明のキャパシタ内蔵ガラス回路基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。そのため、より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更には１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。

また、ガラス基材１００にはあらかじめ反射防止膜またはＩＲカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止、着色、テクスチャー制御など
の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については帯電防止膜、着色については光学フィルター膜、テクスチャー制御においてはアンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式などの成膜技術が用いられる。

続いて図１（ｂ）に記載したようにガラス基材１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は本発明においては限定されない。例えば貫通孔１０１のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状などでもよい。更に、貫通孔１０１のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。貫通孔１０１の公知の形成方法としては、レーザー加工、放電加工、また感光性レジスト材料を用いる場合では、サンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いても貫通孔が形成されたガラスコア基材を作製することが可能である。とりわけ、レーザー加工および放電加工が簡便でスループットが良いことから望ましい。用いることができるレーザーとしては、ＣＯ_２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。

続いて図１（ｃ）記載したように貫通孔１０１が形成されたガラス基材１００の表面および貫通孔１０１内にシード金属層１０２を形成する。シード金属層１０２はセミアディティブ工法における配線形成工程において、電解めっきの給電層として作用する。ガラス基材１００直上及び貫通孔１０１の内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法などにより形成することができる。使用する材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、チタンＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金単体もしくはこれらを複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層と銅層をこの順にスパッタリング法で形成する。ガラス基材１００上の回路形成用のチタン層と銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから、１μｍ以下とするのが望ましい。１μｍより厚い場合は、ピッチ３０μｍ以下の微細配線形成が困難となるためである。

ガラス基材１００上にチタン層と銅層を形成した後に、無電解めっき層を形成する。チタン層と銅層のみである場合、貫通孔１０１内部すべてに金属皮膜を形成することができずに、貫通孔１０１の接続信頼性低下が生じる虞がある。そのため本発明においては、無電解めっき法によって貫通孔１０１内に金属層を増強することで貫通孔１０１の接続信頼性を向上させている。無電解めっき層としては、無電解銅めっきと無電解ニッケルめっきが挙げられるが、ガラス基材１００あるいはチタン層、銅層との密着性がよいことから無電解ニッケルめっきをおこなうことが好ましい。ニッケルめっき層が厚い場合には、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下してしまう。そのため、無電解ニッケルめっき厚は１μｍ以下が望ましい。また、より好ましくは、０．５μｍ以下であり、さらに好ましくは０．３μｍ以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基材１００上にシード金属層１０２が形成された基板（図１（ｃ）参照）が得られる。

続いて、図１（ｄ）に記載したように、フォトレジストパターン１０３を形成する。フォトレジストパターンの形成方法について説明する。まず、シード金属層１０２上全面にフォトレジスト層を形成する。フォトレジストの材料としては、ネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストなどが挙げられるが、フォトレジスト層形成が簡便でかつ安価であるため、ネガ型フォトレジストが望ましい。フォトレジスト層形成方法としては、例えばネガ型ドライフィルムレジストであれば、ロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらフォトレジスト層の形成方法は本発明においては限定されない。

続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターン１０３は、後に電解めっき層が形成される部分が露出するように位置あわせの上、露光、現像処理することによって形成することができる。フォトレジスト層の厚みは、後工程の電解めっき厚にも依存するが、好ましくは５μｍ以上、２５μｍ以下であることがのぞましい。５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上にすることができなくなり、回路の接続信頼性が低下する可能性がある。２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図１（ｄ）に記載するようにフォトレジストパターン１０３が形成されたガラス基材を得ることができる。

続いて、図１（ｅ）に記載したように電解めっき層１０４を電解めっき法により形成する。電解めっき法としては、電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきが簡便で、安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超える場合、３０μｍ厚超えるフォトレジスト層を形成する必要があるため製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。そのため、より好ましくは５μｍ以上、２５μｍ以下であり、さらに好ましくは１０μｍ以上、２０μｍ以下であることが望ましい。

続いて、図１（ｆ）に記載したように、電解めっきにより配線形成した後に不要となったレジストパターン１０３を除去することで、シード金属層１０２が露出される。本発明においてレジスト除去方法は限定されない。例えば、アルカリ性のレジスト剥離液によってレジストパターン１０３を剥離除去することが出来る。

続いて、図１（ｇ）に記載したように、シード金属層１０２を除去し、回路を電気的に分断することによって、スルーホールが形成されたガラス基材上に導体回路層１０５を形成する。シード金属層１０２の除去方法は、本発明において限定されないが、無電解Ｎｉ層、銅層、チタン層を順次、化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は、除去する金属種により、良好なエッチングを可能とするエッチング液を適宜選択すれば良く、本発明においては限定されない。

（ＭＩＭキャパシタの製造方法）
続いて、図２を用いて本発明におけるＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)キャパシタの製造方法を、図１（ｇ）のＭＩＭキャパシタ形成部Ａの拡大図である図２を用いて説明する。なお、図２は本発明の一部代表する説明図としてガラス基材１００上に形成された導体回路層１０５上へのＭＩＭキャパシタ１３２の形成方法の一例を記載してあるが、本発明ではガラス回路基板の直上にＭＩＭキャパシタを作製することに限定されない。すなわち導体回路層１０５が形成されたガラス回路基板上に絶縁樹脂層を形成した後に導体回路層の形成を繰り返すことでビルドアップ層を形成し、多層回路としてもよく、多層回路中の任意の導体回路層１０５上にＭＩＭキャパシタ１３２を形成してもよい。

図２（ａ）は、導体回路層１０５の一部を示している。続いて図２（ｂ）に記載するように導体回路１０５上の全面に渡り、下部密着層１１０、誘電体層１１１を順次堆積形成する。それらの各層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、本発明においては限定されない。

誘電体層１１１の下層にある下部密着層１１０は、誘電体層１１１と導体回路層１０５の密着性を向上させる層であり、例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくはそれらを複数組み合わせたものを適用することができる。本発明の説明においては、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮して、チタン層を選択しているが、これに限定されない。下部密着層１１０の厚みは、本発明では規定されないが、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる可能性がある。１μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。更には１０ｎｍ以上、５００ｎｍ以下であることがより望ましい。また、誘電体層１１１と導体回路層１０５との密着が十分である場合は、下部密着層１１０がなくてもかまわない。

本発明における図２（ｂ）に記載の誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することが出来る。これらの誘電体層の厚みは、１０ｎｍ以上５μｍ以下であることが望ましい。１０ｎｍ未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。５μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは５０ｎｍ以上、１μｍ以下であることが望ましい。

続いて、図２（ｃ）に記載するようにレジストパターン１０３−１を形成する。レジストパターン１０３−１の形成は、前記と同じ方法で行ってもよい。この場合、レジストパターン１０３−１は導体回路層１０５の内側に形成する。図２（ｃ）では、断面図を用いて説明しているが、平面視において内側になるように形成する。

続いて、図２（ｄ）にてレジストパターン１０３−１をエッチングマスクとして誘電体層１１１及び下部密着層１１０の不要部分を除去する。誘電体層１１１及び下部密着層１１０の除去方法は、化学エッチング法またはドライエッチング法のいずれでもよく、公知の方法を用いることができ、本発明においては限定されない。上述したように、レジストパターン１０３−１は導体回路層１０５の内側に形成にされているため、レジストパターン１０３−１をエッチングマスクとして不要部分を除去すると、誘電体層１１１は導体回路層１０５の内側にのみ形成される。

続いて図２（ｅ）で、不要になったレジストパターン１０３−１を除去する。レジストパターン１０３−１の除去は、公知の方法を使用すればよく、例えばアルカリ性のレジスト剥離液で除去剥離処理を行うことが出来る。

続いて図２（ｆ）に記載するように全面に渡り、上部密着層１１２とシード金属層１１
３を順次堆積形成する。これらの各層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、本発明においては限定されない。

シード金属層１１３の下層にある上部密着層１１２は、誘電体層１１１とシード金属層１１３の密着性を向上させる層であり、例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくはそれらを複数組み合わせたものを適用することができる。本発明では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択して説明しているが、これに限定することを意味するものではない。上部密着層１１２の厚みは本発明では規定されないが、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる可能性がある。１μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。また、誘電体層１１１と上部電極層１１４との密着が十分である場合は、上部密着層１１２がなくてもかまわない。また、上部密着層１１２は、下部密着層１１０と同様の材料を選択することが、（後述するが）工程を簡略化できるため望ましい。

シード金属層１１３は、ＭＩＭキャパシタの上部電極層１１４をセミアディティブ法で電解めっき層を形成するための給電層である。シード金属層１１３は、例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくはそれらを複数組み合わせたものを適用することができる。後工程のエッチング除去が簡便となるため、銅を好適に使用可能である。これらシード金属層１１３の厚みは１０ｎｍ以上５μｍ以下であることが望ましい。１０ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。５μｍを超える場合、エッチング除去に時間がかかってしまう。そのため、より好ましくは１００ｎｍ以上５００ｎｍ以下が望ましい。上記において、シード金属層１１３と上部密着層１１４の厚みの和が、誘電体層１１１の厚みよりも大きくなるように厚みを調整することが必要である。

続いて、図２（ｇ）に記載したようにレジストパターン１０３−２を形成する。レジストパターン１０３−２の形成は、前記と同方法で行ってよい。この場合、レジストパターン１０３−２の開口領域は、誘電体層１１１の内側となるように形成する。図２（ｇ）では、ある一例の概略断面図を用いて説明しているが、どの側面視においても平面視において内側になるように形成する。

続いて、図２（ｈ）でシード金属層１１３を給電電極として、電解めっき法によって上部電極１１４を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきが、簡便で安価で、電気伝導性が良好であることから望ましい。また、電解銅めっきの厚みは３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超える場合、３０μｍ厚を超えるレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。そのため、より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらには１０μｍ以上、２０μｍ以下であることが望ましい。上述したように、レジストパターン１０３−２は誘電体層１１１の内側に開口部が形成にされているため、シード金属層１１３は誘電体層１１１の内側にのみ形成される。

続いて、図２（ｉ）で不要になったレジストパターン１０３−２を除去する。レジストパターン１０３−２の除去は公知の方法を適用可能である。例えばアルカリ性のレジスト剥離液で除去・剥離処理を行うことが出来る。

続いて、図２（ｊ）でシード金属層１１３の不要部分を除去する。レジストパターン１０３−２の除去は、前記公知の方法を適用可能である。例えばアルカリ性のレジスト剥離液で剥離処理を行うことが出来る。シード金属層１１３の除去は、公知の化学エッチング液を用いることが出来る。さらにドライエッチング法により除去してもよい。

続いて、図２（ｋ）において、下部密着層１１０、及び上部密着層１１２の不要部分を除去する。除去方法は、化学エッチング法またはドライエッチング法を適用可能である。いずれも公知の方法を用いることができるが、本発明においては限定されない。この場合、下部密着層１１０及び上部密着層１１２が同一材料であると、下部密着層１１０及び上部密着層１１２を一括加工処理可能なため、工程を簡略することができる。
以上の工程により、ＭＩＭキャパシタ１３２を形成することができる。

（キャパシタ内蔵ガラス回路基板の構成例）
続いて図３〜図５を用いて、本発明によるキャパシタ内蔵回路基板２００、２０１、２０２の構成例を説明する。

図３に記載のキャパシタ内蔵回路基板２００のように、ガラス基材１００直上の導体回路層１０５上にＭＩＭキャパシタ１３２を形成した後に、絶縁樹脂層１３１、ビアホール１３０形成、導体回路層１０５の形成を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって、ビルドアップ層を積層し、多層配線を形成してもよい。さらに外部接続端子１３４を形成した後にはんだボール１３３を形成してもよい。

さらに図４に記載するキャパシタ内蔵回路基板２０１のように、絶縁樹脂層１３１上の導体回路層１０５上にＭＩＭキャパシタ１３２を形成してもよい。多層配線の何れの層内にＭＩＭキャパシタ１３２を形成してもよく、本発明においては限定されない。

本発明によるキャパシタ内蔵回路基板は、図３及び図４に記載のキャパシタ内蔵回路基板２００、２０１のように片面に外部接続端子１３４およびはんだボール１３３があってもよく、図５のキャパシタ内蔵回路基板２０２のように、両面にあっても良い。さらに半導体チップ１３５やチップ部品１３６を搭載してもよい。

（多層配線層の形成方法）
以下に多層配線層（ビルドアップ層）の形成方法について説明する。多層配線層の形成方法は公知方法を用いることができる。

多層配線層の絶縁樹脂層１３１として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂を用いることができる。絶縁樹脂層１３１の形成方法は本発明においては限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることが出来る。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂層１３１の厚みであるが、好ましくは５μｍ以上５０μｍ以下であることが望ましい。５０μｍを超える場合、絶縁樹脂層１３１に形成可能なビアホール１３０の小径化が難しくなるため、配線の高密度化が不利となってしまう。また５μｍ未満である場合、層間絶縁性を確保することが困難となる。

多層配線層中のビアホール１３０の形成は、非感光性絶縁樹脂であればレーザー加工を用いることができる。レーザーは、ＣＯ_２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、好ましくはＵＶレーザー、ＣＯ２レーザーであることが簡便で望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することが出来る。ビアホール形成後に適宜、アルカリ過マンガン酸水溶液を用いたデスミア処理を行うことで、樹脂表面の粗化とビアホール内をクリーニングして導体回路層１０５との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。

導体回路層１０５の形成方法は、公知の方法を用いることが出来る。すなわちビアホール１３０形成後の絶縁樹脂層１３１上全面に１μｍ前後のシード金属層１１３として薄膜金属層を形成する。シード金属層１１３の形成方法としては、公知の無電解銅めっき、無電解ニッケルめっき、あるいはスパッタ法により、薄膜金属層を形成することが出来る。シード金属層１１３は無電解めっきであれば無電解銅めっき層であることが、簡便で安価であるためのぞましい。無電解めっきであれば、触媒のＰｄ層が樹脂と銅めっき層の界面にあっても良い。スパッタ法であれば、Ｃｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくはそれらを複数組み合わせたものを適用することができる。より好ましくは、チタン層／銅層がこの順に形成されたスパッタ層であることが、密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。絶縁樹脂層１３１上に金属層を形成した後の導体回路層１０５の形成方法は、セミアディティブ法であれば、公知のフォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により実施することができる。サブトラクティブ法であれば、シード金属層１１３上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により導体回路層１０５を形成することが可能である。電解めっきは電解銅めっきであることが、電気伝導性やコストの観点から望ましい。

図３及び図４の絶縁樹脂１３１は、最外層であれば、ソルダーレジストを用いても良く、本発明においてはどちらを用いてもよい。また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３３との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ−Ｐ／無電解Ｐｄ−Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ−Ｐ／Ａｕめっき皮膜などを成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａチタンｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３３はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。

＜作用効果＞
次に、上述したようなキャパシタ内蔵ガラス回路基板の構成とその製造方法を用いた場合の作用効果について、図２を参照にして説明する。

本実施形態の図２（ｂ）〜（ｆ）に示したように、誘電体層１１１の不要部除去を行った後に、シード金属層１１３及び上部密着層１１２の成膜を行うことによって、ＭＩＭキャパシタの上部電極層１１４を、セミアディティブ法の電解めっき工程で形成するための給電を安定して行うことが可能である。この場合、側面において、導体回路層１０５とシード金属層１１３が絶縁材料を間に介さず配置されるため、給電経路としてシード金属層１１３のみならず、導体回路層１０５も活用できる。断線可能性の高い導体回路層１０５の側面における、シード金属層１１３の膜形成に依存しない製造方法にできるため歩留まり向上への効果が大きい。

また、図２（ｋ）に示したように、下部密着層１１０及び上部密着層１１２が同一材料であると、除去工程一回で下部密着層１１０及び上部密着層１１２を一括加工処理可能なため、工程を簡略することができる。さらに、下部密着層１１０及び上部密着層１１２はレジストパターンなどを使用せず、上層をエッチングマスクとして不要部分の除去が可能であるため、上部密着層１１２と上部電極層１１４が平面視同一形状、且つ下部密着層１１０と誘電体層１１１の下面が平面視同一形状で形成することができる。

また、図２（ｆ）に示したように、シード金属層１１３と上部密着層１１２の厚みの和を、誘電体層１１１の厚みよりも大きくすることによって、ＭＩＭキャパシタ１３２の上部電極層１１４をセミアディティブ法における電解めっき工程で形成するための給電を安定して行うことが可能である。この場合、導電性の高いシード金属層１１３と上部密着層１１２の合計膜厚が、誘電体層１１１の膜厚より厚くしているため、誘電体層１１１の段差を、埋めてしまうため、誘電体層１１１の端部で断線する可能性がない。そのため歩留まり良く作製可能となる。

また、図２（ｅ）に示したように、誘電体層１１１は導体回路層１０４の内側に形成することによって、さらにＭＩＭキャパシタの上部電極層１１４をセミアディティブ法で形成するための給電を安定して行うことが可能である。この場合、側面のみでなく上面部においても、導体回路層１０５とシード金属層１１３が絶縁材料を間に介さず配置されるため、給電経路としてシード金属層１１３のみならず、導体回路層１０５も活用できる。

また、図２（ｉ）に示したように、上部電極層１１４は、誘電体層１１１の上面において、誘電体層１１１の内側に形成されているため、ＭＩＭキャパシタ１３２の静電容量を安定させることができる。誘電体層１１１の端部は、厚みのバラつきが相対的に大きくなるため、その領域に電界が印加されると、電界の集中や、漏れ電流に起因して特性が不安定となる。そのため、上部電極層１１４は、誘電体層１１１の上面に対して内側に形成することで、影響を緩和することができる。

＜実施例１＞
本発明に係るガラス基材を有する多層配線基板をもとに、図１〜５を参照しながら、キャパシタ内蔵ガラス回路基板の製造方法を説明する。

（ガラスコア基板の製造工程）
まず、図１（ａ）に示すように、ガラス基材１００（日本電気硝子株式会社製ＯＡ−１０Ｇ、０．５ｍｍ厚、線熱膨張係数 ３ｐｐｍ／Ｋ）を準備する。続いて図１（ｂ）に示すようにピコ秒レーザー加工機を用いて貫通孔１０１の径がトップ径８０μｍ、ボトム径６０μｍの貫通孔１０１を形成した。さらに図１（ｃ）に記載するようにガラス基材１００の表裏面にシード金属層１０２として、スパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ、この順に成膜した。さらにスルーホール（貫通孔）１０１内のシード金属層の増膜（膜厚を増加させる事を指す。）を目的として０．１μｍ厚みの無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。続いて図１（ｄ）に示すように２５μｍ厚の感光性ドライフィルムレジストをガラス表層シード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターン１０３を形成した。次に、図１（ｅ）に示すように１５μｍ厚みとなるように、電解めっき層１０４として電解銅めっき層を形成した後に、レジストパターン１０３をアルカリ溶液中で剥離することにより、図１（ｆ）に示した基板を得た。さらにシード金属層１０２のＮｉ層を硝酸−過酸化水素混合エッチング液、Ｃｕ層を硫酸−過酸化水素混合エッチング液、チタン層を水酸化カリウム−過酸化水素エッチング液を用いて順次、溶解除去し、図１（ｇ）に示したガラスコア基板を得た。このようにして、電解めっき層１０４の下地のシード金属層１０２をエッチング除去することにより、導体回路層１０５を形成した。図１（ｇ）のＭＩＭキャパシタ形成部ＡにＭＩＭキャパシタが形成される。

（ＭＩＭキャパシタ製造工程）
次に、図２を用いて、本発明におけるＭＩＭキャパシタの形成について説明する。図２（ａ）に記載するガラス基材１００上に形成された導体回路層１０５上全面に、図２（Ｂ）に示した様に、チタン／アルミナ層を５０ｎｍ／３００ｎｍになるようにスパッタ法で成膜した。

続いてその上部全面にドライフィルムレジストを真空ラミネートにてレジスト層を形成した。
続いて図２（ｃ）に記載するように公知フォトリソグラフィー法によりレジストパターン１０３−１を形成した後に、ドライエッチング法で誘電体層１１１の形状を形成し（図２（ｄ）参照）、さらにレジストパターン１０３をアルカリ水溶液で剥離除去した（図２（ｅ）参照）。

続いて図２（ｆ）に記載するように、上部全面に、上部密着層１１２／シード金属層１１３として、チタン／Ｃｕ層を５０ｎｍ／３５０ｎｍになるように成膜した。これは上部密着層１１２とシード金属層１１３の膜厚の合計値が、誘電体層１１１の厚さより大きくなるようにするためである。このようにすることで、誘電体層１１１が形成する段差により、シード金属層１１３が断線することを防ぐことができる。

続いて上部全面にドライフィルムレジストを真空ラミネートにてレジスト層を形成した。
続いて図２（ｇ）に記載するように公知フォトリソグラフィー法によりレジストパターン１０３−２を形成した後に、電解銅めっきによりＭＩＭキャパシタの上部電極１１４を厚さ１０μｍで形成した（図２（ｈ）参照）。

さらにレジストパターン１０３−２をアルカリ水溶液で剥離除去後（図２（ｉ）参照）、ＭＩＭキャパシタ形成用のシード金属層１１３を硫酸−過酸化水素エッチング液で溶解除去した（図２（ｊ）参照）。

最後に上部密着層１１２と下部密着層１１０を水酸化カリウム−過酸化水素エッチング液を用いて上部密着層１１２と下部密着層１１０であるチタン層をエッチング除去することで、本発明であるＭＩＭキャパシタを形成した（図２（ｋ）参照）。

（キャパシタ内蔵ガラス回路基板の製造工程）
上記した様に、ガラスコア基板に導体回路層を形成し、導体回路層の一部にＭＩＭキャパシタを形成した後、絶縁樹脂層を形成し、その絶縁樹脂層の必要な箇所にビアホールを形成し、上下層の導体回路層を電気的に接続する。その工程を繰り返すことにより、ビルドアップ層を形成することができる。

まず、ＭＩＭキャパシタを形成したガラスコア基板の表裏両面に、厚さ４０μｍのビルトアップ樹脂であるＧＸ−Ｔ３１（味の素ファインテクノ製）を真空ラミネートにより絶
縁樹脂層１３１として形成後、ＵＶレーザー加工機で直径６０μｍのビアホール１３０を形成した（図３参照）。

さらにデスミア処理、無電解銅めっき処理によって、厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。フォトリソグラフィーによりレジストパターンを形成後、厚さ１５μｍの電解銅めっきを行った後、０．８μｍの無電解銅めっき層をエッチング除去し、導体回路層を表裏面に形成した。

以上の絶縁樹脂層の形成から無電解銅めっき層の除去を繰り返すことで、ビルトアップ多層回路をガラスコア基板の表裏面に各２層の導体回路層を形成した。

表裏面の最外層の絶縁樹脂層としてはソルダーレジスト層を形成し、フォトリソグラフィー工程を実施 することによって外部接続端子１３４を露出させ、実施例１のキャパシタ内蔵多層ガラス回路基板を得た。さらに図３に記載するように、外部接続端子１３４の表面にニッケル−金めっき（図示省略）を行い、さらに半田ボール１３３を形成することで、キャパシタ内蔵ガラス回路基板２００を作製した。

＜比較例１＞
比較例１はその大部分が実施例１と同様のため、異なる部分のみを記載する。特に記載のない部分は実施例１と同様である。比較例１としては、シード金属層１１３と上部密着層１１２の厚みの和が、誘電体層の厚みよりも大きくならないように、図２（ｂ）、（ｆ）に記載の誘電体層１１１、上部密着層１１２、及びシード金属層１１３の厚みが実施例１とは異なるキャパシタ内蔵ガラス回路基板の作製を行った。具体的には、誘電体層１１１であるアルミナを３００ｎｍとし、上部密着層１１２であるチタンを５０ｎｍ、シード金属層１１３であるＣｕを２００ｎｍになるように作製した。

＜比較例２＞
比較例２と実施例１とで異なる点は、実施例１ではシード金属層１１３、及び上部密着層１１２の成膜に先立って、誘電体層１１１の不要部を除去した工程順であるのに対して、比較例２では、誘電体層１１１を成膜後、続けて、上部密着層１１２、及びシード金属層１１３の成膜を行った。その状態を図６（ａ）に示した。以下、工程順の違いを図６（ａ）〜（ｃ）を用いて説明する。

図６（ａ）のように、ガラス基材１００上に形成された導体回路層１０５上全面に、下部電極層１１０及び誘電体層１１１として、チタン／アルミナ層を５０ｎｍ／３００ｎｍになるようスパッタ法で成膜した後、その上部全面に、上部密着層１１２とシード金属層１１３として、チタン／Ｃｕ層を５０ｎｍ／２００ｎｍになるようスパッタ法で成膜した。

次に図６（ｂ）に記載するように、フォトリソグラフィー法によりレジストパターン１０３−３を形成した。

その後、図６（ｃ）に記載するように電解銅めっきによりＭＩＭキャパシタの上部電極１１４を厚さ１０μｍで形成した。さらにレジストパターン１０３−３をアルカリ水溶液で剥離除去後、露出した各層をエッチング除去することで、比較例２のＭＩＭキャパシタを形成した。

以上の実施例１、及び比較例１、２において、図２（ｈ）及び図６（ｃ）の上部電極層１１４の形成品質に顕著な差が確認された。その結果を下記に記載する。

実施例１…上部電極層１１４は１００％形成され、厚みも狙いが１０μｍに対して、１０μｍ±１μｍで良好であった。
比較例１…上部電極層１１４は２〜５％程度の未形成箇所が確認され、厚みも狙いが１０μｍに対して、７μｍ±５μｍで、バラつきが大きかった。
比較例２…上部電極層１１４が形成されていたのは１０〜１５％の箇所であった。

上記の上部電極層１１４の形成状態の差は、電解銅めっきの給電電極であるシード金属層１１３の導通性の差であると考えられる。
シード金属層１１３について、誘電体層１１１の上面とそれ以外の箇所の間における電気抵抗値を、テスターを用いて測定したところ、実施例１が最も低く、比較例１は実施例１より高く、比較例２においては更に高い値を示した。比較例１、２においては、１５μｍの導体回路層１０５の側面を５０〜３５０ｎｍの厚みの下部密着層１１０、誘電体層１１１、上部密着層１１２、及びシード金属層１１３では覆うことができず、高抵抗または断線したため、上部電極層１１４を形成できなかったと推定できる。

上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。

本発明によれば、ガラス基材を有するキャパシタ内蔵ガラス回路基板を高い信頼性で製造することが可能となる。本発明のキャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。

１００…ガラス基材
１０１…貫通孔（スルーホール）
１０２…シード金属層
１０３、１０３−１、１０３−２…レジストパターン
１０４…電解めっき層
１０５…導体回路層
１１０…下部密着層
１１１…誘電体層
１１２…上部密着層
１１３…シード金属層（ＭＩＭキャパシタ部）
１１４…上部電極層
１３０…ビアホール
１３１…絶縁樹脂層（ソルダーレジスト層）
１３２…ＭＩＭキャパシタ
１３３…はんだボール
１３４…外部接続端子
１３５…半導体チップ
１３６…チップ部品
２００、２０１、２０２…キャパシタ内蔵ガラス回路基板
Ａ…ＭＩＭキャパシタ形成部

Claims (2)

1. 貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備え、絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されているガラス回路基板において、
   上部電極層の下地にはシード金属層が備えられており、
   シード金属層の下地には上部密着層が備えられており、
   上部密着層の下地には誘電体層が備えられており、
   誘電体層の下地には下部密着層が備えられており、
   上部密着層と下部密着層とは同一材料から構成されており、
   上部電極層とシード金属層と上部密着層とは、平面視同一形状であり、且つ誘電体層の下面と下部密着層とは、平面視同一形状であり、
   シード金属層の厚さと上部密着層の厚さの和が、前記誘電体層の厚さより厚いことを特徴とするキャパシタ内蔵ガラス回路基板。
2. ＭＩＭキャパシタを内蔵したガラス回路基板の製造方法であって、
   ガラス基材に貫通孔を形成する工程と、
   導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Ａと、
   工程Ａの中で、導体回路層の一部にＭＩＭキャパシタを形成する工程と、を備えており、
   ＭＩＭキャパシタを形成する工程は、
   ＭＩＭキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
   誘電体層の上にレジストパターンＡを形成する工程と、
   そのレジストパターンＡをエッチングマスクとして誘電体層を除去する工程と、
   レジストパターンＡを剥離する工程と、
   上部密着層とシード金属層をこの順に形成する工程と、
   シード金属層の上にレジストパターンＢを形成する工程と、
   シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
   レジストパターンＢを剥離する工程と、
   上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
   シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
   上部密着層とシード金属層をこの順に形成する工程は、上部密着層とシード金属層の暑さの和が、誘電体層の厚さより大きくなるように実施することを特徴とするガラス回路基板の製造方法。

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