JP2018207036A - 部品形成基板、部品、および部品形成基板の製造方法 - Google Patents

Abstract

【課題】配線層上部に信頼性が高く良品率の高いキャパシタを形成した部品形成基板を提供する。
【解決手段】基板と、エッチング液でエッチングが可能なシード層を介して基板上に配置された１層以上の配線層と、配線層と厚みが同等である第１絶縁層と、配線層と誘電体層、上部電極によって構成されるキャパシタと、誘電体層、上部電極を包含する第２絶縁層と、層厚が第１絶縁層と第２絶縁層の合計と等しく、基板の第１絶縁層と第２絶縁層とは対面側に形成されている第３絶縁層と、から構成される部品形成基板。絶縁層と配線層を研磨することにより、キャパシタ電極面を平滑化する。
【選択図】図１

Description

本発明は、基板上に部品を形成した部品形成基板及びその製造方法に関する技術である。

移動体通信（セルラー）では、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ、ロング・ターム・エボリューション）やキャリアアグリゲーションなど技術革新によりダイプレクサなどの受動部品の搭載個数の増加および高精度化要求が強まっている。

受動部品は従来、セラミックス材料を用いて印刷による配線形成法を用いて製造されてきた。しかし、近年のスマートフォンに代表される急速な電子機器の発展により、部品の高周波対応が求められる。しかしながら、従来のセラミックス基板では表面の平滑性、基板の電気特性により、高周波対応、小型化が難しいという課題があった。

そこで、近年パッケージ基板の配線形成プロセスを利用した受動部品の開発に大きな注目が集まっている。パッケージ用基板は平滑性が高く、電極の平滑化が可能なことから高性能なキャパシタ形成が可能である。また、また内部に微細な貫通穴をあけ導電性物質を充填させる貫通電極が形成できる。この貫通電極は、基板の表裏面の配線を最短距離で接続し、信号伝送速度の高速化など優れた電気特性を実現させる。表裏の配線を貫通電極で接合し、基板を芯としたインダクタを形成することで、小型で高性能化することが期待される。

また、従来の部品では、基板に個別の部品を実装しているため、部品間の距離が長くなり、高周波での特性が低下する問題があったが、パッケージ基板の配線形成プロセスでキャパシタ、インダクタなどを形成することにより、部品間距離を狭めることができ、部品間の抵抗減少による高性能化が期待される。

特表２０１６−５０８３５６号公報

上記のような配線形成プロセスに用いられるセミアディティブ法による微細配線形成では高性能小型部品を形成することが出来るが、エッチングにより配線表面が粗化されるため、キャパシタの良品率が低いことが課題であった。

一般的に、セミアディティブプロセスは絶縁層上に導電性の薄膜(シード層)を形成した後、パターンめっきにより配線形成を行い、エッチングを行うことで不要なシード層を除去する工法である。最後のシード層除去工程では配線層もエッチングを受けるため、表面が粗化されてしまう。特に、配線形成プロセスでキャパシタを形成するには配線層を下部電極として形成し、誘電体層、上部電極を形成するが、下部電極表面が粗化されている場合、誘電体層の膜厚バラつきによる特性バラつき、電界集中による絶縁破壊など、悪影響がある。

更に、エッチングでは配線の基板付近のエッチング量が大きくなるため、上部電極形成に必要なシード層形成が困難となり、上部電極が形成されない問題がある。半導体チップ
などのシリコン基板では基板に配線用の溝を形成し、めっきによる配線形成後、研磨することにより、キャパシタ下電極面を平滑にしているが、ガラス基板においては微細な溝を形成することが困難であり、適用できない。

本発明の目的は、キャパシタ形成工程の安定化及びキャパシタの良品率を高めることで、部品形成基板の歩留まりを向上させる手段を提供することである。

本発明は、上記の課題を解決するためのものであり、請求項１に係る発明は、部品形成基板であって、基板と、エッチング液でエッチングが可能なシード層を介して基板上に配置された１層以上の配線層と、前記配線層と厚みが同等である第１絶縁層と、前記配線層と誘電体層、上部電極によって構成されるキャパシタと、前記誘電体層、前記上部電極を包含する第２絶縁層と、層厚が前記第１絶縁層と第２絶縁層の合計と等しく、前記基板の前記第１絶縁層と第２絶縁層とは対面側に形成されている第３絶縁層と、から構成されることを特徴とする部品形成基板である。

請求項２に係る発明は、前記キャパシタが形成される配線層の表面粗さが１００ｎｍ未満であることを特徴とする請求項1に記載の部品形成基板である。

請求項３に係る発明は、前記基板に貫通孔を形成し、配線層により基板表裏を導通させ、インダクタを形成した請求項１または２に記載の部品形成基板である。

請求項４に係る発明は、前記絶縁体層１と、前記配線層との表面の高さの差が−２μｍ以上かつ２μｍ以下であることを特徴とする請求項１〜３のいずれかに記載の部品形成基板である。

請求項５に係る発明は、請求項１〜４のいずれかに記載された部品形成基板から、部品部分のみを個片化した部品である。

請求項６に係る発明は、部品形成基板の製造方法であって、基板に貫通孔を形成する貫通孔形成工程と、貫通孔に導電性材料を充填して貫通電極を形成する貫通電極形成工程と、基板の表面上の導電層を選択的に除去する導電層除去工程と、第１絶縁層を形成する形成工程と、第１絶縁層及び配線層研磨する研磨工程と、誘電体形成、上部電極形成を含むキャパシタ形成工程と、キャパシタおよび第１絶縁層上に第２絶縁層を形成する形成工程とを有することを特徴とする部品形成基板の製造方法である。

キャパシタ下部電極表面及び配線層を研磨することで、配線表面平滑化による導体表面抵抗の低減、キャパシタ有効面積のバラツキの減少、電極突起がなくなることによる絶縁破壊の防止、誘電体層の膜厚バラツキ低下によるキャパシタの高性能化、容量の均一化を行うことで、良品率を向上させることが出来る。また、第１絶縁層と下部電極面の高さが均一になることにより、上部電極形成に必要なシード層が同一平面に成膜可能となり、膜厚バラツキによる上部電極の形成不良を低減できる。これらにより、キャパシタを歩留まりよく形成することが出来、部品形成基板を歩留まりよく作製することができる。

第１の実施形態に係る部品形成基板の構造を示す概略断面図である。 第１の実施形態に係る部品形成基板の形成方法を示すフローチャートである。 第１の実施形態に係る部品形成基板の形成方法の工程を示す概略断面図である。 第２の実施形態に係る部品形成基板の構造を示す概略断面図である。 第２の実施形態に係る部品形成基板の形成方法を示すフローチャートである。 第２の実施形態に係る部品形成基板の形成方法の工程を示す概略断面図である。 第１の実施形態に係る部品形成基板に半導体チップを実装した半導体装置の構造を示す概略断面図である。 第２の実施形態に係る部品形成基板に半導体チップを実装した半導体装置の構造を示す概略断面図である。

以下、本発明の実施形態について図面を参照して説明する。

本実施形態に係る部品形成基板は、エッチング液でエッチングが可能なシード層を介して基板上に配置されたキャパシタ下部電極と同時に形成する１層以上の配線層と、前記配線層と厚みが同等である第１絶縁層と、前記配線層と誘電体層、上部電極によって構成されるキャパシタと、誘電体層、上部電極を包含する第２絶縁層とを含む部品形成基板である。

また、本実施形態に係る部品形成基板の製造方法は、基板に貫通孔を形成する貫通孔形成工程と、基基板両面及び貫通孔内側壁に配線層を形成する配線層形成工程と、板の表面上の導電層を選択的に除去する導電層除去工程と、第１絶縁層を形成する形成工程と、第１絶縁層及び配線層研磨する研磨工程と、誘電体形成、上部電極形成を含むキャパシタ形成工程と、キャパシタおよび第１絶縁層上に第２絶縁層を形成する形成工程とを含む部品形成基板の製造方法また、この部品形成基板の製造方法に加え、半導体チップを固定する工程を含んでもよい。
（第１の実施形態）

図１は、第１の実施形態に係る部品形成基板１００の構造を示す概略断面図である。第１の実施形態に係る部品形成基板１００は、図１に示すように、基板１０と、基板１０の表面に形成された第１シード層１１と、第１シード層１１上に形成された第１配線層１２と第１絶縁層１３と、第３絶縁層１９と、誘電体層１４と、第２シード層２４と、上部電極２２と、第２絶縁層１５と、導通ビア１６と、第２配線層１７とを、備える。

基板１０としてはガラス基板を使用する。

第１シード層１１、第１配線層１２、第２配線層１７、貫通電極２１．上部電極２２、第２シード層２４、導通ビア１６は、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス錫鉛の少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの金属粉と樹脂材料との混合物の少なくとも１つから構成すればよい。第３配線層１８、貫通電極２１についても同様である。

第１絶縁層１３、第２絶縁層１５、第３絶縁層１９は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯ（ポリベンゾオキサゾール）のいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０ｐｐｍ／Ｋ以上４０ｐｐｍ／Ｋ以下であるようにすればよい。

貫通孔２０は、最大径が１５μｍ以上１００μｍ以下であり、深さが５０μｍ以上７００μｍ以下とすればよい。

図２は、部品形成基板１００の形成方法を示すフローチャートである。本実施形態での部品形成基板１００の形成は、例えば図３に示すように、基板１０に第１シード層１１、第１配線層１２の形成、基板両面に第１絶縁層１３、第３絶縁層１９の形成、配線層１２及び第１絶縁層１３の研磨、誘電体層１４、第２シード層２４の形成、上部電極２２形成、第２絶縁層形成、第２配線層１７、導通ビア１６の形成の各工程の順に行われる。

変形例として図４に示すように基板１０に貫通孔２０を形成し、第１配線層形成と同時に、第３配線層１８形成、貫通電極２１を形成し、基板１０の表裏に配線層を形成してもよい。

図５は上記変形例のフローチャートである。図２のフローチャートに貫通孔２０形成、第３配線層１８、貫通電極２１の形成が追加されている。

図６では上記変形例の各工程を示している。

以下各形成の工程について説明する。

（シード層形成の工程）
図３（ｂ）に示すように、基板１０表面に導電層である第１シード層１１を形成する。第１シード層１１の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。次に、第１シード層１１上にレジスト２５をフォトリソグラフィで形成する。

（第１配線層形成の工程）
次に、レジスト２５の開口部に導電性材料を充填して第１配線層１２を形成する（図３（ｃ））。充填方法は、めっきやスパッタなどを用いる。次にレジスト２５を剥離し、エッチャントにより第１シード層１１及び第１配線層１２をエッチングする。図３（ｄ）はエッチング後の断面図を示す。

（絶縁層形成工程）
次に、基板の両面に絶縁樹脂層を形成する。絶縁層はポリイミドやエポキシ樹脂など、多層基板形成で一般的に用いられているものでよい。表裏の絶縁層厚は同等であることが望ましい。図３（ｅ）に絶縁層形成後の略基板の断面図を示す。

（研磨の工程）
次に、図３（ｆ）に示すように、第１絶縁層１３を研磨により部分的に除去し、第１配線層１２を露出させる。この工程により第１絶縁層１３の厚みと第１配線層１２の厚みを同じくする。厚みの差が−２μｍ以上かつ２μｍ以下であれば好ましい。この工程により、図３（ｇ）に示す誘電体層１４及び第２シード層２４の第１配線層１２上での厚みバラつき減少、図３（ｈ）に示す上部電極２２を安定的に形成することにより、キャパシタ構造の歩留まりと特性を向上させることが出来る。研磨方法はバフ研磨などの物理的な研磨、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの化学的な研磨が考えられ、第１絶縁層１３と第１配線層１２の材料に適した方法を選択する。ここでは光学３次元表面検査装置にて研磨した配線層の最大最小高さを測定し、測定値が歩留まり率が安定する１００ｎｍ未満であることが必要である。

（誘電体層、シード層形成工程）
次に、キャパシタの誘電体層１４及び上部電極形成用のシード層２４を全面に形成する図３（ｇ）。形成方法はスパッタ、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏ）、無電解めっきなど、材料に適した方法を選択できる。

（上部電極形成工程）
次に、上記シード層２４にレジスト（不図示）をフォトリソグラフィで形成し、レジストの開口部に導電性材料を充填、レジスト剥離、エッチングを経て上部電極２２を形成する。充填方法は、めっきやスパッタなどを用いる。次にレジストを剥離し、エッチャントにより第２シード層２４、上部電極２２及び誘電体層１４をエッチングする。図３（ｇ→ｈ）はエッチング後の断面図を示す。エッチングは、シード層２４、誘電体層１４、一括で行う場合も、エッチャントを替えて、２段階で行う場合のどちらでもよい。またウェットエッチ、ドライエッチどちらを使用してもよい。

（第２絶縁層形成工程）
次に上部電極２２及び第１絶縁層１３上に第２絶縁層１５を形成する。基板にかかる内部応力を表裏で均一にするために、第２絶縁層の厚みは第１絶縁層１３と第３絶縁層１９の差分であることが望ましく、材質も同じものが望ましいが、基板の反りなどを確認して変更を行っても良い。図３（ｉ）では形成後の断面図を示している。

（導通ビア、第２配線層形成工程）
次に、第１配線層１２及び上部電極２２を外部と接続するために、導通ビア１６、第２配線層１７を形成する。導通ビア１６は例えば、直径１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。ビア形成は、エキシマレーザー、またはＵＶ−ＹＡＧレーザー、ＣＯ_２レーザーなどを使用して開口する（図３（ｊ））。

次に、無電解めっきなどによりシード層２６を形成し（図３（ｋ））、フォトリソグラフィでレジスト２７を形成し、レジスト２７の開口部に導電性材料を充填し、エッチングを行うことで導通ビア１６及び第２配線層１７を形成する。図３（ｍ）はエッチング後の断面図を示す。

以上の工程で、図１の部品形成基板１００が製造される。

電極と誘電体層で形成されるキャパシタ３０では、下電極となる第１配線層１２の上部分を研磨することで、エッチングによる粗化部分が除去され、膜厚が均一でピンホールの少ない誘電体層１４が形成できる。また、第１配線層１２と第１絶縁体層１３が研磨により高さの差が非常に小さくなるため、第２シード層２４が均一に形成でき、上部電極２２が安定的に形成できることで、上記部品形成基板１０は、歩留まりの良いキャパシタ３０を得ることが出来る。

また、部品形成基板１００に半導体チップ５０を実装して図７に示すような半導体装置２００とすることができる。

（第２の実施形態）
次に、第２の実施形態について図面を参照して説明する。

図４は、第２の実施形態に係る部品形成基板１０１の構造を示す概略断面図である。

第２の実施形態に係る部品形成基板１０１の基本構造は、第１の実施形態に係る部品形成基板に貫通孔２０があり、第３絶縁体層１９側にも第２配線層１８を形成し、貫通孔２０を通している貫通電極２１によって第１配線層１２と電気的に接続されている。配線同様である。

本実施形態での部品形成基板１０１の形成のフローは、例えば図５に示すように、第１の実施形態に貫通孔形成を加えたものである。工程順としては、基板に貫通孔形成、シード層形成、第１、第３配線層形成、第１、第３絶縁層形成、第１絶縁層、第１配線層の研磨、誘電体層、第２シード層形成、上部電極形成、第２絶縁層形成、導通ビア、第２配線層形成の順に行われる。

次に、図６を参照して、部品形成基板１０１の形成方法を説明する。図６は部品形成基板１０１の形成方法の工程を示す概略断面図である。

以下各形成の工程について説明する。

（貫通孔形成の工程）
図６（ａ）に示すように、基板１０へ貫通孔２０を形成する。貫通孔２０の径は、例えば、１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。貫通孔２０の形成は、エキシマレーザー、またはＵＶ−ＹＡＧレーザー、ＣＯ_２レーザーなどを使用して開口する。

（シード形成の工程）
次に、図６の（ｂ）に示すように、基板１０表面に導電層である第１シード層１１を形成する。第１シード層１１の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。次に、第１シード層１１上にレジストをフォトリソグラフィで形成する。

（第１配線層１２、貫通電極２１、第３配線層１８形成の工程）
次に、レジストの開口部に導電性材料を充填して第１配線層１２、第３配線層１８および貫通電極２１を形成する。充填方法は、めっきやスパッタなど、基板に適した工法を用いる。次にレジストを剥離し、エッチャントにより第１シード層１１及び第１配線層１２、第３配線層１８をエッチングする。図６（ｃ）はエッチング後の断面図を示す。

（絶縁層形成工程）
次に、基板の両面に絶縁樹脂層を形成する。絶縁層はポリイミドやエポキシ樹脂など、多層基板形成で一般的に用いられているものでよい。第３配線層１８が形成されている面に形成する第３絶縁層１９は最終的に第２絶縁層１５と、第１絶縁層１３の合計と同じ厚みが望ましい。図６（ｄ）に絶縁層形成後の略基板の断面図を示す。

（研磨の工程）
次に、図６（ｅ）に示すように、第１絶縁層１３を研磨により部分的に除去し、第１配線層１２を露出させる。この工程により第１絶縁層１３の厚みと第１配線層１２の厚みを同じくし、かつ上記エッチング工程により粗化された第１配線層１２の上部が平滑となる。この工程により、図６（ｆ）に示す誘電体層１４及び第２シード層２４の第１配線層１２上での厚みバラつき減少、図６（ｇ）に示す上部電極２２を安定的に形成により、キャパシタ構造の歩留まりと特性を向上させることが出来る。研磨方法はバフ研磨などの物理的な研磨、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの化学的な研磨が考えられ、第１絶縁層１３と第１配線層１２の材料に適した方法を選択する。ここでは光学３次元表面検査装置にて研磨した配線層の最大最小高さを測定し、歩留まり率が安定する１００ｎｍ未満であることが好ましい。

（誘電体層、シード層形成工程）
次に、キャパシタの誘電体層１４及び上部電極形成用の第２シード層２４を形成する。形成方法はスパッタ、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、無電解めっきなど、材料に適した方法を選択できる。

（上部電極形成工程）
次に、上記シード層２４にレジストをフォトリソグラフィで形成し、レジストの開口部に導電性材料を充填、レジスト剥離、エッチングを経て上部電極２２を形成する。充填方法は、めっきやスパッタなどを用いる。次にレジストを剥離し、エッチャントにより誘電体層１４、第２シード層２４及び上部電極２２をエッチングする。図６（ｇ）はエッチング後の断面図を示す。

（第２絶縁層形成工程）
次に上部電極２２及び第１絶縁層１３上に、第２絶縁層１５を形成する。第２絶縁層の厚みは第１絶縁層１３と第３絶縁層１９の差分であることが望ましく、材質も同じものが望ましいが、基板の反りなどを確認して変更を行っても良い。図６の（ｈ）では形成後の断面図を示している。

（導通ビア、第２配線層形成工程）
次に、第１配線層１２及び上部電極２２を外部と接続するために、導通ビア１６、第２配線層１７を形成する。導通ビア１６は例えば、直径１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。ビアの形成は、エキシマレーザー、またはＵＶ−ＹＡＧレーザー、ＣＯ_２レーザーなどを使用して開口する。

次に、無電解めっきなどによりシード層を形成し、フォトリソグラフでレジストを形成し、レジスト開口部に導電性材料を充填し、エッチングを行うことで導通ビア１６及び第２配線層１７を形成する。図６（ｉ）はエッチング後の断面図を示す。

以上の工程で、図４の部品形成基板１０１が製造される。

なお、上記の各実施形態で得られた部品形成基板においては、形成する配線のサイズに適した工法を適宜選択することができる。例えば、微細な配線層２３の形成にはビルドアップ工法を使用し、配線のサイズが微細でない配線層２３には従来のプリプレグと銅箔とを積層する工法を使用して、第１配線層１２、第３配線層１８を製造することも可能である。

図７は、部品形成基板１００に半導体チップを実装した半導体装置３００の構造を示す概略断面図である。図７に示すように、上述の部品形成基板１００に、例えば接続パッド４１を介して半導体チップ５０を実装して半導体装置３００が構成される。

図８は、部品形成基板１０１に導体チップを実装した半導体装置３０１の構造を示す概略断面図である。図７に示すように、上述の部品形成基板１０１に、例えば接続パッド４１を介して半導体チップ５０を実装して半導体装置３０１が構成される。

また、部品形成基板１００及び１０１では、キャパシタ形成は片面のみに行っていたが、基板両面に形成も可能である。

また、部品形成基板１０１においては表裏に配線層を形成し、貫通電極で接続することで、基板１０を芯としたインダクタを形成することも可能であり、キャパシタ形成との構成により、基板形成技術により安価で大面積にＬＣ回路を形成することが可能となる。
また、部品形成基板から回路部のみを切り取ることにより、他の実装基板に実装するため
の部品とすることができる。

以下、本発明に係る実施例を説明する。本実施例は、上記の第２の実施形態に係る製造方法（図６）の（ｇ）までに対応する。

まず、低膨張ガラス基板（厚さ３００μｍ、ＣＴＥ：３．５）に、開口径７０μｍの貫通孔をＵＶ−ＹＡＧレーザーによって形成した（図６（ａ）参照）。

次に、ガラス基板表面にＴｉ／Ｃｕスパッタを行い、シード層を形成した（図６（ｂ）参照）。シード層の厚みは０．３μｍであった。

次に、得られたガラス基板の両面に日立化成株式会社製ドライフィルムレジスト ＲＹ−３５２５（厚さ２５μｍ）をラミネートした後、フォトリソグラフィによって、開口部を形成し、電解銅めっき、エッチングによって貫通電極と配線層とを形成した（図６（ｆ）参照）。配線層の厚みは１０μｍであった。

次に、基板の両面に味の素ファインテクノ社製ＧＸ９２をラミネートで形成した後（図６の（ｄ）参照）、バフ研磨、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を使用して第１配線層及び第１絶縁層を研磨した。(図６のｅ参照)。この工程の後、第１配線層の表面粗さを測定した。光学３次元表面検査装置にて研磨した配線層の高さの最大最小を測定し、その差を表面粗さとした。その結果、表面粗さは８０ｎｍであった。

次に、第１絶縁層及び第１配線層上にスパッタリング法により酸化アルミニウム、チタニウム、銅の薄膜を形成した後、第１配線層同様の工法で上部電極を形成し、基板上にキャパシタを形成した（図６（ｇ）参照）

形成したキャパシタ１００パターンを確認したところ、上部電極形成不良率が０．０４％であった。

形成したキャパシタ１００パターンをキャパシタンス測定したところ、キャパシタショート率が、本実地例ではショート率が２％であった。

（比較例）
上記実施例の研磨工程を除き、同じ工程で部品形成基板を作製したところ、第一配線層の表面粗さの最大最小高さを測定したところ、１７３６ｎｍとなり、上部電極形成不良率が４．４％、キャパシタのショート率は４７％となった。

（比較結果）
研磨工程による上部電極の不良率、キャパシタのショート率の改善が確認された。

本発明に係る部品形成基板、及びその製造方法は、半導体装置の一部に利用できる。

１００、１０１・・・部品形成基板
１０・・・基板
１１・・・シード層
１２・・・第１配線層
１３・・・第１絶縁層
１４・・・誘電体層
１５・・・第２絶縁層
１６・・・導通ビア
１７・・・第２配線層
１８・・・第３配線層
１９・・・第３絶縁層
２０・・・貫通孔
２１・・・貫通電極
２２・・・上部電極層
２３・・・はんだ
２４・・・第２シード層
２５・・・レジスト
２６・・・シード層
２７・・・レジスト
３０・・・キャパシタ
４１・・・接続パッド
５０・・・半導体チップ

Claims (6)

1. 部品形成基板であって、
   基板と、
   エッチング液でエッチングが可能なシード層を介して基板上に配置された１層以上の配線層と、
   前記配線層と厚みが同等である第１絶縁層と、
   前記配線層と誘電体層、上部電極によって構成されるキャパシタと、
   前記誘電体層、前記上部電極を包含する第２絶縁層と、
   層厚が前記第１絶縁層と第２絶縁層の合計と等しく、前記基板の前記第１絶縁層と第２絶縁層とは対面側に形成されている第３絶縁層と、
   から構成されることを特徴とする部品形成基板。
2. 前記キャパシタが形成される配線層の表面粗さが１００ｎｍ未満であることを特徴とする請求項1に記載の部品形成基板。
3. 前記基板に貫通孔を形成し、配線層により基板表裏を導通させ、インダクタを形成した請求項１または２に記載の部品形成基板。
4. 前記絶縁体層１と、前記配線層との表面の高さの差が−２μｍ以上かつ２μｍ以下であることを特徴とする請求項１〜３のいずれかに記載の部品形成基板。
5. 請求項１〜４のいずれかに記載された部品形成基板から、部品部分のみを個片化した部品。
6. 部品形成基板の製造方法であって、
   基板に貫通孔を形成する貫通孔形成工程と、
   貫通孔に導電性材料を充填して貫通電極を形成する貫通電極形成工程と、
   基板の表面上の導電層を選択的に除去する導電層除去工程と、
   第１絶縁層を形成する形成工程と、
   第１絶縁層及び配線層研磨する研磨工程と、
   誘電体形成、上部電極形成を含むキャパシタ形成工程と、
   キャパシタおよび第１絶縁層上に第２絶縁層を形成する形成工程と、
   を有することを特徴とする部品形成基板の製造方法。

Images