KR102576548B1 - 무특징층 구조의 인터포저 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 무특징층 구조의 인터포저의 제조방법을 제공하는데, 임시 지지판을 준비하는 단계; 상기 임시 지지판에 대해 에지를 제작하는 단계; 임시 지지판의 상하 표면에 절연재료를 적층하여 절연층을 형성하는 단계; 상기 절연층에 통공을 개설하는 단계; 금속을 이용하여 상기 통공을 전충하는 단계; 에지를 제거하고, 임시 지지판을 제거하는 단계를 포함한다. 본 발명은 무특징층 구조의 인터포저를 더 제공하는데, 절연층, 및 상기 절연층에 내장된 관통주층을 더 포함하는데, 여기에서 관통주층의 단부는 패드로 작용한다.

Description

무특징층 구조의 인터포저 및 그 제조 방법{INTERPOSER WITHOUT FEATURE LAYER STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 무특징층 구조의 인터포저 및 그 제조방법에 관한 것이다.
전자업계, 특히 가전제품 업계에서, 소형 기능 장치는, 예를 들면 오디오 PA 스위치, LED 드라이버, 무선 주파수 LNA/GPS/LDO, 컨트롤러 등, 소형화에 대한 요구가 갈수록 커지고 있고, 통상적으로 IO(입출력) 수 증가를 통해 소형화를 달성하고 있으나, 통상적인 캐리어 보드(유기 캐리어 보드 및 리드 프레임)은 이미 배선의 한계에 달하였고, 더 이상 IO 수를 증가시킬 수 없다.
현재 업계에서, 웨이퍼의 3D 적층 구조에서 사용하는 인터포저이든, 예를 들어 TGV(through glass via 유리 통공 어댑터 플레이트), TSV(through silicon via, 실리콘 통공 어댑터 플레이트)이든, 아니면 패키지 기판 어댑터 플레이트이든, 모두 통공을 이용하여 상하 양 층의 특징층 구조를 연결하여 구성되는 3층 보드 구조이고, 여기에서 특징층은 와이어 본딩 및 솔더 볼(solder ball)의 패드로 작용한다.
이러한 류의 종래 어댑터 플레이트의 경우, 특징층 간 최소 간격 능력이 진일보한 축소의 가능성을 제한하는데, 도 1은 종래 어댑터 플레이트의 일실시예를 도시한다. 도 1은 관통주(貫通柱)가 구멍을 개설한 후, 전기 도금 전의 SEM 도면으로, 도 1에 도시된 바와 같이, 관통주의 직경이 100μm일 때, 구멍과 구멍 사이의 간격은 45μm이고, 관통주의 직경이 60μm까지 감소할 경우, 구멍과 구멍 사이의 간격은 30μm이다. 그러나, 계속해서 특징층을 제조할 때, 업계에서 가장 좋은 레이저 디렉팅 이미지(Laser Direct Imaging; LDI) 노출기를 예로 들면, 현재 캐리어 보드 업계의 정렬 능력은 20μm이고, 해상도 라인 폭/라인 간격은 15/15μm이고, 구리 관통주의 직경은 100μm이고, 구멍과 구멍 사이의 간격은 45μm인 상황에서, 특징층의 패드 직경은 140μm이고, 서로 인접한 패드의 간격은 불과 5μm이고, 이러한 간격은 이미 현재 캐리어 보드 업계 설비 해상도의 최고 능력을 넘어선다.
특징층의 최소 간격이 여전히 설비의 해상도보다 낮을 때, 유일한 방법은 재차 와이어링함으로써, 패드를 외부(사방)로 확산시키고, 이러한 후과는 제품 사이즈가 커지는 것으로, 시장의 소형화 발전 추세에 반한다. 계속해서 도 1이 도시하는 바와 같이, 특징층이 있는 상황에서, 서로 인접한 패드가 필요로 하는 길이 사이즈는 140μm(하나의 패드 직경)+ 140μm(다른 하나의 패드 직경)+ 15μm(패드 간 최소 간격)=295μm이다. 그런데, 특징층을 없앨 수만 있다면, 서로 인접한 관통주의 길이 사이즈는 100μm+100μm+45μm=245μm이 되고, 단일 방향에서도, 특징층의 취소는 17%의 길이 비율을 효과적으로 절약할 수 있다.
이와 동시에, 관통주과 특징층 간의 정렬 능력의 한계로 인해, 특징층 사이즈는 반드시 관통주 사이즈보다 커야 하고, 초과되는 부분은 설비의 정렬 능력에 의해 결정되는 것으로, “링폭 정렬”이라고 지칭한다. 스위치 및 무선 주파수 RF 등 기기에서, 반복적인 연결/차단 및 주파수 변경은 불가피하게 기생 커패시턴스(parasitic capacitance)를 생성하고, 도 2는 종래기술의 어댑터 플레이트의 구조를 도시하는데, 도 2에 도시된 바와 같이, 상측의 특징층을 M1층이라 명명하고, 하측의 특징층을 M2층이라 명명하고, 전류(또는 전기신호)가 M1층으로부터 통공 동주(銅柱)를 거쳐 M2층을 흐르는 과정 중, 회로는 도 3에 도시된 바와 같이 등가(equivalent) 상태가 될 수 있다.
기생 인덕턴스 L12의 생성은 기기 작업 과정에서 불필요한 발열을 야기하고, 제품의 작업 온도의 증가는 간접적으로 제품의 사용수명을 단축하고; 기생 커패시턴스 C1 및 C2의 생성은 전기신호가 절연층 내에서 소모되는 현상을 야기하고, 동시에 기생 커패시턴스의 충전 과정은 전기신호의 전송지연을 야기할 수 있다. 기생 인덕턴스 L12는 전송 선로의 감소(shortening)가 단축됨에 따라 감소하고, 기생 커패시턴스 C1 및 C2는 링폭 정렬의 감소에 따라 줄어든다.
본 발명의 실시방안은 무특징층 구조의 인터포저 해결 방안을 제공하는 것과 관련된다.
본 발명의 일 양상은 무특징층 구조의 인터포저의 제조 방법에 관한 것으로 다음 단계들을 포함한다:
임시 지지판을 준비하는 단계 (a);
상기 임시 지지판에 대해 에지를 제작하는 단계 (b);
임시 지지판의 상하 표면에 절연재료를 적층하여 절연층을 형성하는 단계 (c);
상기 절연층에 통공을 개설하는 단계 (d);
금속을 이용하여 상기 통공을 전충(fill)하는 단계 (e); 및
에지를 제거하고, 임시 지지판을 제거하는 단계 (f).
일부 실시예에 있어서, 임시 지지판은 이중층 커버링 동판을 포함하는데, 즉 상하 표면이 각각 이중층 동박의 절연판을 커버링하고 있다.
일부 실시예에 있어서, 임시 지지판은 상기 절연판 표면의 제1 동박과 상기 제1 동박 표면의 제2 동박을 포함하고, 상기 제2 동박의 두께는 0.8μm~5μm이다.
일부 실시예에 있어서, 단계 (b)는 코팅재료를 이용하여 상기 임시 지지판의 주변을 코팅하고, 코팅재료는 구리일 수 있다.
일부 실시예에 있어서, 단계 (c)의 절연층은 폴리이미드, 에폭시 수지, 비스말레이드/트리아진 수지, 폴리페닐렌에테르, 폴리아크릴레이트, 프리프레그, 막형성 유기수지 또는 그것들의 조합을 포함한다.
일부 실시예에 있어서, 단계 (d)는 상기 절연층 상에 레이저 천공, 기계 천공 또는 포토리소그래피 천공의 방식을 통해 통공을 개설하는 단계를 포함한다.
일부 실시예에 있어서, 단계 (e)는 전기도금 또는 화학도금의 방식을 채용하여 상기 통공을 전충하는 단계를 포함한다.
일부 실시예에 있어서, 단계 (e)에서 전충 금속은 구리이고, 이를 통해 구리 관통주를 형성한다.
일부 실시예에 있어서, 단계 (f)는 커터를 사용하여 상기 에지를 절삭하는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 무특징층 구조의 인터포저를 제공하는데, 그것은 예를 들어 전술한 무특징층 구조의 인터포저의 제조 방법을 채용하여 제조된다.
일부 실시예에 있어서, 상기 인터포저는 절연층, 및 상기 절연층에 내장되는 관통주층을 포함한다.
일부 실시예에 있어서, 상기 절연층은 폴리이미드, 에폭시 수지, 비스말레이드/트리아진 수지, 폴리페닐렌에테르, 폴리아크릴레이트, 프리프레그, 막형성 유기수지 또는 그것들의 조합을 포함한다.
일부 실시예에 있어서, 상기 관통주층은 적어도 하나의 구리 관통주를 포함한다.
일부 실시예에 있어서, 상기 관통주층은 서로 다른 사이즈의 관통주를 포함한다.
일부 실시예에 있어서, 상기 관통주의 단부는 상기 절연층과 동일 높이이거나, 상기 절연층보다 더 높다.
용어 μm는 10-6미터를 의미한다.
본 발명을 더 잘 이해하고 본 발명의 실시방식을 더 잘 나타내기 위해, 이하에서는 순수하게 예시적인 방식으로 도면을 참조한다.
도면을 구체적으로 참조할 때, 반드시 강조해 두어야 할 것은 특징의 도시는 예시적인 것이고, 그 목적은 단지 설명적 목적으로 본 발명의 바람직한 실시방안에 대해 논하는 것이고, 본 발명에 관해 원리 및 개념 측면의 설명이 가장 유용하고 가장 쉽게 이해할 수 있다고 인식되는 것을 제공함에 기초하기 때문에 나타낸다. 이에 대해, 본 발명의 기본적인 이해에 반드시 필요한 상세 수준을 초과하여 본 발명의 구조 세부사항을 도시하려는 시도는 없었다; 도면을 참조한 설명은 통상의 기술자가 본 발명의 몇 가지 형식이 어떻게 실제로 나타나는지 인식하도록 한다. 도면에서:
도 1은 종래기술의 인터포저를 도시하고, 여기에서 관통주가 통공 개설 후 전기도금 전 SEM되는 것을 도시하고;
도 2는 종래기술의 어댑터 플레이트의 단면도이고;
도 3은 도 2의 인터포저의 회로 등가를 도시하고;
도 4는 본 발명의 실시방안에 기초한 무특징층 구조의 인터포저의 단면도이고;
도 5(a) 내지 도 5(f)는 도 4에 도시된 무특징층 구조의 인터포저의 제조 단계에서의 단면도이다.
도 4를 참조하면, 본 발명의 무특징층 구조의 인터포저의 단면도가 도시된다. 인터포저(200)는 절연층(204), 및 절연층(204) 내에 내장된 구리 관통주(206)를 포함한다. 구리 관통주(206)의 단부는 그것이 내장된 절연층(204)의 내부와 대체로 동일한 사이즈를 가진다. 구리 관통주(206)의 단부는 절연층(204)과 동일한 수준일 수 있고, 절연층(204)보다 높을 수도 있다. 통상적으로, 인터포저(200)는 복수의 구리 관통주(206)를 전송 IO 채널로 구비하고, 복수의 구리 관통주(206)의 사이즈는 서로 동일할 수 있고, 서로 다를 수도 있다. 구리 관통주(206)는 절연층(204) 내에 간격 설치되어, 그 단부가 패드를 연결하는데 이용되도록 할 수 있다.
도 5(a) 내지 도 5(f)를 참조하면, 무특징층 구조의 인터포저를 제조하는 방법은 아래 단계를 포함한다: 임시 지지판(201)을 준비하는 단계5(a), 도 5(a)에 도시된 바와 같다. 임시 지지판(201)은 통상적으로 상부 표면(201a), 하부 표면(201b)이 각각 이중층 동박을 커버링하고 있는 절연판이고, 이중층 동박은 물리적으로 함께 적층되는 제1 동박(202a) 및 제2 동박(202b)을 포함하고, 제1 동박(202a)은 임시 지지판(201)과 접촉하고, 제2 동박(202b)은 제1 동박(202a)의 표면에 접합하고, 제2 동박(202b)의 두께는 0.8μm~5μm이다.
이어서, 임시 지지판(201)에 대한 에지(203)를 제작하는 단계 5(b), 도 5(b)에 도시된 바와 같은, 를 포함한다. 통상적으로, 임시 지지판(201)의 상부 표면(201a), 하부 표면(201b)의 보드 주변은 금속 코팅을 이용하여 보드 주변 크랙의 에지에 밀봉을 형성한다. 에지(203) 제작을 통해 후속 제작 중 이중층 동박의 층이 분리되는 것과 약액이 이중층 동박의 계면 지점에 잔류하는 것을 방지할 수 있다.
그 다음, 임시 지지판(201)의 상하 표면에 절연재료를 적층하여 절연층(204)을 형성한다ㅡ단계 5(c), 도 5(c)에 도시된 바와 같다. 통상적으로, 임시 지지판(201)의 상부 표면(201a), 하부 표면(201b) 상에 각각 절연재료를 적층하여 절연층을 형성한다. 채용한 절연재료는 폴리머 재료일 수 있고, 예를 들어, 폴리이미드, 에폭시 수지, 비스말레이드/트리아진 수지(BT), 폴리페닐렌에테르, 폴리아크릴레이트, 프리프레그(PP), 막형성 유기수지(ABF) 또는 그것들의 조합일 수 있고; 감광형 절연재료일 수도 있다.
이어서, 상기 절연층(204) 상에는 통공(205)이 개설된다ㅡ단계 5(d), 도 5(d)에 도시된 바와 같다.
절연층(204)에 통공(205)을 개설하는 단계 5(d)는 레이저 천공, 기계 천공 또는 포토리소그래피 천공의 방식을 채용하여 절연층(204) 상에 통공(205)을 개설할 수 있다.
그 다음, 상기 통공(205)을 전충하는 단계 5(e), 도 5(e)에 도시된 바와 같다. 통상적으로, 전기도금 또는 화학도금의 방식을 채용하고 금속을 이용하여 통공(205)을 전충하고, 금속 관통주(205)를 형성할 수 있다; 전기도금 시 채용하는 금속은 구리일 수 있고, 구리 관통주(206)를 형성한다.
이어서, 에지(203)를 제거하고, 임시 지지판(201)을 제거하는 단계 5(f), 도 5(f)에 도시된 바와 같다. 구리 관통주(206) 및 절연층(204)을 사용하여 구조(200)가 강성을 갖게 만든 후, 임시 지지판(201)을 제거할 수 있다. 통상적으로, 임시 지지판(201)을 제거하기 전, 먼저 에지(203)를 제거할 필요가 있고, 커터(207)를 채용하여 에지(203)를 절삭할 수 있고, 그 다음 제1 및 제2 동박을 분리함으로써 임시 지지판(201)을 제거할 수 있다.
임시 지지판(201)을 제거한 후, 제2 동박(202b)을 식각 제거함으로써 무특징층 인터포저(200)를 획득할 수 있다. 금속도금이 구리 관통주(206)를 제조하는 과정은 응력을 발생시켜 무특징층 캐리어 보드(200)가 임시 지지판(201)과 상반된 방향으로 와핑(warp)되도록 할 수 있어, 제2 동박(202b)을 제거한 후 가열을 통해 응력을 방출함으로써 보드 면을 평탄화 할 수 있다. 그 다음, 보드 면에 대해 연마(grinding)하여, 솔더 레지스트를 가하고 관통주 단부를 노출하여 패드로 삼는다.
본 발명은 종래기술의 인터포저에서 특징층을 생략함으로써, 전송 IO 채널 및 패드인 코어리스(chipless) 캐리어 보드의 관통주를 이용하여, 인터포저의 패드 간격이 설비의 분석 능력을 진일보하게 축소시키는 문제를 해소하도록 하고, 이로 인해 인터포저 단위면적의 IO 채널 수량을 현저히 증가시키고, 진일보하게 PCB 보드 공간을 절약함으로써, 더 높은 집적밀도를 달성한다.
통상의 기술자는, 본 발명은 상술한 본문에서 구체적으로 도시하고 설명한 내용에 한정되지 않음을 알 수 있다. 또한, 본 발명의 범위는 첨부된 청구항에 의해 정해지는 것으로, 본문에서 서술한 각종 구성요소의 조합과 그 하위 조합, 및 기타 변화 및 개선을 포함하고, 통상의 기술자는 전술한 설명을 읽은 후 그러한 조합, 변화 및 개선을 예측할 수 있다.
청구범위에서, “포함(comprise)” 및 그 변체, 예를 들어 “포함(include)”, “함유” 등은 열거된 컴포넌트가 그 안에 속함을 의미하나, 기타 컴포넌트를 배척하는 것은 아니다.

Claims (17)

  1. 무특징층 구조의 인터포저(interposer)의 제조 방법에 있어서,
    절연판을 포함하는 임시 지지판을 준비하는 단계 (a), 상기 절연판의 상하 표면은 각각 이중층 동박으로 커버링되고, 상기 이중층 동박은 상기 절연판의 표면 상의 제1 동박, 및 상기 제1 동박의 표면 상의 물리적으로 접한 제2 동박을 포함함;
    상기 임시 지지판에 대해 에지를 제작하는 단계 (b), 단계 (b)는 상기 임시 지지판의 주변에서 코팅재료를 사용하여 코팅함으로써 상기 제1 동박 및 상기 제2 동박 사이의 상기 이중층 동박의 크랙을 밀봉하는 단계를 포함함;
    임시 지지판의 상하 표면에 절연재료를 적층하여 절연층을 형성하는 단계 (c);
    상기 절연층에 통공을 개설하는 단계 (d);
    금속을 이용하여 상기 통공을 전충(fill)하여, 상기 제2 동박과 연결되는 금속 관통주를 형성하는 단계 (e); 및
    에지를 제거하고, 임시 지지판을 제거하는 단계 (f)
    를 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 동박의 두께는 0.8μm~5μm인,
    무특징층 구조의 인터포저의 제조 방법.
  3. 제1항에 있어서,
    단계 (b)의 상기 코팅재료는 구리인,
    무특징층 구조의 인터포저의 제조 방법.
  4. 제1항에 있어서,
    단계 (c)의 상기 절연재료는 유기 전기 절연재료를 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  5. 제4항에 있어서,
    단계 (c)의 상기 절연재료는 폴리이미드, 에폭시 수지, 비스말레이드/트리아진 수지, 폴리페닐렌에테르, 폴리아크릴레이트, 프리프레그(prepreg), 필름형 유기수지 또는 그것들의 조합을 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  6. 제1항에 있어서,
    단계 (d)는 상기 절연층 상에 레이저, 기계 또는 포토리소그래피의 방식을 통해 통공을 개설하는 단계를 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  7. 제1항에 있어서,
    단계 (e)는 전기도금 또는 화학도금의 방식을 채용하여 상기 통공을 전충하는 단계를 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  8. 제1항에 있어서,
    단계 (e)에서 전충 금속은 구리이고, 이를 통해 구리 관통주(貫通柱)를 형성하는,
    무특징층 구조의 인터포저의 제조 방법.
  9. 제1항에 있어서,
    단계 (f)는 커터를 사용하여 상기 에지를 절삭하는 단계를 포함하는,
    무특징층 구조의 인터포저의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항의 상기 무특징층 구조의 인터포저의 제조 방법을 채용하여 제조된 무특징층 구조의 인터포저.
  11. 제10항에 있어서,
    절연층, 및 상기 절연층에 내장(embedded)되는 관통주층(layer)을 포함하는,
    무특징층 구조의 인터포저.
  12. 제11항에 있어서,
    상기 절연층은 폴리이미드, 에폭시 수지, 비스말레이드/트리아진 수지, 폴리페닐렌에테르, 폴리아크릴레이트, 프리프레그(prepreg), 필름형 유기수지 또는 그것들의 조합을 포함하는,
    무특징층 구조의 인터포저.
  13. 제11항에 있어서,
    상기 관통주층은 적어도 하나의 구리 관통주를 포함하는,
    무특징층 구조의 인터포저.
  14. 제11항에 있어서,
    상기 관통주층은 서로 다른 사이즈의 관통주를 포함하는,
    무특징층 구조의 인터포저.
  15. 제11항에 있어서,
    상기 관통주의 단부(端部)는 상기 절연층과 동일 높이이거나, 상기 절연층보다 더 높은,
    무특징층 구조의 인터포저.

  16. 삭제
  17. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113991004A (zh) * 2021-10-26 2022-01-28 东莞市中麒光电技术有限公司 Led基板制作方法、led基板、led器件制作方法及led器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129563A (ja) 2009-12-15 2011-06-30 Hitachi Chem Co Ltd 多層配線基板及びその製造方法
WO2014104328A1 (ja) 2012-12-28 2014-07-03 日立化成株式会社 支持基板付き積層体とその製造方法及び多層配線基板の製造方法
JP2014146761A (ja) 2013-01-30 2014-08-14 Toppan Printing Co Ltd 積層基板およびその製造方法
JP2014150250A (ja) 2013-01-09 2014-08-21 Hitachi Chemical Co Ltd 配線基板の製造方法及び支持材付き積層体
JP2017085046A (ja) 2015-10-30 2017-05-18 富士通株式会社 インターポーザの製造方法、電子装置および電子装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4204150B2 (ja) * 1998-10-16 2009-01-07 パナソニック株式会社 多層回路基板
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP2005244163A (ja) * 2004-01-29 2005-09-08 Ngk Spark Plug Co Ltd 中継基板付き基板及びその製造方法
JP2007335698A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法
CN101236944A (zh) * 2007-02-01 2008-08-06 日月光半导体制造股份有限公司 光电芯片的增层封装构造及方法
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
CN101587842A (zh) * 2008-05-21 2009-11-25 欣兴电子股份有限公司 芯片封装载板及其制造方法
US10366970B2 (en) * 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
JP5998459B2 (ja) * 2011-11-15 2016-09-28 ローム株式会社 半導体装置およびその製造方法、電子部品
CN103681559B (zh) * 2012-09-25 2016-11-09 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板和结构及其制作方法
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
WO2016143117A1 (ja) * 2015-03-12 2016-09-15 三井金属鉱業株式会社 キャリア付き金属箔及び配線基板の製造方法
TWM521807U (zh) * 2016-01-29 2016-05-11 Team Expert Man Consulting Service Ltd 封裝結構及其中介板
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
TWI644598B (zh) * 2017-04-21 2018-12-11 南亞電路板股份有限公司 電路板結構及其形成方法
CN107507816A (zh) * 2017-08-08 2017-12-22 中国电子科技集团公司第五十八研究所 扇出型晶圆级多层布线封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129563A (ja) 2009-12-15 2011-06-30 Hitachi Chem Co Ltd 多層配線基板及びその製造方法
WO2014104328A1 (ja) 2012-12-28 2014-07-03 日立化成株式会社 支持基板付き積層体とその製造方法及び多層配線基板の製造方法
JP2014150250A (ja) 2013-01-09 2014-08-21 Hitachi Chemical Co Ltd 配線基板の製造方法及び支持材付き積層体
JP2014146761A (ja) 2013-01-30 2014-08-14 Toppan Printing Co Ltd 積層基板およびその製造方法
JP2017085046A (ja) 2015-10-30 2017-05-18 富士通株式会社 インターポーザの製造方法、電子装置および電子装置の製造方法

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