CN107046016A - 尺寸减小的通孔连接盘结构及其制造方法 - Google Patents

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Abstract

一种封装衬底包含：电介质层；导电通孔，其安置于所述电介质层中；以及导电图案层，其从所述电介质层的第一表面暴露。所述导电图案层包含迹线及通孔连接盘，所述通孔连接盘延伸到所述导电通孔中，且所述通孔连接盘的周围部分由所述导电通孔包围。一种制造封装衬底的方法包含：形成导电图案层，所述导电图案层包含迹线及通孔连接盘；提供电介质层以覆盖所述导电图案层；以及形成通孔。通过移除所述电介质层的一部分并暴露所述通孔连接盘的底部表面及所述通孔连接盘的侧表面的至少一部分来执行形成所述通孔。将导电材料施加到所述通孔中以形成覆盖所述通孔连接盘的导电通孔。

Description

尺寸减小的通孔连接盘结构及其制造方法
技术领域
本发明大体上涉及一种包含通孔结构的封装衬底及其制造方法。更确切来说，本发明涉及一种包含尺寸减小的通孔连接盘结构的封装衬底。
背景技术
持续存在对例如移动电话及可穿戴式电子件等电子产品的小型化、重量减少、性能改良、可靠度改良及成本降低的需求。因此，电路的复杂度及对紧密性及小型化的需要已增加。
除了对上文所描述的电子产品的需求以外，对电子产品中的封装衬底的需求还包含对增加的数目个输入/输出信号的需求。为了容纳大量输入/输出信号，可对于邻接半导体装置或衬底实施高密度互连件间距。然而，基底衬底还可包含用于将半导体装置封装的输入/输出信号连接到系统衬底(例如，印刷电路板，半导体装置封装衬底安装到所述印刷电路板上)的较低密度互连件间距。满足基底衬底中的较高及较低密度互连件间距两者的要求可能是困难的。
发明内容
在一些实施例中，一种封装衬底包含：电介质层；导电通孔，其安置于所述电介质层中；以及导电图案层，其从所述电介质层的第一表面暴露。所述导电图案层包含迹线及通孔连接盘，所述通孔连接盘延伸到所述导电通孔中，且所述通孔连接盘的周围部分由所述导电通孔包围。
在一些实施例中，一种封装衬底包含：电介质层；导电通孔，其延伸穿过所述电介质层；以及导电图案层，其从所述电介质层的第一表面暴露。所述导电图案层包含迹线及通孔连接盘。所述导电通孔包含凹槽，且所述通孔连接盘嵌入于所述凹槽中。
在一些实施例中，一种制造封装衬底的方法包含：形成导电图案层；提供电介质层以覆盖所述导电图案层；以及形成通孔。所述导电图案层包含迹线及通孔连接盘，且所述通孔连接盘包含底部表面及侧表面。通过移除所述电介质层的一部分并暴露所述通孔连接盘的所述底部表面及所述通孔连接盘的所述侧表面的至少一部分来执行形成所述通孔。所述方法进一步包含将导电材料施加到所述通孔中以形成覆盖所述通孔连接盘的导电通孔。
附图说明
图1说明根据本发明的实施例的封装衬底的通孔结构的俯视图；
图2说明图1中所展示的封装衬底的通孔结构的横截面图；
图3说明根据本发明的实施例的封装衬底的通孔结构的俯视图；
图4说明图3中所展示的封装衬底的通孔结构的横截面图；
图5A、图5B、图5C及图5D说明根据本发明的实施例的方法；
图6A、图6B、图6C及图6D说明根据本发明的实施例的方法；
图7说明通孔结构的重叠横截面图；且
图8说明根据本发明的实施例的具有封装衬底的半导体装置封装的横截面图。
贯穿图式和具体实施方式使用共同参考数字以指示相同或类似元件。本发明将从以下结合附图的具体实施方式而更显而易见。
具体实施方式
可使用通孔来提供双侧封装衬底的不同侧上的层之间或多层封装衬底的层之间的互连(例如，电互连)。可包含通孔连接盘以提供通孔与层之间的稳定电连接。
通孔连接盘尺寸(例如，直径)通常大于对应通孔的尺寸(例如，直径)，此可限制封装衬底上的迹线布局，这是因为通孔连接盘占据本可由迹线占据的空间。为了保留通孔连接盘同时增加用于迹线布线的空间，本发明在一个方面中涉及具有尺寸减小的通孔连接盘结构的封装衬底。
此外，根据本发明的通孔连接盘可用于在于电介质层中形成通孔时的激光切除期间保护通孔连接盘下方的金属层，且在无通孔连接盘的情况下，可由引导于金属层上的激光能量引起金属层的损伤。后续工艺阶段中所使用的化学品可进入受损金属层且致使金属层剥落或彼此剥离。因此，通孔连接盘在制造期间为金属层提供保护。考虑形成通孔的制造容差(例如，为形成通孔时的激光容差作准备)而设计通孔连接盘的尺寸。通孔连接盘还可用作激光穿透的终止标记。
图1说明根据本发明的实施例的封装衬底10的通孔结构的俯视图。图1展示封装衬底10的一部分，所述部分可在一或多个方向上(例如，沿平行于含有图1的图纸的平面)进一步延伸。图2说明横跨图1的线AA'的封装衬底10的横截面图。参考图1及2，封装衬底10包含电介质层11、导电通孔12、导电图案层13、导电图案层16及阻焊层17。
封装衬底10可为将许多芯片或裸片安装于其上的支撑衬底(例如，核心衬底)。电介质层11可为或可包含(例如)单晶硅、多晶硅、非晶硅、其他合适材料或其组合。对于另一实例，电介质层11可为或可包含由预浸复合纤维制成的薄片。
导电通孔12及导电图案层13可为或可包含铜、铝、金、另一金属、金属合金、另一合适导电材料或其组合。
电介质层11包含第一表面111及第二表面112。导电图案层13从电介质层11的第一表面111暴露，且不从电介质层11的第一表面111伸出(例如，导电图案层13大体上与电介质层11的第一表面111共面或从电介质层11的第一表面111凹入)。导电图案层13包含迹线14及通孔连接盘15，通孔连接盘15包含通孔连接盘15a及15b。通孔连接盘15为导电图案层13的与导电通孔12接触的部分。每一通孔连接盘15延伸到对应导电通孔12的凹槽122中(嵌入于凹槽122中)，且通孔连接盘15的周围部分由导电通孔12包围(例如，导电通孔12围绕通孔连接盘15的圆周接触通孔连接盘15的侧向表面)。导电通孔12从电介质层11的第一表面111凹入。
导电通孔12在通孔连接盘15的底部表面处的侧向尺寸W1(例如，直径或宽度)(展示于图2中且由图1中的虚线圆121指示)大于通孔连接盘15的侧向尺寸W2，以沿凹槽122的侧壁提供通孔连接盘15与导电通孔12之间的粘着。另外，因为通孔连接盘15的顶部表面处的侧向尺寸W2小于导电通孔12的侧向尺寸W1，所以与在导电通孔12暴露于第一表面111处的情况下导电通孔12将占据的空间相比，通孔连接盘15在电介质层11的第一表面111上占据更少空间。
导电图案层16安置于电介质层11的第二表面112上。在一或多个实施例中，导电通孔12与导电图案层16为一体结构(例如，在同一工艺阶段形成)。
通孔连接盘15可为任何形状。举例来说，如图1中所说明，通孔连接盘15可为矩形/正方形通孔连接盘15a，或椭圆形/圆形通孔连接盘15b。通孔连接盘15可为迹线14的一部分。通孔连接盘15可用作接合垫以用于附接于封装衬底10上的组件之间的连接或用于衬底之间的互连。通孔连接盘15的从电介质层11的第一表面111暴露的部分的侧向尺寸W2小于或等于贯穿导电通孔12的高度的导电通孔12的侧向尺寸(例如，直径)。在一或多个实施例中，通孔连接盘15的部分的尺寸W2可为约7微米(μm)，例如小于约8μm，小于约9μm，或小于约10μm。尺寸减小的通孔连接盘15允许迹线14密度的增加(例如，增加封装衬底10的电路密度)、封装衬底10的大小的减小、较宽迹线14或迹线14布线规则的放宽。
图3说明根据本发明的实施例的封装衬底20的通孔结构的俯视图。图3展示封装衬底20的一部分，所述部分可在一或多个方向上(例如，沿平行于含有图3的图纸的平面)进一步延伸。图4说明横跨图3的线BB'的封装衬底20的横截面图。类似于图1及2，图3及4的封装衬底20包含电介质层11、导电图案层13、导电图案层16及阻焊层17，其中导电图案层13包含迹线14及通孔连接盘15，且每一通孔连接盘15延伸到对应导电通孔12中。然而，在图3及4中所说明的实施例中，导电通孔12从电介质层11的第一表面111暴露，且导电通孔12在第一表面111处的侧向尺寸W3(展示于图4中且由图3中的圆121a指示)大于通孔连接盘15在第一表面111处的侧向尺寸W4。在此实施例中，通孔连接盘15不从凹槽122伸出且不接触电介质层11。在此实施例中，可改良通孔连接盘15与导电通孔12之间的电接触；然而，归因于导电通孔12在电介质层11的表面111处暴露，电介质层11的第一表面111上的可用空间(例如，用于迹线14布线的空间)可减小。
图5A到5D说明根据本发明的实施例的制造方法。
参考图5A，提供载体50。金属层51形成于载体50上。金属层52形成于金属层51上，金属层52的厚度小于金属层51的厚度。随后(例如)通过电镀技术将导电图案层13形成于金属层52上。导电图案层13包含迹线14及通孔连接盘15。通孔连接盘15中的每一者包含底部表面152及侧表面153。在一或多个实施例中，金属层51为约18μm(例如，约17μm到约19μm)厚的铜箔。在一或多个实施例中，金属层52为约3μm(例如，约2μm到约4μm)厚的铜箔。在一或多个实施例中，导电图案层13的部分为约20μm(例如，约19μm到约21μm)厚；且通孔连接盘15为约20μm厚或更薄，例如小于约21μm，小于约19μm，或小于约18μm。通孔连接盘15的厚度可部分地取决于通孔连接盘15的宽度或直径。
参考图5B，电介质层11堆叠或层压于金属层52上以覆盖导电图案层13。
参考图5C，通过移除电介质层11的一部分以暴露每一通孔连接盘15的底部表面152且暴露每一通孔连接盘15的侧表面153的一部分来形成通孔53。在此实施例中，不暴露金属层51及52。通孔53的直径及体积相对小于在移除足量的电介质层11以暴露金属层52或金属层51的情况下的直径及体积。因此，将填充通孔53的材料的体积相对减少，且由通过电镀填充通孔53引起的凹陷也可减少。此外，因为电介质层11的一部分保持在金属层52上方，所以可避免金属层52的损伤，且防止化学品(例如，电镀液体)渗透到金属层51与52之间的界面中，此渗透可导致金属层51及52的剥离。
激光束的对齐准确度为(例如)±15μm，使得可在通孔连接盘15的周边上的任一点处移除超出通孔连接盘15周边的多达约15μm的电介质层11。因此，对于±15μm对齐准确度，通孔53在通孔连接盘15的底部表面152处的横截面尺寸(例如，直径)可为通孔连接盘15的尺寸(例如，直径)加30μm。如上文所论述，通孔连接盘15的尺寸(例如，直径)可小到约7μm；因此，通孔53在通孔连接盘15的底部表面152处的尺寸(例如，直径)可为约37μm或更小。借助于比较，常规通孔的直径可为约40μm到约60μm。因此，通孔53为尺寸减小的通孔。
参考图5D，导电材料(例如，铜、铝、金、另一适合的金属或合金或其组合)被电镀或以其它方式安置于通孔53中的一或多个层中以在通孔连接盘15上方形成导电通孔12。导电通孔12为尺寸减小的通孔。导电图案层16可与导电通孔12同时地形成。替代地，可在另一工艺阶段形成导电图案层16。随后通过剥离来移除金属层51及载体50以暴露金属层52，及可通过蚀刻来移除金属层52以暴露导电图案层13。可使用图5A到5D的制造方法来形成如图1及2中所展示的封装衬底10。
图6A到6D说明根据本发明的实施例的制造方法。
参考图6A，提供载体60。金属层61形成于载体60上。金属层62形成于金属层61上，金属层62的厚度小于金属层61的厚度。随后(例如)通过电镀技术将导电图案层13形成于金属层62上。导电图案层13包含迹线14及通孔连接盘15。通孔连接盘15中的每一者包含底部表面152及侧表面153。在一或多个实施例中，金属层61为约18μm(例如，约17μm到约19μm)厚的铜箔。在一或多个实施例中，金属层62为约3μm(例如，约2μm到约4μm)厚的铜箔。在一或多个实施例中，导电图案层13的部分为约20μm(例如，约19μm到约21μm)厚；且通孔连接盘15为约20μm厚或更薄，例如小于约21μm，小于约19μm，或小于约18μm。通孔连接盘15的厚度可部分地取决于通孔连接盘15的宽度或直径。
参考图6B，电介质层11堆叠或层压于金属层62上以覆盖导电图案层13。
参考图6C，通过移除电介质层11的一部分以暴露每一通孔连接盘15的底部表面152且暴露每一通孔连接盘15的侧表面153的一部分来形成通孔65。在此实施例中，还暴露金属层62的一部分。通过对电介质层11提供能量来形成通孔65。举例来说，可由激光束提供能量。因为激光束的最大能量发生在光束的中心处且能量从光束的中心朝向光束周边减少，所以激光束的中心可损伤金属层62。如果金属层62受损，那么在后续制造阶段期间使用的化学品可渗入到金属层61与62之间的间隙中，且金属层61与62可剥离。然而，因为通孔连接盘15在通孔65的中心处，所以通孔连接盘15可防止金属层62受激光束的中心处的能量损伤。另外，因为激光在通孔连接盘15上停止，所以对激光功率的控制变得较容易。本发明的通孔连接盘15设计因此进一步提供在制造期间的经改良激光功率控制。
参考图6D，导电材料(例如，铜、铝、金、另一适合的金属或合金或其组合)被电镀或以其它方式安置于通孔65中的一或多个层中以在通孔连接盘15上方形成导电通孔12。导电图案层16可与导电通孔12同时地形成。替代地，可在另一工艺阶段形成导电图案层16。随后通过剥离来移除金属层61及载体60以暴露金属层62，及可通过蚀刻来移除金属层62以暴露导电图案层13。图6A到6D的制造方法可用于形成如图3及4中所展示的封装衬底20。
图7为了对照说明叠置于导电通孔722的横截面图上的导电通孔721的横截面图，导电通孔721类似于图1及2的导电通孔12，导电通孔722类似于图3及4的导电通孔12。导电通孔721提供高于导电通孔722的电路密度，这是因为导电通孔721的直径相对小于导电通孔722的直径。因此，与迹线742(对应于图3及4的迹线14)可相对于导电通孔722所置放相比，迹线741(对应于图1及2的迹线14)可置放成更靠近导电通孔721。因此，包含导电通孔721的通孔连接盘结构为尺寸减小的结构。包含导电通孔722的通孔连接盘结构视需要提供电介质层111的表面处的较大连接区域，同时提供如关于图6A到6D描述的经改良制造。
图8说明根据本发明的实施例的具有封装衬底的半导体装置封装80。半导体装置封装80包含半导体装置81、封装衬底82、焊球83及包封层84。类似于图2及4，图8的封装衬底82包含电介质层11、导电图案层13、导电图案层16及阻焊层17，其中导电图案层13包含迹线14及通孔连接盘15，且每一通孔连接盘15延伸到对应导电通孔12中。然而，在图8中所说明的实施例中，封装结构进一步包含垫18。半导体装置81位于封装衬底82上，且经由焊球83电连接到垫18。包封层84形成于封装衬底82上方，且包封半导体装置81。包封层84可由例如环氧模塑料(EMC)、聚酰亚胺(PI)、酚醛树脂或硅酮等包封材料形成。
额外实施例涉及半导体装置封装，所述半导体装置封装(例如)包含封装衬底10或20、连接到封装衬底10或20的一或多个半导体装置(例如，芯片)及安置于封装衬底10或20上方且覆盖一或多个半导体装置的封装本体。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”包含多个参考物。
如本文中所使用，例如“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前部”、“后部”、“上部”、“朝上”、“下部”、“朝下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“上方”和“下方”等相对术语指组件集合相对于彼此的定向；此定向是根据图式而非制造或使用期间所要求的定向。
如本文中所使用，术语“连接”指操作耦合或链接。经连接组件可(例如)经由另一组件集合直接或间接地彼此耦合。
如本文中所使用，术语“导电”和“电导率”指输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的材料。电导率的一个量度为西门子/米(S/m)。通常，导电材料是具有大于大致104S/m，例如至少大致105S/m或至少大致106S/m的电导率的材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率是在室温下测量。
如本文中所使用，术语“大致”、“大体上”及“约”指相当大的程度或范围。当结合事件或情形使用时，术语可涵盖事件或情形精确发生的情况以及事件或情形紧密近似地发生的情况，例如在解释本文中所描述的制造方法的典型容差水平时。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面共面或大体上共面。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地解释为包含明确地指定为范围限制的数值以及涵盖在所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。本说明书和图式应视为说明性的而非限制性的。可作出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但将理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制。

Claims (20)

1.一种封装衬底，其包括：
电介质层；
导电通孔，其安置于所述电介质层中；以及
第一导电图案层，其从所述电介质层的第一表面暴露，其中所述第一导电图案层包括多个迹线及通孔连接盘，所述通孔连接盘延伸到所述导电通孔中，且所述通孔连接盘的周围部分由所述导电通孔包围。
2.根据权利要求1所述的封装衬底，其中所述通孔连接盘的一部分与所述电介质层接触。
3.根据权利要求1所述的封装衬底，其中所述第一导电图案层与所述电介质层的所述第一表面共面。
4.根据权利要求1所述的封装衬底，其中所述导电通孔围绕所述通孔连接盘的圆周接触所述通孔连接盘的侧向表面。
5.根据权利要求1所述的封装衬底，其中所述第一导电图案层不从所述电介质层的所述第一表面伸出。
6.根据权利要求1所述的封装衬底，其中所述导电通孔从所述电介质层的所述第一表面凹入。
7.根据权利要求6所述的封装衬底，其中所述通孔连接盘从所述导电通孔的顶部表面伸出。
8.根据权利要求1所述的封装衬底，其进一步包括第二导电图案层，所述第二导电图案层安置于所述电介质层的第二表面上且电连接到所述导电通孔。
9.根据权利要求8所述的封装衬底，其中所述第二导电图案层与所述导电通孔为一体结构。
10.根据权利要求1所述的封装衬底，其中所述电介质层包括由预浸复合纤维制成的薄片。
11.一种封装衬底，其包括：
电介质层；
导电通孔，其延伸穿过所述电介质层；以及
第一导电图案层，其从所述电介质层的第一表面暴露，其中所述第一导电图案层包括多个迹线及通孔连接盘，其中所述导电通孔包含凹槽，且其中所述通孔连接盘嵌入于所述凹槽中。
12.根据权利要求11所述的封装衬底，其中所述第一导电图案层不从所述电介质层的所述第一表面伸出。
13.根据权利要求11所述的封装衬底，其中所述导电通孔从所述电介质层的所述第一表面凹入。
14.根据权利要求13所述的封装衬底，其中所述通孔连接盘从所述导电通孔的顶部表面伸出。
15.根据权利要求11所述的封装衬底，其进一步包括第二导电图案层，所述第二导电图案层安置于所述电介质层的第二表面上且电连接到所述导电通孔。
16.根据权利要求15所述的封装衬底，其中所述第二导电图案层与所述导电通孔为一体结构。
17.一种制造封装衬底的方法，其包括：
形成第一导电图案层，其中所述第一导电图案层包括多个迹线及通孔连接盘，其中所述通孔连接盘包括底部表面及侧表面；
提供电介质层以覆盖所述第一导电图案层；
通过移除所述电介质层的一部分并暴露所述通孔连接盘的所述底部表面及所述通孔连接盘的所述侧表面的至少一部分来形成所述通孔；以及
将导电材料施加到所述通孔中以形成覆盖所述通孔连接盘的导电通孔。
18.根据权利要求17所述的方法，其中所述通孔延伸穿过所述电介质层且暴露所述通孔连接盘的所述整个侧表面。
19.根据权利要求17所述的方法，其进一步包括形成在所述电介质层上且电连接到所述导电通孔的第二导电图案层。
20.根据权利要求17所述的方法，其中形成所述通孔包括在所述电介质层上提供能量。
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