CN107492529A - 半导体封装件 - Google Patents

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CN107492529A
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CN
China
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semiconductor package
package part
semiconductor chip
hole
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刘惠仁
张元基
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体封装件。所述半导体封装件包括：再分布基底；互连基底，位于再分布基底上，并且包括穿透其的孔和在其下部分中的凹进区域；半导体芯片，位于再分布基底上并且设置在互连基底的孔中；成型层，覆盖半导体芯片和互连基底。凹进区域连接到孔。成型层填充凹进区域和位于半导体芯片与互连基底之间的间隙。

Description

半导体封装件
本专利申请要求于2016年6月13日提交的韩国专利申请10-2016-0073288的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体封装件和一种用于制造该半导体封装件的方法，更具体地，涉及一种包括再分布基底的半导体封装件和一种用于制造该半导体封装件的方法。
背景技术
提供半导体封装件以实现适合于在电子电器中使用的集成电路芯片。通常，在半导体封装件中，半导体芯片安装在印刷电路板(PCB)上，并且键合线或凸块被用于将半导体芯片电连接到印刷电路板。随着电子产业的最近发展，半导体封装件被不同地开发以达到紧凑的尺寸、轻的重量和/或低制造成本的目标。
半导体芯片的尺寸随着半导体芯片的高度集成而变得较小。然而，由于半导体芯片的小尺寸而难于粘附、处理和测试焊球。另外，存在根据半导体芯片的尺寸而得到多样化的安装板的问题。
扇出型面板级封装被提出以处理这些问题中的一些。
发明内容
本发明构思的实施例提供了一种半导体封装件和一种用于制造该半导体封装件的方法，其在制造工艺期间能够使在载体基底与半导体芯片之间发生的缺陷最小化。
根据示例性实施例，半导体封装件可以包括：再分布基底；互连基底，位于再分布基底上，互连基底包括穿透其的孔和在其下部分中的凹进区域；半导体芯片，位于再分布基底上，半导体芯片设置在互连基底的孔中；成型层，覆盖半导体芯片和互连基底。凹进区域可以连接到孔。成型层可以填充凹进区域和位于半导体芯片与互连基底之间的间隙。
根据示例性实施例，一种用于制造半导体封装件的方法可以包括：形成穿透互连基底的内部的孔；在互连基底的底表面上蚀刻互连基底以形成连接到孔的凹进区域；在互连基底的底表面上设置载体基底；在孔中设置半导体芯片；通过在半导体芯片和互连基底上涂覆成型构件来形成成型层；去除载体基底以暴露半导体芯片的底表面和互连基底的底表面；在半导体芯片的底表面和互连基底的底表面上形成再分布基底。
根据示例性实施例，一种半导体封装件包括：第一基底，包括具有绝缘材料的基体层；孔，位于第一基底中，所述孔被第一基底的内侧壁限定；第一半导体芯片，设置在孔中；第二基底，其上直接安装有第一基底和第一半导体芯片。第一基底的内侧壁在孔的底部处包括凹进。
根据示例性实施例，一种半导体封装件包括：上基底，包括具有绝缘材料的基体层；孔，位于上基底中，所述孔被上基底的内侧壁限定；第一半导体芯片，设置在孔中；下基底，其上直接安装有上基底和第一半导体芯片。上基底的一部分水平地突出越过上基底的接触下基底的部分。
附图说明
图1A和图1B是用于解释根据本发明构思的示例性实施例的半导体封装件的平面图。
图2A至图2C是用于解释根据本发明构思的示例性实施例的半导体封装件的剖视图。
图3是用于解释根据本发明构思的示例性实施例的用于制造半导体封装件的方法的平面图。
图4A至图4I是用于解释根据本发明构思的示例性实施例的用于制造半导体封装件的方法的剖视图。
图4J是用于解释根据本发明构思的示例性实施例的半导体封装件的剖视图。
具体实施方式
现在，在下文中将参照示出了各种实施例的附图对本公开进行更加充分地描述。然而，发明可以以许多不同的形式实施，并且不应被解释为限制于在此阐述的示例实施例。这些示例实施例仅为示例，许多实施和变化是可能的，不需要在此提供细节。还应强调的是，公开提供了可选择的示例的细节，但这样的可选列表并不是详尽的。此外，各种示例之间的细节的任何一致性不应被解释为要求这样的细节，因为对于在此描述的每个特征列举每种可能的变化是不可行的。在确定发明的要求时应参照权利要求的语言。
在附图中，为了清楚性，可以夸大层和区域的尺寸和相对尺寸。同样的附图标记始终表示同样的元件。虽然不同的附图示出了示例性实施例的变化，并且可以使用诸如“在一个实施例中”的语言被提及，但是这些附图不必意图彼此互相排斥。相反，如从下面详细描述的上下文中将看出，当将附图及其描述作为整体考虑时，在不同附图中描绘和描述的某些特征可与来自其它附图的其它特征组合以产生各种实施例。
将理解的是，尽管可以在这里使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部，但是这些元件、组件、区域、层和/或部不应该受这些术语限制。除非上下文另外表明，否则这些术语仅用来将一个元件、组件、区域、层或部与另一元件、组件、区域、层或部区分开，例如，这些术语仅作为命名规则被使用。因此，在不脱离本发明的教导的情况下，以下在说明书的一部分中论及的第一元件、第一组件、第一区域、第一层或第一部分可在说明书的另一部分中或权利要求中命名为第二元件、第二组件、第二区域、第二层或第二部分。另外，在某些情况下，即使在说明书中未使用“第一”、“第二”等来描述术语，然而为了将不同的被保护的元件彼此区分，仍可以在权利要求中将术语称作“第一”或“第二”等。
将理解的是，当元件被称作“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可直接地连接或结合到所述另一元件或者在另一元件上，或者可以存在中间元件。相反，当元件被称作“直接地连接”或“直接地结合”到另一元件，或者被称作“接触”另一元件或“与”另一元件“接触”时，没有中间元件存在。应以同样的方式解释用来描述元件之间关系的其它词语(例如，“在(位于)……之间”相对于“直接在(直接位于)……之间”、“与……相邻”相对于“直接与……相邻”等)。
为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等空间相对术语来描述如附图中示出的一个元件或特征与另外的元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件或特征随后将被定位“在”所述其它元件或特征“上方”。因此，术语“在……下方”可包含上方和下方两种方位。装置可以被另外定位(旋转90度或在其它方位)，并且应该相应地解释在这里使用的空间相对描述语。将结合附图来详细地讨论根据本发明构思的半导体封装件。
载带可以被用于形成某些类型的封装件。例如，在一个实施例中，诸如印刷电路板(PCB)的基底和形成在基底的孔中的半导体芯片可以放置在载带上。随后，诸如成型层的绝缘层可以形成在半导体芯片和基底的顶表面上。成型层也可以填充在基底的形成孔的内侧壁(例如，侧表面)与半导体芯片的外侧壁(例如，侧表面)之间的间隔中。例如，在半导体芯片的侧壁与孔的侧壁之间可以存在间隔。这样，成型层的一部分可以延伸到载带的表面以填充在所述间隔中，成型层的所述一部分在载带的所述表面处与半导体芯片的外侧壁和基底的内侧壁相遇。在一些情况下，例如由于用于载带的具有减小的粘合力以允许较易去除的粘合剂的使用，形成成型层的材料(诸如树脂)中的一些会渗出以流到载带与半导体芯片之间的界面中。此树脂会在去除载带之后保留在半导体芯片上，这会引起缺陷。因此，在此的各种实施例可以减少这样的缺陷，并且具有其它有益效果。
图1A和图1B是用于解释根据本发明构思的示例性实施例的半导体封装件的平面图。图2A至图2C是用于解释根据本发明构思的示例性实施例的半导体封装件的剖视图。图2A至图2C与沿图1A或图1B的线I-I′截取的剖视图对应。为了便于描述，图1A和图1B省略示出上焊盘223、通孔221、下焊盘222以及第一成型层400的一部分。
参照图1A和图2A，第一基底100可以被提供。第一基底100可以是再分布基底。在一个实施例中，第一基底100可以包括绝缘图案110和导电图案120。导电图案120可以包括位于绝缘图案110之间的一个或更多个导电层以及穿透绝缘图案110的一个或更多个过孔。导电图案120可以被绝缘图案110围绕。导电图案120可以将在封装件的外部(例如，经由外部连接端子140)与安装在第一基底100上的第一半导体芯片300之间通过的信号进行再分布。例如，第一封装件P100可以通过第一基底100而具有扇出型结构。导电图案120可以包括金属或其它导电材料。保护层130可以设置在第一基底100的底表面上。保护层130可以包括例如ABF(Ajinomoto Build-up Film)或诸如环氧类聚合物的绝缘聚合物。外部端子140(也被称作外部连接端子140或外部封装件端子140)可以设置在第一基底100的底表面上。外部端子140可以电连接到导电图案120。
应注意的是，某些导电图案120连接在外部端子140与第一半导体芯片300之间，例如以连接到第一半导体芯片300的集成电路。这些导电图案(也被称作再分布线)可以在这里描述为第一导电图案或第一再分布线。导电图案120中的某些其它导电图案120可以连接到形成在互连基底200中的将在下面被更详细描述的导电路径(例如，通过基底过孔)。这些导电图案(也被称作再分布线)可以在这里描述为第二导电图案或第二再分布线。在一些实施例中，第一再分布线连接到各个第一外部封装件端子140，第二再分布线连接到各个第二外部封装件端子140。第一再分布线可以连接到半导体芯片300，并且因此可以用于将外部封装件端子与在层叠封装装置中的底部封装件的底部芯片连接。在一些实施例中，第二再分布线可以连接到以层叠封装方式堆叠在第一半导体芯片300上的第二半导体芯片(在下面更详细地描述)，并且可以用于将外部封装件端子与可以作为顶部封装件的一部分的第二半导体芯片连接。第一再分布线中的某些可以与第二再分布线电隔离，反之亦然。在一些情况下，某些第一再分布线可以电连接到某些第二再分布线。
互连基底200可以设置在第一基底100上。互连基底200(在这里也被称作互连结基底)可以设置为将第一半导体封装件与诸如第二半导体封装件的第二装置电互连。在一些实施例中，互连基底200可以直接设置在第一基底100上(例如，使得互连基底200的底表面接触第一基底100的顶表面)。互连基底200可以包括穿透其内部的孔201(也被描述为开口)。例如，孔201可以具有将互连基底200的底表面200a连接到互连基底200的顶表面200b的开孔形状。孔201可以穿透互连基底200的(在竖直方向上的)整个厚度。如在平面图中观察到的，孔201可以具有与随后被详细讨论的第一半导体芯片300对应的平面形状。图1A示出了具有矩形平面形状的孔201，但本发明构思不限于此。
互连基底200可以包括设置在其底表面200a上的凹进区域202。例如，互连基底200可以包括在孔201的底部处的凹进。详细地，凹进区域202可以从互连基底200的底表面200a向着互连基底200的顶表面200b延伸。凹进区域202可以与孔201流体连通并且可以连接到孔201。例如，凹进区域202可以具有从孔201向着互连基底200的边缘侧204延伸的形状。如在平面图中观察到的，凹进区域202可以围绕孔201。例如，凹进区域202可以具有与孔201的外侧接触的环形形状。可以看到，由于凹进，互连基底200的底表面的至少一部分与再分布基底100的其上直接安装有互连基底200的顶表面竖直叠置而不接触。应注意的是，在该说明书和权利要求的不同部分中，再分布基底100可以被称作第一基底或第二基底，互连基底200可以被称作第二基底或第一基底。因此，除非上下文另外表明，否则术语“第一”和“第二”以仅作为标记的方式被用于不同的基底。
在某些实施例中，凹进区域202可以设置为复数。如在图1B中所示，凹进区域202可以沿孔201的外侧布置，例如，在孔201的底部处。在这种情况下，凹进区域202可以以规律的间距布置。图2A示出了具有矩形剖面形状的凹进区域202，但本发明构思不限于此。凹进区域202可以具有其深度(或竖直高度)随着从孔201接近互连基底200的边缘侧204而减小的形状。例如，如图2B中所示，凹进区域202可以具有其一个侧表面以恒定的斜率倾斜以接近互连基底200的边缘侧204的锥形剖面形状。可选地，虽然未在附图中示出，但凹进区域202可以具有从孔201向着互连基底200的边缘侧204向下倾斜的台阶剖面形状。
互连基底200可以包括基体层210和在基体层210中的导电构件220。例如，印刷电路板(PCB)可以用作用于互连基底200的基体层210。基体层210可以与第一基底100接触。因此，互连基底200的底表面200a可以接触第一基底100的顶表面。导电构件220可以设置在互连基底200的边缘部分中，孔201可以设置在互连基底200的中心部分中。导电构件220可以包括下焊盘222、通孔221和上焊盘223。下焊盘222可以设置在互连基底200的下部分上。通孔221可以穿透基体层210。上焊盘223可以设置在互连基底200的上部分上并且连接到通孔221中的至少一个。上焊盘223的数量可以不同于外部端子140的数量。上焊盘223可以通过通孔221电连接到下焊盘222。下焊盘222可以结合并且电连接到导电图案120。
在一些实施例中，互连基底200可以是单层基底。互连基底200可以包括绝缘材料，导电路径(例如，通过基底过孔)通过该绝缘材料形成为用于将再分布基底100(例如，在再分布基底中连接到外部封装件连接端子的再分布线)与上半导体芯片或封装件之间连接。由于在互连基底200中的凹进(例如，在基体层210中的凹进)，形成第二基底的基体层210的顶部在第一基底之上形成了基体层210的悬突部。另外，如可看到的，第二基底的一部分水平突出越过第二基底的接触第一基底的部分。基体层210可以从其接触再分布基底100的表面到其接触成型层400的表面连续地形成。基体层210还可以从中心部分到边缘部分连续地形成，并且连续到凹进区域202上方的侧表面。
第一半导体芯片300可以设置在第一基底100上。第一半导体芯片300可以设置在互连基底200的孔201中。如在平面图中观察到的，第一半导体芯片300可以具有比孔201的形状小的形状。例如，间隙可以存在于第一半导体芯片300与孔201的内壁之间。第一半导体芯片300可以具有面对第一基底100的底表面300a和背对底表面300a的顶表面300b。第一半导体芯片300的底表面300a可以与第一基底100的顶表面接触。例如，第一半导体芯片300的底表面300a可以位于与互连基底200的底表面200a相同的水平处。第一半导体芯片300可以包括设置在其下部中的第一芯片焊盘310。第一芯片焊盘310可以电连接到第一基底100的导电图案120，并且可以连接到第一半导体芯片300的集成电路。第一半导体芯片300可以是例如存储器芯片或应用处理器(AP)芯片。在其它实施例中，多个第一半导体芯片300可以设置在孔201中。如图2C中所示，多个第一半导体芯片300可以在第一基底100上并排设置。在这种情况下，多个第一半导体芯片300可以彼此间隔开。在其它情况下，多个第一半导体芯片300可以被堆叠以形成芯片堆叠件。
第一成型层400可以设置在第一基底100上。详细地，第一成型层400可以覆盖互连基底200的顶表面200b和第一半导体芯片300的顶表面300b。第一成型层400可以填充互连基底200的凹进区域202以及位于互连基底200与第一半导体芯片300之间的间隙。第一成型层400可以具有与第一基底100的顶表面接触的最低表面。第一成型层400的最低表面可以位于与互连基底200的底表面200a相同的水平处。第一成型层400可以包括ABF(AjinomotoBuild-up Film)。可选地，第一成型层400可以包括诸如环氧类聚合物的绝缘聚合物或诸如热固性树脂的高分子物质。开口401可以形成在第一成型层400中，使得上焊盘223可以通过开口401被暴露。可选地，可以不形成开口401。
如以上所述，封装件可以包括诸如互连基底200的第二基底，第二基底包括基体层210，基体层210包括绝缘材料基体。第二基底可以包括通过互连基底200的内侧壁限定的孔201。第一半导体芯片300可以设置在孔201中。第二基底200和第一半导体芯片300可以直接安装在第一基底100上(诸如，再分布基底100)。相比之下，第一基底100可以被称作下基底，第二基底200可以被称作上基底。第二基底200的内侧壁可以包括在孔的底部处的凹进。设置在孔201中的第一半导体芯片300包括顶表面、底表面以及连接顶表面和底表面的外侧壁。间隔可以形成在第一半导体芯片300的外侧壁与第二基底200的内侧壁之间。例如，该间隔可以包括凹进和例如在形成有凹进的竖直水平处的水平间隔的附加长度。例如，水平间隔的附加长度可以是将第一半导体芯片300的上部分与在第二基底200中的孔201的上部分分开的间隔的量。间隔可以填充有成型材料，诸如第一成型层400。如可看到的，间隔可以包括水平地位于第一半导体芯片300的外侧壁与上基底的内侧壁之间的部分，并且还可以包括竖直地位于上基底与下基底之间的部分。在一些实施例中，由于凹进，上基底200的内侧壁的上部分悬突于下基底100之上。
图3是用于解释根据本发明构思的示例性实施例的用于制造半导体封装件的方法的平面图。图4A至图4I是用于解释根据本发明构思的示例性实施例的用于制造半导体封装件的方法的剖视图。图4A至图4I与沿图3的线II-II′截取的剖视图对应。为了便于描述，图3省略示出上焊盘223、通孔221、下焊盘222以及第一成型层400的一部分。为了简洁说明，在下文中将省略与前述重复的描述。
参照图3和图4A，可以提供互连基底200。互连基底200可以包括基体层210和在基体层210中的导电构件220。例如，印刷电路板(PCB)可以用作互连基底200。导电构件220可以包括设置在互连基底200的下部分中的下焊盘222、设置在互连基底200的上部分上的上焊盘223以及穿透基体层210并且电连接到下焊盘222和上焊盘223的过孔221。例如，可以通过蚀刻基体层210然后用导电材料填充被蚀刻的部分来形成过孔221、下焊盘222和上焊盘223。
参照图3和图4B，可以在互连基底200中形成孔201。可以部分地去除互连基底200以形成穿透其的孔201。例如，可以通过执行诸如激光钻孔工艺、激光烧蚀工艺或激光切割工艺的蚀刻工艺来形成孔201，以在互连基底200中形成开口。互连基底200的被去除的部分可以是在随后工艺中设置第一半导体芯片300的区域。孔201可以具有将互连基底200的底表面200a连接到互连基底200的顶表面200b的开孔形状。
参照图3和图4C，可以在互连基底200中形成凹进区域202。可以蚀刻互连基底200的底表面200a以形成凹进区域202。例如，可以通过执行诸如激光钻孔工艺、激光烧蚀工艺或激光切割工艺的蚀刻工艺来形成凹进区域202。在某些实施例中，凹进区域202的形成可以与孔201的形成同时实施。虽然图4C示出了具有如图2A中示出的形状的凹进区域202，但凹进区域202可以形成为具有如图2B中描绘的形状。
参照图3和图4D，可以将互连基底200设置在载体基底500上。可以将互连基底200粘附到载体基底500上。例如，如附图中所示，载体基底500还可以包括设置在其顶表面上的粘合构件510。可选地，载体基底500可以是粘合带。
参照图3和图4E，可以将第一半导体芯片300设置在载体基底500上。可以将第一半导体芯片300设置在互连基底200的孔201中。在此步骤中，可以将第一半导体芯片300粘附到载体基底500上。第一半导体芯片300可以包括设置在其下部分中的第一芯片焊盘310。
参照图3和图4F，可以在载体基底500上形成第一成型层400。详细地，可以将成型构件涂覆在互连基底200和第一半导体芯片300上，然后可以使成型构件固化以形成第一成型层400。在此步骤中，可以将成型构件填充位于互连基底200与第一半导体芯片300之间的间隙。例如，如通过附图中的箭头所指的，涂覆在互连基底200和第一半导体芯片300上的成型构件可以在穿过位于第一半导体芯片300与互连基底200之间的间隙之后流到凹进区域202中。成型构件的流动方向可以在位于第一半导体芯片300与互连基底200之间的间隙中向着载体基底500流动，并且在凹进区域202中向着互连基底200的边缘侧204流动。成型构件可以包括例如ABF(Ajinomoto Build-upFilm)。可选地，成型构件可以包括诸如环氧类聚合物的绝缘聚合物或诸如热固性树脂的高分子物质。
在未设置凹进区域202的情况下，成型构件的流动方向可以向着载体基底500流动，使得成型构件会在位于互连基底200与第一半导体芯片300之间的间隙的端部处对载体基底500加压。这会诱导在互连基底200与载体基底500之间和/或在第一半导体芯片300与载体基底500的间隔的产生，从而产生使成型构件流到所述间隔中的树脂渗入(resinbleeding)。流到所述间隔中的成型构件会作为残留物而保留在第一半导体芯片300的底表面300a上，并且会引起在随后的工艺中的图4H的第一半导体芯片300与第一基底100之间的接触失效。在将具有强粘合力的载体基底500用于抵抗对其施加的压力的情况下，粘合材料不会被完全地去除，而是会在随后用于去除载体基底500的工艺中作为残留物被保留在第一半导体芯片300的底表面300a上。
在制造根据发明构思的一些实施例的半导体封装件时，可以将凹进区域202形成为连接到位于互连基底200与第一半导体芯片之间的间隙的端部，使得其可以能够诱导成型构件向着互连基底200的外侧流动。因此，分散施加到载体基底500的压力并且防止成型构件流到位于第一半导体芯片300与载体基底500之间的界面中可以是可实现的。另外，在成型构件流动到凹进区域202中时成型构件的流动方向可以突然改变，因此成型构件的流动可以在凹进区域202中引起湍流(turbulence)。因此，成型构件可以填满凹进区域202和位于互连基底200与第一半导体芯片300之间的间隙，且可以减少或抑制空隙的发生。其后，可以在第一成型层400中形成开口401。例如，开口401可以暴露互连基底200的上焊盘223。可选地，可以不形成开口401。在一些实施例中，选择凹进的尺寸以允许成型构件充分地流动，从而避免在半导体芯片300下方渗入。例如，凹进的水平长度(如在各个附图的剖面中所示)可为互连基底200在竖直方向上在最上表面与最下表面之间的高度的一定的百分比，诸如20％或更多(例如，在一些情况下其可在20％与75％之间，或者多达100％)。另外，在一些实施例中，凹进区域202的与孔201的宽度结合的宽度比互连基底200的外侧壁与孔201的内壁之间的长度的一半小。在一些实施例中，凹进的在第一基底100的顶表面与互连基底200的底表面之间的高度比未设置有凹进区域202的互连基底的高度的一半小。在一些实施例中，凹进区域202的到达孔201但不包括孔201的宽度可以比孔201的宽度小，但可以比在第一半导体芯片300与孔201的内壁之间的间隙的长度的一半大。
参照图3和图4G，可以去除载体基底500。如通过在附图中所示的虚线表示的，去除载体基底500可以暴露第一半导体芯片300的底表面300a和互连基底200的底表面200a。在该步骤中，也可以将粘合构件510与载体基底500一起去除。
参照图3和图4H，可以在第一半导体芯片300的底表面300a和互连基底200的底表面200a上形成第一基底100。例如，可以在第一半导体芯片300的底表面300a和互连基底200的底表面200a上形成绝缘图案110和导电图案120，从而制造第一基底100。第一基底100可以是再分布基底，例如，用于将来自外部封装件连接端子的信号重新分布到封装件的内部芯片。例如，可以在第一半导体芯片300的底表面300a和互连基底200的底表面200a上形成绝缘层，然后可以使绝缘层图案化以形成绝缘图案110。在此步骤中，可以通过绝缘图案110暴露第一半导体芯片300的第一芯片焊盘310和互连基底200的下焊盘222。可以在绝缘图案110的底表面上形成导电层，然后可以使该导电层图案化以形成导电图案120。在该步骤中，可以将导电图案120电连接到第一半导体芯片300的第一芯片焊盘310和互连基底200的下焊盘222。可以在导电图案120的底表面上形成绝缘层，然后可以使该绝缘层图案化以形成其它绝缘图案110。在此步骤中，可以通过所述其它绝缘图案110部分地暴露导电图案120。可以在导电图案120的底表面上形成保护层130。例如，保护层130可以包括与第一成型层400相同的材料。然而，保护层130的材料可以不限于此。
外部端子140可以形成在第一基底100的底表面上并连接到导电图案120。例如，可以使保护层130图案化以暴露导电图案120的部分。可以使外部端子140形成在导电图案120的暴露的部分上。外部端子140可以不与上焊盘223在第一方向D1(如图2A至图2C中所示)上对齐(例如，具体地，外部端子140可以不与其所电连接到的上焊盘223对齐)。外部端子140的数量可以不同于上焊盘223的数量。外部端子140可以通过导电图案120、下焊盘222和通孔221电连接到上焊盘223。
参照图1A、图3和图4I，可以将第一基底100和互连基底200切割开(锯开)以形成第一封装件P100。第一封装件P100中的每个可以具有与图2A中示出的剖面相似的剖面。
图4J是用于解释根据本发明构思的示例性实施例的半导体封装件的剖视图。根据一些实施例，图4J与沿图3的线II-II′截取的剖视图对应。在下文中将省略与前述重复的描述。
参照图3和图4J，第二封装件P200可以安装在图4I的第一封装件P100上，因此可以制造半导体封装件1。半导体封装件1可以被称作层叠封装装置或组合封装件。第二封装件P200可以包括第二基底700(相对于基底100和200，第二基底700也可以被称作第三基底)、第二半导体芯片800和第二成型层900。在一个实施例中，第二半导体芯片800可以以倒装芯片的方式安装在第二基底700上。在另一实施例中，与在附图中示出的那些不同，第二半导体芯片800可以通过键合线(未示出)电连接到第二基底700。第二成型层900可以覆盖在第二基底700上的第二半导体芯片800。互连端子600可以设置在第二基底700的底表面上。互连端子600可以结合到上焊盘223，因此，第二封装件P200可以电连接到第一封装件P100。图4J示出了一个封装件安装在第一封装件P100上，但本发明构思不限于此，或者可选地，多个封装件可以堆叠在第一封装件P100上。因为附着有外部封装件连接端子140的基底100用作用于包括在层叠封装装置中的封装件P100和P200两者的基底，所以基底100可以被称作层叠封装装置基底或组合封装件基底。
如可在各个附图中看到的，半导体封装件1包括：第一底部封装件，具有第一底部基底(例如，第一再分布基底)、第二顶部基底(例如，第一互连基底)和第一底部半导体芯片；第二顶部封装件，共用第一底部基底，并且还使用安装在第一封装件上和上方的第三基底(例如，第二再分布基底)，并且具有第二顶部半导体芯片。第一再分布基底包括用于将半导体封装件1的外部连接端子连接到第一底部半导体芯片的第一导电线，并且包括用于通过第一互连基底将半导体封装件1的外部连接端子连接到第二顶部半导体芯片的第二导电线。第二再分布基底包括用于通过在第一互连基底中的导电路径(例如，通过基底过孔)和第一再分布基底的第二导电线将第二顶部半导体芯片连接到半导体封装件1的外部连接端子的导电线。
根据公开的实施例的用于制造半导体封装件的方法可以通过形成在空间上连接到位于互连基底与半导体芯片之间的间隙的端部的凹进区域来诱导成型构件向着互连基底的外侧流动。通过此，可以能够实现分散施加到载体基底的压力并且防止在半导体芯片与载体基底之间发生树脂渗入。另外，在成型构件流到凹进区域中时成型构件的流动方向可以突然改变，因此，成型构件的流动可以在凹进区域中引起湍流。结果，可以能够允许成型构件在凹进区域和位于互连基底与半导体芯片之间的间隙中具有增大的填充率，从而可以减少或抑制空隙的发生。
虽然已经结合在附图中示出的实施例描述了本发明，但本发明不限于此，对于本领域普通技术人员将明显的是，在不脱离发明构思的范围和精神的情况下，可以对其进行各种替换、修改和变化。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
再分布基底；
互连基底，位于再分布基底上，互连基底包括穿透其的孔和在其下部中的凹进区域；
半导体芯片，位于再分布基底上，半导体芯片设置在互连基底的孔中；以及
成型层，覆盖半导体芯片和互连基底，
其中，凹进区域连接到孔，
其中，成型层填充凹进区域和位于半导体芯片与互连基底之间的间隙。
2.根据权利要求1所述的半导体封装件，其中，凹进区域从孔向着互连基底的边缘侧延伸。
3.根据权利要求2所述的半导体封装件，其中，凹进区域具有在竖直方向上的深度，所述深度随着从孔向着互连基底的边缘侧靠近而减小。
4.根据权利要求2所述的半导体封装件，其中，凹进区域在平面图中具有围绕孔的环形形状。
5.根据权利要求2所述的半导体封装件，其中，凹进区域设置为复数个，多个凹进区域沿着孔的外侧彼此间隔开。
6.根据权利要求1所述的半导体封装件，其中，
再分布基底包括与半导体芯片的底表面和互连基底的底表面接触的顶表面，
半导体芯片的底表面位于与互连基底的底表面相同的水平处。
7.根据权利要求1所述的半导体封装件，其中，多个半导体芯片设置在孔中。
8.根据权利要求1所述的半导体封装件，其中，所述再分布基底还包括绝缘图案和位于绝缘图案之间的导电图案，
其中，导电图案电连接到半导体芯片。
9.根据权利要求1所述的半导体封装件，其中，所述互连基底还包括：
上焊盘，设置在互连基底的上部分上；
下焊盘，设置在互连基底的下部分中；以及
通孔，穿透互连基底的内部并且电连接到上焊盘和下焊盘，
其中，通孔电连接到再分布基底。
10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括在互连基底和半导体芯片上的上封装件，
其中，上封装件通过互连基底的通孔电连接到再分布基底。
11.一种半导体封装件，所述半导体封装件包括：
第一基底，包括具有绝缘材料的基体层；
孔，位于第一基底中，所述孔被第一基底的内侧壁限定；
第一半导体芯片，设置在孔中；以及
第二基底，其上直接安装有第一基底和第一半导体芯片，
其中，第一基底的内侧壁包括在孔的底部处的凹进。
12.根据权利要求11所述的半导体封装件，其中，第一基底是互连基底，第二基底是再分布基底。
13.根据权利要求12所述的半导体封装件，所述半导体封装件还包括：
第一导电图案，通过再分布基底形成为将半导体封装件的外部连接端子连接到第一半导体芯片；以及
第二导电图案，通过再分布基底形成为将半导体封装件的外部连接端子连接到设置在第一半导体芯片上方的第二半导体芯片。
14.根据权利要求11所述的半导体封装件，其中，由于所述凹进，形成第一基底的基体层的顶部部分在第二基底之上在基体层中形成悬突部。
15.根据权利要求11所述的半导体封装件，其中，由于所述凹进，第一基底的底表面的至少一部分不接触其上直接安装有第一基底的第二基底的顶表面。
16.根据权利要求11所述的半导体封装件，其中，设置在孔中的第一半导体芯片包括顶表面、底表面以及将顶表面和底表面连接的外侧壁，并且所述半导体封装件还包括：
间隔，位于第一半导体芯片的外侧壁与第一基底的内侧壁之间，所述间隔包括凹进和水平间隔的附加长度。
17.根据权利要求16所述的半导体封装件，其中，位于第一半导体芯片的外侧壁与第一基底的内侧壁之间的间隔填充有成型材料，
其中，所述成型材料由填充间隔并且还覆盖第一半导体芯片的顶表面的连续的材料形成。
18.根据权利要求16所述的半导体封装件，其中，第一基底是互连基底，第二基底是再分布基底，所述半导体封装件还包括：
第三基底，设置在第一基底和第一半导体芯片上；以及
第二半导体芯片，设置在第三基底上，
其中，第三基底是再分布基底，在第二基底和第三基底中的导电图案将第二半导体芯片电连接到半导体封装件的外部连接端子。
19.一种半导体封装件，所述半导体封装件包括：
上基底，包括具有绝缘材料的基体层；
孔，位于上基底中，所述孔被上基底的内侧壁限定；
第一半导体芯片，设置在孔中；以及
下基底，其上直接安装有上基底和第一半导体芯片，
其中，上基底的一部分水平地突出越过上基底的接触下基底的部分。
20.根据权利要求19所述的半导体封装件，其中，第一半导体芯片包括顶表面、底表面和连接顶表面和底表面的外侧壁，所述半导体封装件还包括：
成型材料，填充位于第一半导体芯片的外侧壁与上基底的内侧壁之间的间隔，其中：
所述间隔包括水平地位于第一半导体芯片的外侧壁与上基底的内侧壁之间的部分，并且包括竖直地位于上基底与下基底之间的部分。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755426A (zh) * 2019-03-28 2020-10-09 三星电子株式会社 半导体封装件
CN112397455A (zh) * 2019-08-13 2021-02-23 三星电子株式会社 半导体封装件及其制造方法
CN117038683A (zh) * 2023-07-07 2023-11-10 信扬科技(佛山)有限公司 光机电模组、半导体封装组件及其制造方法
CN112397455B (zh) * 2019-08-13 2024-06-11 三星电子株式会社 半导体封装件及其制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622340B2 (en) 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
TWI736780B (zh) 2017-10-31 2021-08-21 台灣積體電路製造股份有限公司 晶片封裝及其形成方法
US11322449B2 (en) * 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
KR102015909B1 (ko) * 2017-12-20 2019-09-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR102432627B1 (ko) * 2018-01-11 2022-08-17 삼성전자주식회사 반도체 패키지
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
DE102019117844A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US11600573B2 (en) * 2019-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with conductive support elements to reduce warpage
US11728233B2 (en) * 2020-01-10 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with ring structure and method for forming the same
EP4064343A1 (en) * 2021-03-24 2022-09-28 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with gap around component in core and filled with first material in bottom portion and with second material in top portion
CN113764357B (zh) * 2021-08-03 2024-02-09 桂林电子科技大学 导电模块的封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755426A (zh) * 2019-03-28 2020-10-09 三星电子株式会社 半导体封装件
US11842956B2 (en) 2019-03-28 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package
CN111755426B (zh) * 2019-03-28 2024-05-24 三星电子株式会社 半导体封装件
CN112397455A (zh) * 2019-08-13 2021-02-23 三星电子株式会社 半导体封装件及其制造方法
CN112397455B (zh) * 2019-08-13 2024-06-11 三星电子株式会社 半导体封装件及其制造方法
CN117038683A (zh) * 2023-07-07 2023-11-10 信扬科技(佛山)有限公司 光机电模组、半导体封装组件及其制造方法

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