CN105895623A - 用于半导体封装件的衬底设计及其形成方法 - Google Patents

用于半导体封装件的衬底设计及其形成方法 Download PDF

Info

Publication number
CN105895623A
CN105895623A CN201510656779.7A CN201510656779A CN105895623A CN 105895623 A CN105895623 A CN 105895623A CN 201510656779 A CN201510656779 A CN 201510656779A CN 105895623 A CN105895623 A CN 105895623A
Authority
CN
China
Prior art keywords
tube core
rdl
package
fan
bonded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510656779.7A
Other languages
English (en)
Other versions
CN105895623B (zh
Inventor
余振华
郑荣伟
王宗鼎
李建勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/622,517 external-priority patent/US9935090B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105895623A publication Critical patent/CN105895623A/zh
Application granted granted Critical
Publication of CN105895623B publication Critical patent/CN105895623B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

本发明涉及用于半导体封装件的衬底设计及其形成方法。一种示例性器件，包括：第一管芯；沿着第一管芯的侧壁延伸的第一模塑料；和位于第一管芯和第一模塑料上的一个或多个第一重分布层(RDL)。该器件还包括：包括多个第二管芯的器件封装件，其中，器件封装件接合至一个或多个第一RDL的与第一管芯和第一模塑料相对的表面上。封装件衬底接合至一个或多个第一RDL的相对的表面上。封装件衬底电连接至第一管芯和多个第二管芯。

Description

用于半导体封装件的衬底设计及其形成方法
优先权声明和交叉引用
本申请要求于2014年2月14日提交的标题为“用于半导体封装件的衬底设计及其形成方法”的美国专利申请第14/181,305号的部分继续申请，其申请全部内容通过引用结合于此作为参考。
技术领域
本发明涉及用于半导体封装件的衬底设计及其形成方法。
背景技术
在集成电路封装技术的方面中，单独的半导体管芯可以形成并且最初隔离。这些半导体管芯可以然后接合在一起，并且产生的管芯堆叠件可以使用位于管芯堆叠件的底部管芯上的连接件连接至诸如封装件衬底(例如，中介板、印刷电路板等)的其他封装组件。
产生的封装件被称为三维集成电路(3DIC)。管芯堆叠件的顶部管芯可以通过互连结构(例如，衬底通孔(TSV))电连接到管芯堆叠件的底部管芯中的其他封装组件。然而，现有的3DIC封装件可以包括许多限制。例如，接合的管芯堆叠件和其他封装组件可以导致较大的形式因数和可能需要复杂的散热部件。此外，现有的底部管芯的互连结构(例如，TSV)可能制造成本高并且导致至管芯堆叠件的顶部管芯的较长的传导路径(例如，信号/电源路径)。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：第一管芯；第一模塑料，沿着所述第一管芯的侧壁延伸；一个或多个第一重分布层(RDL)，位于所述第一管芯和所述第一模塑料上；器件封装件，包括多个第二管芯，其中，所述器件封装件接合至所述一个或多个第一RDL的与所述第一管芯和所述第一模塑料相对的表面上；以及封装件衬底，接合至所述一个或多个第一RDL的所述相对的表面上，其中，所述封装件衬底电连接至所述第一管芯和所述多个第二管芯。
在上述器件中，所述器件封装件还包括：一个或多个第二重分布层(RDL)，将所述多个第二管芯电连接至所述一个或多个第一RDL。
在上述器件中，所述一个或多个第二RDL重分布从所述多个第二管芯至多个可控坍塌芯片连接(C4)凸块或多个球栅阵列(BGA)球的电连接。
在上述器件中，所述多个第二管芯包括横向地彼此邻近设置的至少两个管芯。
在上述器件中，所述多个第二管芯包括横向地彼此邻近设置的至少两个管芯堆叠件。
在上述器件中，所述器件封装件还包括沿着所述多个第二管芯的侧壁延伸的第二模塑料。
在上述器件中，所述第二模塑料包封所述多个第二管芯。
在上述器件中，所述多个第二管芯的至少表面通过所述第二模塑料暴露。
在上述器件中，所述封装件衬底包括穿孔，并且所述器件封装件至少部分地设置在所述穿孔中。
根据本发明的另一方面，还提供了一种器件，包括：第一管芯；第一扇出重分布层(RDL)，形成在所述第一管芯上，其中，所述第一扇出RDL横向地延伸经过所述第一管芯的边缘；器件封装件，接合至所述第一扇出RDL的与所述第一管芯相对的一侧，其中，所述器件封装件包括：第二管芯；第三管芯，横向地邻近所述第二管芯设置；以及模塑料，沿着所述第二管芯和所述第三管芯的侧壁延伸；以及封装件衬底，接合至所述第一扇出RDL。
在上述器件中，所述第二管芯设置在所述第一管芯堆叠件中，所述第一管芯堆叠件包括多个第一垂直地堆叠的管芯，其中，所述第三管芯设置在所述第二管芯堆叠件中，所述第二管芯堆叠件包括多个第二垂直地堆叠的管芯，并且其中，所述第一管芯堆叠件与所述第二管芯堆叠件横向地邻近设置。
在上述器件中，所述器件封装件还包括第二扇出RDL，所述第二扇出RDL将所述第二管芯和所述第三管芯电连接至所述第一扇出RDL，其中，所述第二扇出RDL横向地延伸经过所述第二管芯和所述第三管芯的边缘。
在上述器件中，所述第二扇出RDL将重分布从所述第二管芯和所述第三管芯至多个可控坍塌芯片连接(C4)凸块或多个球栅阵列(BGA)球的电连接，并且其中，所述多个C4凸块或所述多个BGA球将所述器件封装件接合至所述第一扇出RDL。
在上述器件中，还包括：穿孔，延伸穿过所述封装件衬底，其中，所述器件封装件至少部分地设置在所述穿孔中。
根据本发明的又一方面，还提供了一种方法，包括：在第一管芯上形成一个或多个第一扇出重分布层(RDL)；形成器件封装件，其中，形成所述器件封装件包括：在载体上设置第二管芯；在所述载体上邻近所述第二管芯处设置第三管芯；在所述第二管芯和所述第三管芯周围形成模塑料；和去除所述载体；将所述器件封装件接合至所述一个或多个第一扇出RDL；以及将封装件衬底接合至所述一个或多个第一扇出RDL。
在上述方法中，形成所述器件封装件还包括：在所述第二管芯、所述第三管芯和所述模塑料上方形成一个或多个第二扇出RDL，其中，所述一个或多个第二扇出RDL电连接至所述第二管芯和所述第三管芯。
在上述方法中，形成所述器件封装件还包括：在所述一个或多个第二扇出RDL上形成多个可控坍塌芯片连接(C4)凸块或多个球栅阵列(BGA)球。
在上述方法中，在所述载体上设置所述第二管芯包括：在所述载体上设置包括所述第二管芯的管芯堆叠件。
在上述方法中，所述封装件衬底包括穿孔，并且其中，接合所述器件封装件包括将所述器件封装件至少部分地设置在所述穿孔中。
在上述方法中，接合所述器件封装件和接合所述封装件衬底包括：将所述器件封装件和所述封装件衬底接合至所述一个或多个第一扇出RDL的同一表面上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1N示出了根据一些实施例的制造半导体封装件的各个中间阶段的截面图；
图2示出了根据一些可选实施例的半导体封装件的截面图；
图3A至图3E示出了根据一些可选实施例的制造半导体封装件的各个中间阶段的截面图；
图4A至图4L示出了根据一些实施例的制造封装件衬底的各个中间阶段的立体图；
图5A和图5B示出了根据一些可选实施例的半导体封装件的截面图；
图6示出了根据一些可选实施例的半导体封装件的截面图；
图7A至图7F示出了根据一些可选实施例的制造半导体封装件的各个中间阶段的截面图；
图8示出了根据一些可选实施例的半导体封装件的截面图；以及
图9示出了根据一些实施例的用于形成半导体封装件的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
各个实施例可以包括通过形成在第二管芯上的第一输入/输出(I/O)焊盘和重分布层(RDL)电连接至一个或多个第二管芯(例如，逻辑管芯)的多个第一管芯(例如，存储管芯)。由此产生的管芯堆叠件可以通过第二I/O焊盘和第二管芯的RDL接合至诸如中介板、封装件衬底、印刷电路板等的另一个封装组件。封装件衬底可以包括腔，并且第一管芯可以设置在该腔中。因此，诸如扇出封装件上芯片的三维集成电路(3DIC)可以由成本相对较低的相对较小的形式因数制成并且具有相对较短的传导路径(例如，信号/电源路径)。此外，可以在第一管芯和/或第二管芯的相对表面上独立地形成一个或多个散热部件。
图1A至图1N示出了根据各个实施例的制造集成电路(IC)封装件100(见图1N)的各个中间阶段的截面图。图1A示出了多个管芯10。管芯10可以包括衬底、有源器件和互连层(未示出)。衬底可以是体硅衬底，但是也可以使用包括III族、IV族和V族元素的其他半导体材料。可选地，衬底可以是绝缘体上硅(SOI)衬底。可以在衬底的顶面上形成诸如晶体管的有源器件。可以在有源器件和衬底上方形成互连层。
互连层可以包括在衬底上方形成的层间电介质(ILD)/金属间介电层(IMD)。ILD和IMD可以由具有例如小于约4.0或甚至约2.8的K值的低k介电材料形成。在一些实施例中，ILD和IMD包括氧化硅、SiCOH等。
包括一个或多个接触焊盘的接触层12形成在互连结构上方，并且可以通过互连层中的各条金属线和通孔电连接到有源器件。接触层12中的接触焊盘可以由诸如铝的金属化材料制成，但是也可以使用其他的金属化材料。可以由诸如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅等的非有机材料在接触层12上方形成钝化层(未示出)。钝化层可以在接触层12中的接触焊盘的边缘部分上方延伸并且覆盖接触层12中的接触焊盘的边缘部分。开口可以形成在覆盖接触焊盘的钝化层的部分中，从而暴露出接触层12中的接触焊盘的部分。可以通过任何合适的方法形成管芯10的各个部件并且本文中不再详细描述管芯10的各个部件。此外，管芯10可以形成在晶圆(未示出)中和被分割。可以对管芯10实施功能测试。因此，图1A中的管芯10可以仅包括已知良好管芯，其已经通过了一个或多个功能质量测试。
接下来，参考图1B，可以将管芯10放置在载体14上。载体14可以用例如，玻璃或载带的适当的材料制成。管芯10可以通过一个或多个粘合层(未示出)固定至载体14。粘合层可以由任何的诸如紫外(UV)带、蜡、胶水等的临时粘合材料制成。在一些实施例中，粘合层还包括管芯附接膜(DAF)，将粘合层放置在载体14上之前管芯附接膜(DAF)可选择地形成在管芯10下方。
在图1C中，模塑料16可以用来填充管芯10之间的间隙，和覆盖管芯10的顶面。模塑料16可以包括诸如环氧树脂、模制底部填充物等的任何合适的材料。用于形成模塑料16的合适的方法可以包括压缩模塑、传递模塑、液体密封剂模塑等。例如，模塑料16可以以液体形式分配在管芯10之间。然后，可以实施固化工艺以固化模塑料16。
在图1D中，可以对模塑料16实施诸如研磨工艺(例如，化学机械抛光(CMP)或机械研磨)或回蚀刻的平坦化工艺以暴露管芯10上的接触层12(和位于其中的任何接触焊盘)。在管芯10的顶视图(未示出)中，模塑料16可以环绕管芯10。
图1E示出了管芯10和模塑料16上方的重分布层(RDL)18的形成。如图1E所示，RDL 18可以横向地延伸经过模塑料16上方的管芯10的边缘。RDL 18可以包括在一个或多个聚合物层22中形成的互连结构20。聚合物层22可以使用诸如旋涂技术等的任何合适的方法由任何合适的材料(例如，聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂、硅树脂、丙烯酸酯，纳米填充酚树脂、硅氧烷、含氟聚合物、聚降冰片烯等)形成。
互连结构20(例如，导电线和/或通孔)可以形成在聚合物层22中和电连接至管芯10的接触层12。互连结构20的形成可以包括图案化聚合物层22(例如，使用光刻和蚀刻工艺的组合)以及在图案化的聚合物层22中形成互连结构20(例如，沉积晶种层和使用掩模层以限定互连结构20的形状)。互连结构20可以由铜或铜合金形成，但是也可以使用诸如铝、金等的其他金属。互连结构20可以电连接至管芯10中的接触层12中的接触焊盘(并且因此电连接至有源器件)。
图1F和图1G示出了RDL18上方的连接件24和26的形成。值得注意的是，连接件24和26形成在管芯10的同一侧上(即，RDL18的同一表面上)。连接件24和26可以使用任何合适的方法由任何合适的材料(例如，铜、锡等)形成。在一些实施例中，连接件24和26的形成可以首先包括形成通过RDL18电连接至管芯10中的有源器件的凸块下金属(UBM)24’/26’。连接件24和26可以横向延伸经过管芯10的边缘，形成扇出互连结构。因此，包括RDL18可以增加连接到管芯10的连接件24和26(例如，输入/输出焊盘)的数量。增加连接件24和26的数量可以在随后形成的IC封装件(例如，图1N中的封装件100)中增加带宽，提高处理速度(例如，由于更短的信号路径)，降低功率消耗(例如，由于更短的电传导路径)等。
此外，连接件24和26可以尺寸不同。例如，连接件24可以是具有约40μm或更大间距的微凸块，而连接件26可以是具有约140μm至约150μm的间距的可控坍塌芯片连接(C4)凸块。在可选实施例中，连接件24和26可以包括不同的尺寸。因此，如图1F和图1G所示，可以在形成连接件26之前形成连接件24以允许尺寸差异。
连接件24和26的不同尺寸可以允许不同的电器件(例如，具有不同尺寸的连接件)接合至管芯10。例如，连接件24可以用于将管芯10电连接至一个或多个其他器件管芯28(见图1H)，并且连接件26可以用于将管芯10电连接至封装件衬底30(例如，印刷电路板、中介板等，见图1K)。此外，因为连接件24和26形成在管芯10的同一侧上，所以不同的电器件也可以接合至管芯10的同一侧。虽然示出了管芯10和RDL18的特定配置，在可选实施例中可以应用可选的配置(例如，具有不同数量的RDL 18和/或连接件24/26)。
在图1H中，多个管芯32可以通过连接件24(例如，通过回流连接件24)接合至管芯10以形成管芯堆叠件10/32。在一些实施例中，管芯32可以是混合存储立方体(HMC)，例如，混合存储立方体(HMC)包括多个堆叠的存储器管芯。也可以使用包括管芯堆叠件的管芯的其他配置。管芯32可以通过RDL18电连接至管芯10中的有源器件。在一些实施例中，管芯堆叠件10/32可以包括接合至管芯10的存储器管芯32(例如，动态随机存取存储器(DRAM)管芯)，管芯10可以是向存储器管芯32提供控制功能的逻辑管芯。在可选实施例中，可以在管芯堆叠件10/32中包括其他类型的管芯。接下来，如图1I所示，可以在管芯连接件24周围的管芯32和RDL18之间分配底部填充物34。底部填充物34可以为连接件24提供支撑。
图1J示出了使用任何合适的方法从管芯堆叠件10/32去除载体14。例如，在实施例中，管芯10和载体14之间的粘合剂是由UV胶形成的，可以通过将粘合层暴露于UV光来去除管芯10。随后，管芯堆叠件10/32可以分割以在IC封装件中封装。管芯堆叠件10/32的分割可以包括使用合适的拾取和放置工具。
接下来，如图1K中所示，每个管芯堆叠件10/32可以通过连接件26接合至封装件衬底30。可以对连接件26实施回流以将管芯堆叠件10/32接合至封装件衬底30。随后，如图1L所示，可以在连接件26周围的管芯堆叠件10/32和封装件衬底30之间分配底部填充物46。底部填充物46可以基本上类似于底部填充物34。
封装件衬底30可以是中介板、印刷电路板(PCB)等。例如，封装件衬底30可以包括核心37和设置在核心37的两侧上的一个或多个构建层39(标记为39A和39B)。互连结构38(例如，导电线、孔和/或通孔)可以包括在封装件衬底30中以提供功能性电目的，诸如电源、接地和/或信号层。也可以使用封装件衬底30的其他配置。
此外，封装件衬底30可以包括腔36。腔36可以不延伸穿过封装件衬底30。相反，可以图案化构建层39A的部分或全部(例如，与管芯堆叠件10/32设置在核心37的同一侧上的构建层39)以形成腔36。如图1L示，腔36可以不影响核心37和/或构建层39B(例如，设置在核心37的与管芯堆叠件10/32相对的一侧上的构建层39)的配置。封装件衬底30的配置可以设计为使得有源互连结构38(例如，构建层39A中的电源、接地和/或信号层)可以避免路由到腔36。因此，腔36可以基本上不干扰封装件衬底30的功能。
可以使用任何合适的方法形成封装件衬底30。例如，图4A至图4L示出了根据各个实施例的制造封装件衬底30的各个中间阶段的立体图。在图4A中，提供核心37。核心37可以是金属包层绝缘基材料，诸如铜包层环氧树脂浸渍的玻璃布层压板、铜包层聚酰亚胺浸渍的玻璃布层压板等。如图4B所示，腔36和/或穿孔52可以形成在核心37中，例如，使用机械钻孔或球磨工艺。机械钻孔/球磨工艺可以使穿孔52延伸穿过核心37。然而，机械钻孔/球磨工艺可以不使腔36穿过核心37。
接下来，在图4C中，例如，可以使用电化学镀工艺以金属化材料54镀穿孔52和腔36的表面。在一些实施例中，金属化材料54可以包括铜。镀穿孔52可以形成通孔以提供从核心37的一侧至另一侧的电连接。此外，腔36的表面上的金属材料54’可以在随后的工艺步骤(见图4K)中用作激光停止层。在图4D中，腔36和穿孔52可以填充有合适的材料56(例如，油墨)。材料56可以填充腔36/穿孔52以为在核心37上方形成一个或多个构建层提供基本水平的表面。可以对核心37实施研磨或其他平坦化技术。
如图4E至图4I所示，可以在核心37的两侧上形成具有互连结构38的一个或多个构建层39。构建层39的形成可以包括对核心37镀导电层58，例如，导电层58包括图4E所示的铜。接下来，如图4F和图4G所示，可以图案化导电层58以形成导电线38’。图案化导电层58可以包括在导电层58上方层压干膜60(例如，光刻胶)，图案化干膜60(例如，使用合适的曝光技术)，和使用图案化的干膜60作为掩模来蚀刻导电层58。随后，可以去除干膜60。
在图4H中，可以在导电线38’(虚线所示)上方层压构建层39’。层压构建层39’可以包括固化工艺(例如，热处理或挤压工艺)。可以在构建层39’中图案化开口62(例如，通过激光钻孔)，并且开口62可以与导电线38’对准。如图4I所示，可以使用与图4E至图4H所示的用于形成导电线38’的基本上类似的工艺(例如，镀和图案化导电层)在构建层39’上方形成额外的导电线38”。用于形成导电线38”的导电层镀工艺也可以镀开口62(未在图4H中示出)，从而形成用于通过构建层39’互连导电线38’和38”的导电通孔(未示出)。可以图案化导电线38”以与形成在开口62中的导电通孔对准。图4E至图4I所示的工艺步骤可以根据期望重复以在封装件衬底30中形成任意数量的构建层(例如，电源、接地、和/或信号层)。此外，虽然图4E至图4I仅示出了在核心37的一侧上的互连结构38/构建层39的形成，但是可以应用类似的工艺以在核心37的相对侧上形成互连结构38/构建层39。
在图4J中，可以在构建层39(例如，在核心37的两侧上)上方形成阻焊剂64。接下来，如图4K所示，可以在封装件衬底30中图案化腔36。形成腔36可以包括图案化阻焊剂64(例如，使用曝光技术)和使用材料54’作为激光停止层激光蚀刻构建层39。因此，腔36可以不延伸穿过封装件衬底30。此外，图案化阻焊剂64可以图案化腔36周围的开口(未示出)以暴露构建层39中的互连结构38。可以以合适的材料(例如，镍、铝等)镀这些开口以在封装件衬底30上形成接触焊盘66。接触焊盘66可以电连接至构建层39中的互连结构38。随后，如图4L所示，可以在接触焊盘66上形成连接件68(例如，焊球)以与管芯堆叠件10/32接合。
参考回到图1L，当将管芯堆叠件10/32接合至封装件衬底30后，管芯32可以至少部分地设置在腔36中。在封装件100(未示出)的顶视图中，腔36可以围绕管芯32。因此，接合的结构可以有利地具有相对较小的形式因数和较高的带宽。此外，管芯32可以通过RDL18和连接件24/26电连接至封装件衬底30。在一些实施例中，管芯10可以包括更少的或基本上不含用于将管芯32电连接至封装件衬底30的衬底通孔(TSV)。TSV的数量减小可以降低制造管芯10的成本。
接下来，参照图1M，在管芯10上方设置散热部件40。散热部件40可设置在管芯10的与RDL18、连接件24和管芯32的相对的表面上。散热部件40可以是具有高热导率的轮廓盖，例如，热导率在约200瓦每米开尔文(W/m·K)至约400W/m·K之间或在400W/m·K以上，并且可以使用金属、金属合金等形成。例如，散热部件40可以包括诸如Al、Cu、Ni、Co、它们的组合等的金属和/或金属合金。散热部件40还可以由复合材料形成，例如，碳化硅、氮化铝、石墨等。在一些实施例中，散热部件40也可以在模塑料16的表面上方延伸。
相比于传统的3DIC，其中，封装件衬底30和管芯32将设置在管芯10的相对两侧上，封装件100提供具有表面10’的管芯10，表面10’不可以用于电连接至管芯32或封装件衬底30。因此，散热部件40可以直接设置在管芯10的表面10’上以改善散热。
界面材料42可以设置在散热部件40和管芯10/模塑料16之间。界面材料42可以包括热界面材料(TIM)，例如，具有高热导率的聚合物，热导率可以在约3瓦每米开尔文(W/m·K)至约5W/m·K之间或在5W/m·K以上。因为TIM可以具有良好的热导率，TIM可以直接设置在(例如，接触)管芯10和散热部件40之间。此外，界面材料42还可以包括粘合剂(例如，环氧树脂、硅树脂等)以将散热盖40固定至管芯10/模塑料16。使用的粘合剂可以具有比TIM更好的粘合能力和更低的热导率。例如，使用的粘合剂可以具有低于约0.5W/m·K的热导率。从而，界面材料42的粘合部分可以设置在具有低散热需求(例如，在模塑料16的表面上方)的区域上方。
在附接散热部件40之后，可以实施标记工艺(例如，激光标记)以标记封装件100。此外，如图1N所示，连接件44(例如，球栅阵列(BGA)球)设置在封装件衬底30的与连接件26和管芯堆叠件10/32相对的表面上。连接件44可以用于将封装件100电连接至主板(未示出)或电系统的其他器件组件。
图1N示出了完整的封装件100。因为管芯32设置在封装件衬底30的腔36中，封装件100可以具有相对较小的形式因数和更高的带宽。包括RDL 18可以允许用于管芯堆叠件10/32的更大数量的I/O焊盘，这带来各种性能优势，诸如速度增加、功耗较低等。此外，封装件衬底30和管芯32可以设置在管芯10的同一侧上，使散热部件40直接设置在管芯10的表面上以改善散热。
图2示出了根据各个可选实施例的封装件200的截面图。封装件200可以基本上类似于封装件100，其中相同的参考标号代表相同的元件。然而，散热部件40可以包括轮廓环部分40’，其可以延伸经过管芯10和RDL18至封装件衬底30的顶面。在封装件200的顶视图(未示出)中，轮廓环部分40’可以围绕管芯10。轮廓环部分40’可以由与散热盖40的剩余部分基本相似的材料(例如，高Tk材料)形成并且为封装件200提供额外的散热。轮廓环部分40’可以使用诸如粘合层42’的任何合适的方法附接至封装件衬底30，粘合层42’设置在轮廓环部分40’和封装件衬底30之间。
图3A至图3E示出了根据可选实施例的制造封装件300的各个中间步骤。图3A示出了多个管芯10，多个管芯10具有形成在管芯10上方的RDL18和连接件26。图3A中示出的各个部件可以使用与图1A至图1J基本相同的步骤形成并且可以是与在图1A至图1J中形成的部件基本相似，其中相同的参考标号代表相同的元件。因此，省略掉部件和它们形成的详细描述以便简要。然而，如图3A所示，管芯10(包括RDL 18和连接件24)可以从载体(例如，载体14)分离而不需要接合在管芯32上。此外，连接件24可以不形成在RDL18上方。相反，在图3A中示出的结构包括位于RDL 18上的连接件26，连接件26可以是基本上相同的尺寸。例如，连接件26可以是C4凸块。
图3B示出了管芯10的分割(例如，使用合适的拾取和放置工具沿着划线)和通过连接件26将管芯10至封装件衬底30的附接。值得注意的是，在管芯32附接至封装件300之前，管芯10可以接合至封装件衬底30。
封装件300中的封装件衬底30的配置可以从封装件100中的配置改变。例如，腔36可以设置在封装件衬底30的相对侧(而不是同一侧)上。在封装件300中，管芯10可以接合至封装件衬底30的表面30A。表面30A可以是基本上平齐的。封装件衬底30可以进一步包括与管芯10相对的表面30B(例如，在腔36中)和表面30C。由于包括腔36，表面30B和30C可以基本上不平齐。例如，在图3B所示的方向上，表面30B可高于表面30C。
形成具有腔36的封装件衬底30可包括图案化核心37、构建层39B(例如，设置在核心37的与管芯10相对的一侧上)和/或构建层39A(例如，设置在核心37的与管芯10相同的一侧上)。在各个实施例中，腔36可以不延伸穿过封装件衬底30。
图3C示出了封装件300的各个其他部件的形成。例如，可以对连接件26实施回流并且底部填充物46可以分配在连接件26周围。连接件44可以附接至封装件衬底300的与管芯10相对的表面30C。此外，散热部件40可以设置在管芯10/模塑料16上方。界面材料42(例如，包括TIM和/或粘合材料)可以设置在散热部件40和管芯10/模塑料16之间。
随后，在附接管芯32之前，可以对封装件300实施功能测试。例如，可测试在管芯10和封装件衬底30之间的电连接。如果封装件300通过了测试，管芯32可以附接至封装件300，例如，使用通过图3D所示的形成的连接件24。在将管芯32附接至封装件300之前，可以使用任何合适的方法在管芯32上形成连接件24。通过在附接管芯32之前对封装件300实施功能测试，管芯32可以只附接至已知良好封装件。管芯32可以不附接至功能测试失败的封装件。从而，可以通过避免将管芯32附接至故障封装件而节约成本。
连接件24(例如，微凸块)可以使用任何合适的方法形成在管芯32上。连接件24的尺寸可以与连接件26不同，并且连接件24可以附接至封装件衬底30上的接触焊盘。连接件24可以通过封装件衬底30中的互连结构38(例如，互连结构38’)、连接件26和RDL18将管芯32电连接至管芯10。
管芯32可设置在封装件衬底的腔36中。在封装件300中，管芯32和管芯10可设置在封装件衬底30的相对侧上。附接管芯32可以包括翻转封装件300(例如，使连接件24朝上)和对准腔36中的管芯32。可以对连接件24实施回流(例如，以将管芯32电连接至管芯10/封装件衬底30)，底部填充物34可以设置在连接件24周围。
封装件300的配置允许散热部件(例如，散热部件70)设置在管芯32的表面上。界面材料72可设置在散热部件70和管芯32之间，并且界面材料72可以与管芯32物理接触。散热部件70和界面材料72可以分别基本上类似于散热部件40和界面材料42。因此，可选的制造工艺可以用于形成封装件300。
图5A和5B分别示出了半导体封装件400和半导体封装件500的截面图。封装件400和封装件500可以基本上类似于封装件100，其中相似的参考标号用于表示相似的元件。然而，封装件400和封装件500还可以包括多个管芯10(标记为10A和10B)。管芯10A和管芯10B可以是相同的扇出封装件的部分。例如，模塑料16可以环绕管芯10A和管芯10B，并且RDL18可以形成在管芯10A和管芯10B的表面上。RDL18可以将管芯10A和管芯10B电连接至管芯32。此外，管芯10A和管芯10B可以基本上平齐。管芯10A和管芯10B的形成可以基本上类似于在图1A至图1J中示出的工艺，但是可以在不同位置处实施分割(例如，用于拾取和放置工具的划线可以配置在不同的位置处)。在一些实施例中，管芯32可设置于在衬底30中形成的腔中(如图5A所示)。在其他实施例中，管芯32可设置在衬底30中的穿孔74中(如图5B所示)。例如，穿孔74可以使用激光钻孔工艺形成在衬底30中。
图6示出了根据各个实施例的半导体封装件600的截面图。封装件600可以基本上类似于封装件100，其中，相同的参考标号代表相同的元件。然而，在封装件600中，可以由集成的扇出封装件601代替管芯堆叠件32。封装件601包括多个单独的管芯602，管芯602可以设置为彼此横向邻近而非以垂直配置堆叠。管芯602可以实施与管芯10相同或不同的功能。例如，在实施例中，管芯602可以是存储器管芯(例如，DRAM)而管芯10是逻辑管芯。在示出的实施例中，模塑料604形成为围绕和包封管芯602。在其他实施例中(例如，见图7)，管芯602可以通过模塑料604暴露。
封装件601可以进一步包括RDL606，每一管芯602可以包括将管芯602电连接至RDL 606的连接件616。RDL606可以将管芯602电连接至管芯10和衬底30。此外，RDL 606可以横向地延伸经过管芯602的边缘，并且RDL606可以用于路由从管芯602至连接件34的电连接(例如，功能电路)，连接件34可以大于连接件616(例如，具有更大的间距)。例如，连接件34可以是具有相对较大间距的C4凸块或BGA球。在这样的实施例中，使用较大的C4凸块或BGA球以将封装件701接合至封装件600的其他部件(例如，RDL18)可以导致较好的接合良率。在其他实施例中，可以省略RDL 606，并且连接件616可以是微凸块，其可以将封装件601直接接合至封装件600的其他部件。
在示出的实施例中，封装件601至少部分地设置在衬底30的穿孔74中，并且封装件601接合至RDL18的表面。在其他实施例中也可以使用其他配置。例如，封装件601可设置在衬底30的腔中而不是穿孔(例如，见图1N的腔36)中。作为另一实例，封装件601可以直接接合至衬底30(例如，见图3E中的封装件300的配置)。
图7A至图7F示出了根据一些实施例的形成封装件600的中间步骤的截面图。首先参考图7A，提供了附接至载体衬底610的管芯602的截面图。管芯602可以是如上所述的半导体管芯，并且具有例如半导体衬底，半导体衬底包括有源器件、电连接各个有源器件以形成功能电路的互连层、接触焊盘612以及覆盖接触焊盘612的边缘的第一钝化层614。接触焊盘612用作至管芯602中的功能电路的输入/输出焊盘。图7A示出了管芯602，为了简单起见，每个管芯602仅具有单个接触焊盘612，并且每个管芯602中的接触焊盘612的数量在实践中可以更大。
在图7A至图7F所示的实施例中，管芯602还包括导电柱616(例如，包括铜等)，导电柱616延伸穿过钝化层614中的开口以电连接至接触焊盘612。第二钝化层618(例如，包括聚合物)可以形成在钝化层614上方和导电柱616周围。在其他实施例中，可以省略导电柱616/钝化层618。在又其他实施例中，可以用其他电连接件(例如，微凸块)取代导电柱616。此外，虽然图7A示出了两个管芯602，取决于封装件设计，其他实施例可以包括任意数量的管芯602。管芯602可以附接至载体610(例如，使用粘合层608)。离型膜612可设置在管芯602和载体610之间。在一些实施例中，离型膜612包括光热转换(LTHC)材料，其可以在随后的工艺步骤中被活化以去除载体610。
接下来，在图7B中，可以在管芯602周围分配模塑料604。用于形成模塑料604的合适的方法可以包括压缩模塑、传递模塑、液体密封剂模塑等。例如，模塑料604可以以液体形式分配在管芯602之间。然后，可以实施固化工艺以固化模塑料604。模塑料604可以分配为充溢并且包封管芯602。随后，如图7C所示，平坦化工艺(例如，CMP)可用于去除模塑料604和钝化层618的过量部分以暴露管芯602的导电柱616。
图7D示出了在管芯602和模塑料604上方任选地形成RDL606和连接件34。如图7D所示，RDL606可以横向地延伸经过在模塑料604上方的管芯602的边缘。RDL 606可以包括在一个或多个聚合物层606B中形成的互连结构606A。RDL 606的形成可以使用与RDL18基本上类似的工艺。例如，互连结构606A的形成可以包括图案化聚合物层606B(例如，使用光刻和蚀刻工艺的组合)和在图案化的聚合物层606B中形成互连结构606A(例如，沉积晶种层和使用掩模层以限定互连结构606A的形状)。互连结构606A可以电连接至管芯602的导电柱616。
进一步如图7D所述，使用任何合适的工艺形成连接件34(例如，用于随后将RDL606接合至RDL 18)。虽然在图7D中没有示出。连接件34可以包括多个导电层。例如，在图7D中，连接件34包括铜部分34A和位于铜部分上方的镍部分34B。在这样的实施例中，可以首先形成底部导电部分(例如，铜部分34A)，可以在底部导电部分上方沉积第二晶种层，并且可以使用例如电化学镀工艺形成顶部导电部分(例如，镍部分34B)。随后，可以在镍部分34B上方形成包括例如锡和银焊料的焊料区34C。可选地，连接件34可以包括任何数量的导电层和/或其他导电材料也可以使用。因此，可形成包括管芯602的封装件601。随后，例如，通过激活离型膜612可以去除载体610。
在一些实施例中，封装件601可以形成为较大衬底(例如，晶圆)的部分，例如，较大衬底包括多个封装件601。可以应用分割工艺以将封装件601从衬底中的其他部件(例如，其他封装件)分离。例如，图7E示出了在去除载体610之后在分割工具650上的包括多个封装件601的较大衬底。可以使用任何合适的分割工具沿着划线在边界652处分离封装件601。
随后，如图7F所示，封装件601可以接合至RDL18。如上所述，封装件601可部分地设置在衬底30的穿孔74中，并且RDL18可以用于将封装件601电连接至管芯10和衬底30。在其他实施例中，封装件601可设置在封装件30的腔34中而不是穿孔74中(例如，见图1N的封装件配置)。在又其他实施例中，封装件601和管芯10/RDL 18可以设置在衬底30的相对两侧上。在这样的实施例中，封装件601可以接合至衬底30而不是RDL18(例如，见图3E的封装件配置)。
图8示出了根据各个可选实施例的半导体封装件700的截面图。封装件700可以基本上类似于封装件600，其中，相同的参考标号代表相同的元件。封装件700包括接合至RDL18、管芯10与衬底30的集成的扇出封装件701。然而，在封装件701中，可以用管芯堆叠件702取代单独的管芯602。在一些实施例中，管芯堆叠件702可以是混合存储立方体(HMC)，但是可以使用其他管芯堆叠件配置。封装件701可以包括横向地彼此邻近设置的多个管芯堆叠件702。模塑料704可以形成在管芯堆叠件702周围并且包封管芯堆叠件702，但是在其他实施例中(未示出)，可以通过模塑料704暴露管芯堆叠件702。
封装件701还包括RDL 706，并且每个管芯堆叠件702可以包括将管芯堆叠件702电连接至RDL 706的连接件708(例如，微凸块)，连接件708将管芯堆叠件702电连接至管芯10和衬底30。此外，RDL 706可用于路由从连接件708至连接件34的电连接，连接件34可以大于连接件708。例如，连接件616可以是微凸块而连接件34可以是C4凸块或BGA球。在这样的实施例中，使用C4凸块或BGA球而非微凸块用于至RDL18的直接连接可以导致更好的接合良率。在其他实施例中，可以省略RDL 706，并且连接件708可以将管芯堆叠件702直接连接至RDL 18。
在示出的实施例中，封装件701至少部分地设置在衬底30的穿孔74中。也可以在其他实施例中使用衬底30的其他配置。例如，可以使用以上描述的任何封装件配置，并且封装件701可以设置在衬底30的腔中而非穿孔中(例如，见图1N或3E的腔36)。
图9示出了根据一些实施例的用于形成集成电路器件(例如，封装件600/封装件700)的示例性工艺800。虽然工艺800示出步骤的特定次序，但是在其他实施例中，可以使用可选的次序。在步骤802中，在第一管芯(例如，管芯10)上形成第一扇出RDL(例如，RDL18)。第一扇出RDL可以横向地延伸经过第一管芯的边缘，例如延伸至环绕第一管芯的模塑料(例如，模塑料16)上。第一扇出RDL将电信号从第一管芯重新分配至较大的表面面积，因此，增加了可用于接合的输入/输出接触件的数量。
在步骤804到步骤810中，形成器件封装件(例如，封装件601)。在步骤804中，在载体(例如，载体610)上设置两个以上的管芯。两个以上的管芯包括彼此横向地邻近设置的至少第二管芯(例如，管芯602)和第三管芯(例如，管芯602)。在一些实施例中，第二管芯和第三管芯是管芯堆叠件(例如，管芯堆叠件702)的部分，每个管芯堆叠件具有多个垂直堆叠的管芯。在步骤806中，在两个以上的管芯周围形成模塑料(例如，模塑料604)。可选地，在步骤808中，可以在两个以上的管芯和模塑料上形成第二扇出RDL(RDL 606)。在步骤810中，可以去除载体。随后，也可以从晶圆的其他部件沿着划线分割器件封装件。
在步骤812中，使用多个连接件(例如，连接件34)将器件封装件接合至第一扇出RDL。在器件封装件包括第二扇出RDL的实施例中，多个连接件可以相对较大，例如C4凸块或BGA球。在这样的实施例中，第二扇出RDL将电连接从器件封装件中的管芯重新分配至连接件。在步骤814中，也将封装件衬底(例如，衬底30)接合至第一扇出RDL。封装件衬底和器件封装件可以接合至第一扇出RDL的同一表面上。此外，封装件衬底可以包括穿孔(例如，穿孔74)或腔(例如，腔36)，器件封装件至少部分地设置在穿孔或腔中。
因此，如上所述，封装件衬底包括腔。第一管芯可接合至封装件衬底。其中，腔可以位于封装件衬底的与第一管芯相同的侧上或者位于封装件衬底的与第一管芯相反的侧上。一个或多个第二管芯可以接合至封装件衬底和第一管芯，并且第二管芯可以设置在腔中。第二管芯可以直接接合至第一管芯，或者第二管芯可以直接接合至封装件衬底。因此封装件衬底的配置允许封装件具有相对较小的形状因数。此外，封装件中的管芯的配置可以允许相对简单的散热元件附接至至少第一管芯。
根据一个实施例，一种器件包括：第一管芯；沿着第一管芯的侧壁延伸的第一模塑料；和位于第一管芯和第一模塑料上的一个或多个第一重分布层(RDL)。该器件还包括：包括多个第二管芯的器件封装件，其中，器件封装件接合至一个或多个第一RDL的与第一管芯和第一模塑料相对的表面上。封装件衬底接合至一个或多个第一RDL的相对的表面上。封装件衬底电连接至第一管芯和多个第二管芯。
根据另一个实施例，一种器件包括：第一管芯；形成在第一管芯上的第一扇出重分布层(RDL)；和接合至第一扇出RDL的与第一管芯相对的一侧上的器件封装件。第一扇出RDL横向地延伸经过第一管芯的边缘。器件封装件包括：第二管芯；横向地邻近第二管芯设置的第三管芯；以及沿着第二管芯和第三管芯的侧壁延伸的模塑料。该器件还包括接合至第一扇出RDL的封装件衬底。
根据另一个实施例，一种方法包括：在第一管芯上形成一个或多个第一扇出重分布层(RDL)和形成器件封装件。形成器件封装件包括：在载体上设置第二管芯；在载体上邻近第二管芯设置第三管芯；在第二管芯和第三管芯周围形成模塑料；以及去除载体。该方法还包括将器件封装件接合至一个或多个第一扇出RDL和将封装件衬底接合至一个或多个第一扇出RDL。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种器件，包括：
第一管芯；
第一模塑料，沿着所述第一管芯的侧壁延伸；
一个或多个第一重分布层(RDL)，位于所述第一管芯和所述第一模塑料上；
器件封装件，包括多个第二管芯，其中，所述器件封装件接合至所述一个或多个第一RDL的与所述第一管芯和所述第一模塑料相对的表面上；以及
封装件衬底，接合至所述一个或多个第一RDL的所述相对的表面上，其中，所述封装件衬底电连接至所述第一管芯和所述多个第二管芯。
2.根据权利要求1所述的器件，其中，所述器件封装件还包括：
一个或多个第二重分布层(RDL)，将所述多个第二管芯电连接至所述一个或多个第一RDL。
3.根据权利要求2所述的器件，其中，所述一个或多个第二RDL重分布从所述多个第二管芯至多个可控坍塌芯片连接(C4)凸块或多个球栅阵列(BGA)球的电连接。
4.根据权利要求1所述的器件，其中，所述多个第二管芯包括横向地彼此邻近设置的至少两个管芯。
5.根据权利要求1所述的器件，其中，所述多个第二管芯包括横向地彼此邻近设置的至少两个管芯堆叠件。
6.根据权利要求1所述的器件，其中，所述器件封装件还包括沿着所述多个第二管芯的侧壁延伸的第二模塑料。
7.根据权利要求6所述的器件，其中，所述第二模塑料包封所述多个第二管芯。
8.根据权利要求6所述的器件，其中，所述多个第二管芯的至少表面通过所述第二模塑料暴露。
9.一种器件，包括：
第一管芯；
第一扇出重分布层(RDL)，形成在所述第一管芯上，其中，所述第一扇出RDL横向地延伸经过所述第一管芯的边缘；
器件封装件，接合至所述第一扇出RDL的与所述第一管芯相对的一侧，其中，所述器件封装件包括：
第二管芯；
第三管芯，横向地邻近所述第二管芯设置；以及
模塑料，沿着所述第二管芯和所述第三管芯的侧壁延伸；以及
封装件衬底，接合至所述第一扇出RDL。
10.一种方法，包括：
在第一管芯上形成一个或多个第一扇出重分布层(RDL)；
形成器件封装件，其中，形成所述器件封装件包括：
在载体上设置第二管芯；
在所述载体上邻近所述第二管芯处设置第三管芯；
在所述第二管芯和所述第三管芯周围形成模塑料；和
去除所述载体；
将所述器件封装件接合至所述一个或多个第一扇出RDL；以及
将封装件衬底接合至所述一个或多个第一扇出RDL。
CN201510656779.7A 2015-02-13 2015-10-12 用于半导体封装件的衬底设计及其形成方法 Active CN105895623B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/622,517 2015-02-13
US14/622,517 US9935090B2 (en) 2014-02-14 2015-02-13 Substrate design for semiconductor packages and method of forming same

Publications (2)

Publication Number Publication Date
CN105895623A true CN105895623A (zh) 2016-08-24
CN105895623B CN105895623B (zh) 2019-07-16

Family

ID=56875527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510656779.7A Active CN105895623B (zh) 2015-02-13 2015-10-12 用于半导体封装件的衬底设计及其形成方法

Country Status (2)

Country Link
KR (1) KR101684787B1 (zh)
CN (1) CN105895623B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269589B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
TWI669797B (zh) * 2016-11-16 2019-08-21 矽品精密工業股份有限公司 電子裝置及其製法與基板結構
JP2019140265A (ja) * 2018-02-13 2019-08-22 ローム株式会社 半導体装置および半導体装置の製造方法
CN111755344A (zh) * 2019-03-28 2020-10-09 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN112601580A (zh) * 2018-08-14 2021-04-02 美敦力公司 集成电路封装
JP2022058973A (ja) * 2018-02-13 2022-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
WO2023124068A1 (zh) * 2021-12-28 2023-07-06 深圳市紫光同创电子有限公司 裸片到裸片的互连电路中半导体组件、集成电路封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US20060113653A1 (en) * 2004-12-01 2006-06-01 Sherry Xiaoqi Stack package for high density integrated circuits
US20080265434A1 (en) * 2004-06-30 2008-10-30 Nec Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
CN202394961U (zh) * 2011-12-09 2012-08-22 日月光半导体（上海）股份有限公司 具有散热柱的半导体晶圆及封装构造
CN202523706U (zh) * 2012-02-28 2012-11-07 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI255538B (en) * 2003-06-09 2006-05-21 Siliconware Precision Industries Co Ltd Semiconductor package having conductive bumps on chip and method for fabricating the same
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US20080265434A1 (en) * 2004-06-30 2008-10-30 Nec Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
US20060113653A1 (en) * 2004-12-01 2006-06-01 Sherry Xiaoqi Stack package for high density integrated circuits
CN202394961U (zh) * 2011-12-09 2012-08-22 日月光半导体（上海）股份有限公司 具有散热柱的半导体晶圆及封装构造
CN202523706U (zh) * 2012-02-28 2012-11-07 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669797B (zh) * 2016-11-16 2019-08-21 矽品精密工業股份有限公司 電子裝置及其製法與基板結構
US10269589B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
TWI673804B (zh) * 2017-06-30 2019-10-01 台灣積體電路製造股份有限公司 封裝結構及其製造方法
JP2019140265A (ja) * 2018-02-13 2019-08-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP7025948B2 (ja) 2018-02-13 2022-02-25 ローム株式会社 半導体装置および半導体装置の製造方法
JP2022058973A (ja) * 2018-02-13 2022-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP7252386B2 (ja) 2018-02-13 2023-04-04 ローム株式会社 半導体装置および半導体装置の製造方法
CN112601580A (zh) * 2018-08-14 2021-04-02 美敦力公司 集成电路封装
CN111755344A (zh) * 2019-03-28 2020-10-09 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN111755344B (zh) * 2019-03-28 2023-10-24 台湾积体电路制造股份有限公司 封装结构及其形成方法
WO2023124068A1 (zh) * 2021-12-28 2023-07-06 深圳市紫光同创电子有限公司 裸片到裸片的互连电路中半导体组件、集成电路封装方法

Also Published As

Publication number Publication date
KR101684787B1 (ko) 2016-12-08
KR20160100185A (ko) 2016-08-23
CN105895623B (zh) 2019-07-16

Similar Documents

Publication Publication Date Title
CN107180795B (zh) 包括电压调节器的集成扇出封装件及其形成方法
CN107068669B (zh) 半导体装置封装以及半导体封装及其制造方法
CN107342277B (zh) 封装件及其形成方法
CN105374693B (zh) 半导体封装件及其形成方法
CN105895623A (zh) 用于半导体封装件的衬底设计及其形成方法
US8357999B2 (en) Assembly having stacked die mounted on substrate
US11018113B2 (en) Memory module, semiconductor package including the same, and manufacturing method thereof
CN103943553B (zh) 半导体器件和形成具有垂直互连单元的低轮廓扇出式封装的方法
EP3093877B1 (en) Semiconductor package
US7807512B2 (en) Semiconductor packages and methods of fabricating the same
CN104037153B (zh) 3d封装件及其形成方法
CN109585404A (zh) 半导体封装及其形成方法
CN108630676A (zh) 半导体封装件及其形成方法
US20090212420A1 (en) integrated circuit device and method for fabricating same
CN103779235A (zh) 扇出晶圆级封装结构
CN106328619A (zh) 3d封装件结构及其形成方法
CN108987380A (zh) 半导体封装件中的导电通孔及其形成方法
CN102169842A (zh) 用于凹陷的半导体基底的技术和配置
US11830866B2 (en) Semiconductor package with thermal relaxation block and manufacturing method thereof
CN106057760A (zh) 半导体器件及其形成方法
TWI647790B (zh) 以聚合物部件爲主的互連體
CN110112115A (zh) 集成电路封装件及其形成方法
US11658097B2 (en) Manufacturing method for semiconductor device including through die hole
US20050258536A1 (en) Chip heat sink device and method
US11270921B2 (en) Semiconductor package including dies having high-modulus dielectric layer and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant