CN107068669B - 半导体装置封装以及半导体封装及其制造方法 - Google Patents

半导体装置封装以及半导体封装及其制造方法 Download PDF

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Abstract

本发明实施例揭示一种半导体装置封装以及半导体封装及其制造方法。其中，该半导体装置封装包含第一裸片、第二裸片以及沿所述第一裸片及所述第二裸片的侧壁延伸的模塑料。所述封装进一步包含横向延伸通过所述第一裸片及所述第二裸片的边缘的重布层RDL。所述RDL包含电连接到所述第一裸片及所述第二裸片的输入/输出I/O接点，且所述I/O接点暴露于大体上垂直于与所述RDL相对的所述模塑料的表面的所述装置封装的侧壁处。

Description

半导体装置封装以及半导体封装及其制造方法
技术领域
本发明实施例涉及半导体装置封装以及半导体封装及其制造方法。
背景技术
半导体装置用于例如(例如)个人计算机、蜂窝式电话、数码相机及其它电子设备的各种电子应用中。通常通过以下步骤来制造半导体装置：将各种绝缘或电介质材料层、导电材料层及半导电材料层依序沉积于半导体衬底上，且使用光刻来图案化所述各种材料层以在所述半导体衬底上形成电路组件及元件。通常将数十或数百个集成电路制造于单个半导体晶片上。通过沿切割道锯切集成电路来单粒化个别裸片。接着，将个别裸片单独封装于多芯片模块或(例如)其它类型的封装中。
半导体工业通过不断减小最小构件大小来不断改进各种电子组件(例如晶体管、二极管、电阻器、电容器等等)的集成密度，这允许将更多组件集成到给定区域中。在一些应用中，这些更小电子组件需要比过去的封装更小且更先进的封装系统。
发明内容
根据一些实施例，一种半导体装置封装包含第一裸片、第二裸片以及沿所述第一裸片及所述第二裸片的侧壁延伸的模塑料。所述封装进一步包含横向延伸通过所述第一裸片及所述第二裸片的边缘的重布层(RDL)。所述RDL包含电连接到所述第一裸片及所述第二裸片的输入/输出(I/O)接点，且所述I/O接点暴露于所述装置封装的侧壁处。
根据一些实施例，一种半导体封装包含：衬底；焊接区域，其位于所述衬底上方；及装置封装，其通过所述焊接区域来接合到所述衬底。所述装置封装包含：多个无源装置裸片；第一模塑料，其囊封所述多个无源装置裸片中的至少一者；及重布层(RDL)，其横向延伸通过所述多个无源装置裸片的边缘。由所述第一模塑料囊封的所有裸片大体上不含任何有源区域。所述RDL将所述多个无源装置裸片电连接到所述衬底。
根据一些实施例，一种制造半导体封装的方法包含：使重布层(RDL)形成于载体衬底上方；将第一裸片及第二裸片接合到所述RDL；以及将所述第一裸片及所述第二裸片囊封于模塑料中。所述方法进一步包含：移除所述载体衬底；以及沿切割道从所述第二裸片单粒化所述第一裸片，其中所述切割道延伸穿过所述RDL中的导电构件。
附图说明
从结合附图来阅读的以下详细描述最好地理解本揭露的方面。应注意，根据标准工业实践，各种构件未按比例绘制。事实上，可为了使论述清楚而随意增大或减小各种构件的尺寸。
图1A到1O说明根据一些实施例的制造集成式无源装置(IPD)封装的各种中间阶段的横截面图及俯视图；
图2A到2C说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图3A到3J说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图4A到4K说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图5A到5M说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图6A到6E说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图7A到7F说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图8A到8G说明根据一些其它实施例的IPD封装的横截面图及俯视图；
图9A到9G说明根据一些其它实施例的IPD封装的横截面图及俯视图；及
图10A到10G说明根据一些其它实施例的IPD封装的横截面图及俯视图。
具体实施方式
以下揭示内容提供用于实施本揭露的不同构件的许多不同实施例或实例。下文将描述组件及布置的特定实例来简化本揭露。当然，这些仅为实例且不希望具限制性。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中可形成介于所述第一构件与所述第二构件之间的额外构件使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考数字及/或字母。此重复是为了简化及清楚且其本身不指示所论述的各种实施例及/或配置之间的关系。
此外，例如“在…之下”、“在…下方”、“下”、“在…上方”、“上”及其类似者的空间相对术语可在本文中用以使描述元件或构件与另一元件或构件的关系(如图中所说明)的描述较容易。空间相对术语除涵盖图中所描绘的定向之外，还希望涵盖使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且本文所使用的空间相对描述词还可被相应解释。
在特定上下文(即，具有无源装置裸片的集成式无源装置(IPD)封装)内描述各种实施例。然而，还可将各种实施例应用于其它类型的封装，例如具有有源装置裸片的封装。
根据各种示范性实施例来提供IPD封装。论述一些实施例的一些变型。在所有各种视图及说明性实施例中，相同参考数字用以指代相同元件。
各种实施例包含并入例如无源装置裸片的多个囊封裸片的封装。实施例可包含以下非限制性特征中的一或多者：同质或异质无源装置集成；多个垂直堆叠裸片层；由无源装置占据的印刷电路板(PCB)上的面积的减少百分比；具有一个裸片层的封装的小于约150μm的封装厚度；及具有多个堆叠裸片层的封装的小于约250μm的封装厚度。实施例可进一步提供以下非限制性优点中的一或多者：装置封装的可定制设计；裸片的专用集成；较低成本；较小外型尺寸；表面安装技术(SMT)兼容设计；已知良好IPD封装；使用相同通用制造平台来提供两端IPD封装及多端IPD封装；具有多个(例如两个或两个以上)堆叠裸片层的封装；电容器的减少并联连接；减少寄生效应及改进电性能；及PCB上用于其它模块(例如便携式装置)及/或电池的额外空间。
图1A到1O说明根据一些实施例的制造IPD封装的各种中间阶段的横截面图及俯视图。图1A说明载体衬底100及形成于载体衬底100上的离型层(release layer)102。载体100包含至少两个裸片置放区域150(标记为150A及150B)。如下文将更详细描述，构件形成于载体100上的各种裸片置放区域150中，随后，从载体100上的其它构件单粒化每一裸片置放区域150中的构件。因此，可同时形成多个封装。
载体衬底100可为玻璃载体衬底、陶瓷载体衬底或其类似者。载体衬底100可为晶片，使得多个IPD封装可同时形成于载体衬底100上。离型层102可由基于聚合物的材料形成，其可与载体衬底100一起从将在后续步骤中形成的上覆结构移除。在一些实施例中，离型层102是会在被加热时失去其粘合性的环氧树脂基热离型材料，例如光热转换(LTHC)离型涂层。在其它实施例中，离型层102可为会在暴露于UV光时失去其粘合性的紫外线(UV)胶。离型层102可以液体形式施配且被固化或可为层叠到载体衬底100上的层叠膜。离型层102的顶面可经整平且可具有高度共面性。
如图1A中所说明，使电介质层104形成于离型层102上。电介质层104的底面可与离型层102的顶面接触。在一些实施例中，电介质层104由例如聚苯并唑(PBO)、聚酰亚胺、苯环丁烯(BCB)或其类似者的聚合物形成。在其它实施例中，电介质层104由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)；或其类似者。还可使用其它材料。可通过例如旋涂、化学气相沉积(CVD)、层叠、其类似者或其组合的任何可接受沉积工艺来形成电介质层104。
如图1B中所说明，使导电构件106形成于电介质层104上。作为形成导电构件106的实例，使晶种层(图中未展示)形成于电介质层104上方。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于导电构件106的图案。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成导电构件106，如图中所说明。在一些实施例中，导电构件106是提供到随后附接裸片的(例如)电力线、接地线及/或信号线的导线。导电构件106可进一步延伸到电介质层104的外周边以在完成封装的侧壁上提供输入/输出(I/O)接点，如下文将更详细解释。
在图1C中，使电介质层108形成于导电构件106及电介质层104上。在一些实施例中，电介质层108由聚合物形成，所述聚合物可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层108由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层108。
接着，在图1D中，图案化电介质层108。图案化形成开口来暴露导电构件106的部分。图案化可通过可接受工艺，例如：当电介质层108是光敏材料时，通过将电介质层108暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层108是光敏材料，那么可在暴露之后使电介质层108显影。
在图1E中，使具有通路(例如导电通路110B)的导电构件110(其例如包含接触垫110A及I/O接点110C)形成于电介质层108上。作为形成导电构件的实例，使晶种层(图中未展示)形成于电介质层108上方及穿过电介质层108的开口中。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于导电构件110。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。
晶种层的剩余部分及导电材料形成接触垫110A、导电通路110B及I/O接点110C。接触垫110A可用作为用于在后续工艺步骤中接合裸片(参阅图1F)的接垫。使导电通路110B形成于穿过电介质层108的开口中以将接触垫110A电连接到(例如)导电构件106。随后，I/O接点110C可用以将完成封装随后接合到例如印刷电路板的另一装置构件。将接点110C的至少一部分放置于载体100的外周边处以在完成封装的侧壁处提供接点，如下文将更详细解释。因此，形成重布层(RDL)111。
图1F说明使用(例如)连接器114来接合到接触垫110A的裸片112。在一些实施例中，连接器114是例如微凸块、受控塌陷芯片连接(C4)凸块、球栅阵列(BGA)球或其类似者的焊球。将多个裸片112置放于每一裸片置放区域150A及150B中。尽管图中仅说明将两个裸片置放于每一区域150A/150B中，但实施例可包含将任何数目个(例如，大于两个)裸片置放于每一裸片置放区域150中。裸片112的厚度(例如在顶面与底面之间所测量)可相同或可不相同。裸片112可包含所有无源装置裸片、所有有源装置裸片或其组合。在实施例中，完成封装中的所有裸片是大体上不含任何有源区域的无源装置裸片。在其它实施例中，有源装置裸片及无源装置裸片的组合可包含于封装中。
实施例无源装置裸片包含例如电容器、电阻器、变压器、电感器、其组合及其类似者的一或多个无源装置。一般来说，无源装置裸片可大体上不含任何有源半导体区域，因此，无源装置裸片可不含任何晶体管或二极管。实施例无源装置裸片可仅提供单个离散无源装置或可使多个无源装置形成于单个裸片内。
实施例有源装置裸片可包含衬底、有源装置及互连结构(图中未单独个别说明)。有源装置裸片的衬底可包括(例如)掺杂或无掺杂块硅或绝缘体上半导体(SOI)衬底的有源层。一般来说，SOI衬底包括形成于绝缘体层上的半导体材料(例如硅)层。绝缘体层可为(例如)埋藏氧化物(BOX)层或氧化硅层。将绝缘体层提供于例如硅或玻璃衬底的衬底上。替代地，有源装置裸片衬底可包含：另一元素半导体，例如锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。还可使用例如多层或梯度衬底的其它衬底。
可使例如晶体管、二极管、光二极管及其类似者的有源装置形成于有源装置衬底的顶面处。在一些实施例中，无源装置(例如电容器、电阻器、保险丝及其类似者)还可包含于有源装置衬底的顶面处或上覆互连结构中。可使互连结构形成于有源装置及衬底上方。互连结构可包含层间电介质(ILD)层及/或金属间电介质(IMD)层，其含有使用任何合适方法来形成的导电构件(例如包括铜、铝、钨、其组合及其类似者的导线及通路)。ILD层及IMD层可包含放置于这些导电构件之间的低介电系数材料，其具有(例如)低于约4.0或甚至低于2.0的介电系数值。在一些实施例中，ILD层及IMD层可由(例如)磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或其类似者制成，通过例如自旋、化学气相沉积(CVD)及等离子体增强型化学气相沉积(PECVD)的任何合适方法来形成。互连结构电连接各种有源装置以形成有源装置裸片的功能电路。由这些电路提供的功能可包含存储器结构、处理结构、传感器、放大器、配电、输入/输出电路或其类似者。所属领域的一般技术人员应了解，上述实例仅被提供来进一步解释应用的各种实施例且绝不意味着限制实施例。其它电路可适当用于给定应用。
可使I/O及钝化构件形成于每一有源装置裸片的互连结构上方。例如，接触垫可形成于互连结构上方且可通过互连结构中的各种导电构件来电连接到有源装置。接触垫可包括例如铝、铜及其类似者的导电材料。此外，可使一或多个钝化层形成于互连结构及接触垫上方。在一些实施例中，钝化层可由例如氧化硅、无掺杂硅酸盐玻璃、氮氧化硅及其类似者的非有机材料形成。还可使用其它合适钝化材料。钝化层的部分可覆盖接触垫的边缘部分。还可使例如额外钝化层、导电柱及/或凸块下金属(UBM)层的额外互连构件任选地形成于接触垫上方。
裸片112的各种构件可由任何合适方法形成且本文中不再进一步详细描述。此外，上文所描述的裸片112的一般构件及配置仅为实例实施例，且裸片112可包含任何数目个上述构件以及其它构件的任何组合。
裸片112通过导电构件110来电连接到导电构件106。在其中裸片112仅包含无源装置裸片的实施例中，导电构件106提供到裸片112的电力线及接地线。例如，图1G提供裸片置放区域150中的导电构件106的实例布局的俯视图。图1G中所提供的连接器114的位置仅供参考。如图1G所说明，导电构件106包含第一部分106A及与第一部分106A交错的第二部分106B。第一部分106A可呈E形，而第二部分106B类似于侧向U。在实施例中，第一部分106A提供电力线，而第二部分106B提供接地线。在另一实施例中，第一部分106A提供接地线，而第二部分106B提供电力线。导电构件106的其它配置可用于其它实施例中。此外，当裸片112包含有源装置裸片时，导电构件106可进一步包含一或多个信号线。
在图1H中，将各种组件囊封于模塑料116中。在实施例中，模塑料116包括环氧树脂、树脂、例如PBO的可成型聚合物、成型底胶(MUF)或另一可成型材料。在俯视图(本案未提供)中，模塑料116可环绕裸片112。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料116。在实施例中，可施加模塑料116来覆盖裸片112的顶面。模塑料116可以液体形式施加，且可随后经固化以提供固体囊封剂。
在图1I中，执行载体衬底脱结(de-bond)以使载体衬底100与RDL 111(例如电介质层104)分离(脱结)。根据一些实施例，脱结包含：将例如激光或UV光的光投射于离型层102上，使得离型层102在光的加热下分解且可移除载体衬底100。接着，使结构倒置且将结构置放于胶带118上。
如图1I中所进一步说明，可沿(例如)相邻区域150(标记为150A及150B)之间的切割道120执行单粒化工艺(图中未说明)。在所说明的实施例中，切割道120延伸穿过导电构件106及110。例如，切割道120可延伸穿过I/O接点110C。锯切使区域(例如区域150A)中的封装从形成于其它区域(例如区域150B)中的其它封装单粒化。因为锯切沿切割道120，所以锯切可进一步切断导电构件106及110，例如I/O接点110C。
可使用任何合适工艺(例如，使用机械锯/刀片、激光、其组合或其类似者)来执行单粒化。在一些实施例中，可根据RDL 111内的导电构件(例如导电构件106及110的组合)的厚度T4来选择单粒化工艺。例如，当厚度T4是约20μm到约30μm时，机械切割、激光开槽、水辅助激光切割或其组合可用于单粒化。机械切割可包含使用具有大于约35μm的宽度的锯且可被有利地选择为具有相对较高每小时晶片(WPH)输出的低成本选项。激光开槽可包含使用具有约50μm的宽度的激光且可因其减少制造缺陷(例如，减少铜污迹)及较高精确度而被有利地选择。水辅助激光切割可包含使用具有约50μm到约80μm的宽度的激光且可因其减少制造缺陷(例如，减少铜污迹)及较高精确度以及相对较高每小时晶片(WPH)输出而被有利地选择。作为另一实例，当厚度T4大于约100μm时，水辅助激光切割、刨槽加工或其组合可用于单粒化。水辅助激光切割可包含使用具有约50μm到约80μm的宽度的激光且可因其减少制造缺陷(例如，减少铜污迹)及较高精确度以及相对较高每小时晶片(WPH)输出而被有利地选择。刨槽加工可包含使用具有刀片(其具有约100μm的宽度)的刨槽机且可因其减少制造成本而被有利地选择。
图1J说明完成装置封装122。封装122包含囊封于模塑料116中的多个裸片112。具有导电构件(例如导电构件106及110)的扇出RDL 111电连接到裸片112，且扇出RDL可横向延伸通过裸片112的边缘以增加可用于到裸片112的电布线的面积。
封装122具有可介于约120μm到约170μm之间的厚度T1。例如，在实施例中，厚度T1是约137μm。在这些实施例中，电介质层104的厚度T2可为约7μm；电介质层108的厚度T3可为约10μm；RDL 111中的导电构件(例如导电构件106及110的组合)的厚度T4可为约20μm到约30μm；裸片112的底面与RDL 111的顶面之间的距离的厚度T5可为约30μm；第一裸片112的厚度T6可为约50μm或更大；第二裸片112的厚度T7可为约70μm；及第二裸片112的顶面与模塑料116的顶面之间的厚度T8可为约20μm。在其它实施例中，封装122及/或封装122内的各种构件可具有例如大于或小于所提供的值的其它厚度。
此外，如上文所解释，RDL 111中的一些导电构件(例如I/O接点110C)提供暴露于封装122的侧壁处的接触垫。例如，因为RDL 111中的导电构件延伸到封装122的外周边(参阅图1G)且因为单粒化工艺暴露RDL 111中的导电构件的侧壁，所以I/O接点110C暴露于封装122的侧壁处。例如，I/O接点110C的暴露表面大体上垂直于模塑料116的顶面116A(例如与RDL 111相对的表面116A)。I/O接点110C可放置于电介质层104与模塑料116之间。
在各种实施例中，封装122可包含任何数目个I/O接点。例如，图1K说明具有两个I/O接点110C的封装122A的透视图。接点说明于图1K中，且另一接点可放置于与所说明的接点110C相对的封装的侧(图中未展示)上。在实施例两端装置中，第一I/O接点110C提供电力线的连接，而第二I/O接点110C提供接地线的连接。作为另一实例，图1L说明具有两个以上I/O接点110C的封装122B的透视图。在封装122B中，多个I/O接点110C可放置于封装的侧上。此外，一些接点110C可包覆封装122B的隅角且放置于封装的两侧上。
I/O接点110C可用以将封装122电连接到另一装置构件。例如，图1M说明接合到衬底150的封装122。在一些实施例中，衬底150是另一装置封装、封装衬底、PCB衬底、介入层、主板或其类似者。衬底150可包含导电接触垫152，且封装122通过接触垫152上的焊接区域154来接合到衬底150。在一些实施例中，将焊接区域154(例如焊膏)施加到接触垫152，接着，使用拾取及置放工具来使封装122对准且将封装122置放于焊接区域154上。随后，执行回焊以将封装122接合到衬底150。在接合之后，间隔156(例如气隙)可保留于封装122与衬底150之间。在其它实施例中，间隔156经消除使得封装122的底面接触衬底150的顶面。
焊接区域154可沿封装122的侧壁延伸以电连接到封装122的侧壁处的I/O接点110C。例如，图1N提供导电构件106及I/O接点110C的侧壁上的焊接区域154的俯视图。图1N的配置可类似于相对于图1G所描述的配置，其中相同参考数字指示相同元件。图1O说明导电构件106的替代配置，其中导电构件106的第一部分106A是导电构件106的第二部分106B的镜像(跨越水平轴及垂直轴两者)。在图1O中，所说明的焊接区域154仅供参考。
返回参考图1J，封装122包含用于在所提供的封装中提供电力线、接地线及/或信号线的一个重布线层(例如导电构件106)。其它实施例可包含具有一个以上重布线层(例如两个或两个以上层)的封装。例如，图2A说明具有多个重布线层的封装200的横截面图。封装200可类似于封装122，其中相同参考数字指示相同元件。然而，封装200包含至少一个额外重布线层，例如放置于电介质层202中的导电构件204。导电构件204及电介质层202可类似于导电构件106及电介质层108(两者在材料及形成方法上类似)。
例如，使具有通路的导电构件204形成于电介质层108上。作为形成导电构件204的实例，图案化穿过电介质层108的开口以暴露下伏导电构件106。使晶种层(图中未展示)形成于电介质层108上方及穿过电介质层108的开口中。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于导电构件204。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成接触导电构件204。
随后，使电介质层202形成于导电构件204及电介质层108上。在一些实施例中，电介质层202由聚合物形成，所述聚合物可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层202由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层202。
接着，图案化电介质层202。图案化形成用于暴露导电构件204的部分的开口。图案化可通过可接受工艺，例如：当电介质层202是光敏材料时，通过将电介质层202暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层202是光敏材料，那么可在暴露之后使电介质层202显影。接着，可使用类似于上文所解释的工艺的工艺来使导电构件110形成于图案化电介质层202上。
导电构件204提供布线布局设计的额外灵活性。例如，图2B及2C分别说明封装200中的导电构件106及导电构件204的俯视图。在其中裸片112是无源装置裸片的实施例中，导电构件106及204可提供电力线及接地线。在实施例中，导电图案206提供电力线，而导电图案208提供接地线。在另一实施例中，导电图案206提供接地线，而导电图案208提供电力线。在导电构件106中，导电图案206大体上呈矩形，其中放置穿过其通孔210。导电图案208放置于通孔210中，且可与导电图案206绝缘(例如，通过通孔210中的电介质层108的部分)。导电图案206可进一步包含用于选路到上导电构件204的通路，且由虚线206'说明此类通路的位置。在导电构件204中，导电图案208大体上呈矩形，其中放置穿过其通孔212。导电图案206放置于通孔212中，且可与导电图案208绝缘(例如，通过通孔212中的电介质层202的部分)。导电图案208可进一步包含用于选路到下导电构件206的通路，且由虚线208'说明此类通路的位置。在其它实施例中，RDL111中的导电构件可具有其它配置。
图3A到3G说明根据各种其它实施例的制造装置封装的各种中间阶段的横截面图及透视图。图3A说明载体衬底100、离型层102及形成于离型层102上方的RDL111。RDL111可包含电介质层104、导电构件106(例如导线)、电介质层108及导电构件110(例如接触垫110A、通路110B及I/O接点110C)。图3A的各种构件可类似于封装122的构件(参阅图1J)，其中相同参考数字指示相同元件。此外，类似于上文相对于图1A到1E所描述的工艺步骤的各种工艺步骤可用以实现图3A中所说明的结构。因此，为简洁起见，省略这些工艺的进一步描述。尽管图3A说明具有一个导线(例如导电构件106)层的RDL111，但其它实施例可包含任何数目个导线(例如相对于图2A所描述)。RDL111中的导电构件可具有任何合适图案，例如相对于图1G、1O、2B、2C所描述的图案或其类似者。
在图3B中，I/O接点110C延伸到高度T10。例如，使额外导电材料形成于I/O接点110C上。作为形成额外导电材料的实例，使晶种层(图中未展示)形成于I/O接点110C上方。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。在其它实施例中，I/O接点110C用作为晶种层，且未沉积单独晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于I/O接点110C，且光致抗蚀剂可屏蔽接触垫110A。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及(任选的)其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成I/O接点110C。I/O接点110C具有约110μm到约160μm的总厚度T10(例如额外导电材料、导电构件110及导电构件106的组合)。
图3C说明使用(例如)连接器114来接合到接触垫110A的裸片112。裸片112可放置于相邻I/O接点110C之间。在一些实施例中，连接器114是例如微凸块、C4凸块、BGA球或其类似者的焊球。将多个裸片112放置于每一裸片置放区域150A及150B中。此外，尽管图中仅说明将两个裸片置放于每一区域150A/150B中，但实施例可包含将任何数目个(例如，大于两个)裸片置放于每一裸片置放区域150中。裸片112的厚度(例如在顶面与底面之间所测量)可相同或可不相同。裸片112可包含所有无源装置裸片、所有有源装置裸片或其组合。
裸片112通过导电构件110来电连接到RDL 111中的导电构件(例如导电构件106)。在其中裸片112仅包含无源装置裸片的实施例中，RDL 111中的导电构件(例如导电构件106)提供到裸片112的电力线及接地线。例如，RDL 111中的导电构件(例如导电构件106)可具有如相对于图1G、1O、2B及/或2C所描述的图案。
在图3D中，将各种组件囊封于模塑料116中。在实施例中，模塑料116包括环氧树脂、树脂、例如PBO的可成型聚合物、MUF或另一可成型材料。在俯视图(本案未提供)中，模塑料116可环绕裸片112。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料116。在实施例中，可施加模塑料116来覆盖裸片112的顶面。模塑料116可以液体形式施加，且可随后经固化以提供固体囊封剂。在固化之后，可将平坦化工艺(例如化学机械抛光(CMP)、机械研磨或其类似者)施加于模塑料116上以暴露I/O接点110C。在平坦化之后，模塑料116及I/O接点110C的顶面可大体上齐平。
在图3E中，执行载体衬底脱结以使载体衬底100与RDL 111(例如电介质层104)分离(脱结)。根据一些实施例，脱结包含：将例如激光或UV光的光投射于离型层102上，使得离型层102在光的加热下分解且可移除载体衬底100。接着，使结构倒置且将结构置放于胶带118上。
如图3E中所进一步说明，可沿(例如)相邻区域150(标记为150A及150B)之间的切割道120执行单粒化工艺(图中未说明)。在所说明的实施例中，切割道120延伸穿过导电构件106及110。例如，切割道120可延伸穿过I/O接点110C。锯切使区域(例如区域150A)中的封装从形成于其它区域(例如区域150B)中的其它封装单粒化。因为锯切沿切割道120，所以锯切可进一步切断导电构件106及110，例如I/O接点110C。可使用任何合适工艺(其使用(例如)机械锯/刀片、激光、其组合或其类似者)来执行单粒化。在一些实施例中，可根据RDL111内的导电构件(例如导电构件106及110的组合)的厚度T10来选择单粒化工艺，如上文所描述。
图3F说明完成装置封装300。封装300包含囊封于模塑料116中的多个裸片112。具有导电构件(例如导电构件106及110)的扇出RDL 111电连接到裸片112，且扇出RDL可横向延伸通过裸片112的边缘以增加可用于到裸片112的电布线的面积。
封装300具有可介于约120μm到约170μm之间的厚度T11。在此类实施例中，电介质层104的厚度T12可为约7μm；电介质层108的厚度T13可为约10μm；RDL 111中的导电构件(例如导电构件106及110的组合)的厚度T10可为约20μm到约30μm；裸片112的底面与RDL 111的顶面之间的距离的厚度T14可为约30μm；第一裸片112的厚度T15可为约50μm或更大；第二裸片112的厚度T16可为约70μm；及第二裸片112的顶面与模塑料116的顶面之间的厚度T17可为约20μm。在其它实施例中，封装300及/或封装300内的各种构件可具有例如大于或小于所提供的值的其它厚度。
此外，如上文所解释，RDL 111中的一些导电构件(例如I/O接点110C)提供暴露于封装122的侧壁处的接触垫。例如，将I/O接点110C暴露于封装122的侧壁处。I/O接点110C的暴露表面大体上垂直于模塑料116的顶面116A(例如与RDL 111相对的表面116A)。I/O接点110C可进一步延伸到模塑料116的顶面116A。因此，将I/O接点110C暴露于封装300的至少两侧(例如侧壁及顶面)上。
在各种实施例中，封装300可包含任何数目个I/O接点。例如，图3G说明具有两个I/O接点110C的封装300A的透视图。图3G中说明一个接点，且可将另一接点放置于与所说明的接点110C相对的封装的侧(图中未展示)上。在实施例两端装置中，第一I/O接点110C提供电力线的连接，而第二I/O接点110C提供接地线的连接。作为另一实例，图3H说明具有两个以上I/O接点110C的封装300B的透视图。在封装300B中，多个I/O接点110C可放置于封装的侧上。此外，一些接点110C可包覆封装300B的隅角且放置于封装300B的至少三个侧上。
I/O接点110C可用以将封装300电连接到另一装置构件。例如，图3I说明通过I/O接点110C的侧壁上的焊接区域154来接合到衬底150的封装300。在一些实施例中，封装300可经定向使得模塑料116的表面116A(例如与RDL 111相对的模塑料116的表面)面向衬底150。因此，放置于衬底150与封装300之间的焊接区域154的部分可接触I/O接点110C的暴露侧表面(例如大体上与模塑料116的表面116A齐平的I/O接点110C的表面)。此外，因为I/O接点110C延伸到与RDL 111相对的模塑料116的表面116A，所以多个封装300可垂直接合且堆叠于衬底150上，如由图3J所说明。例如，两个封装300可经垂直堆叠使得I/O接点110C垂直对准。例如，垂直于I/O接点110C的侧表面的线与堆叠装置中的两个封装300的I/O接点110C相交。在实施例中，封装300可通过(例如)焊接区域154来接合，且不同封装的I/O接点110C可彼此直接邻接及接触。在其它实施例中，焊接区域(图中未展示)可放置于封装300之间的I/O接点110C的侧表面上。可通过允许多个封装300垂直堆叠来有利地实现增大组件密度。焊接区域154可沿封装300的侧壁延伸以电连接到封装300的侧壁处的I/O接点110C。
图4A到4I说明根据各种其它实施例的制造装置封装的各种中间阶段的横截面图及透视图。图4A说明载体衬底100、离型层102及形成于离型层102上方的RDL 111。RDL 111可包含电介质层104、导电构件106(例如导线)、电介质层108及导电构件110。图4A的各种构件可类似于封装122的构件，其中相同参考数字指示相同元件。此外，类似于上文相对于图1A到1E所描述的工艺步骤的各种工艺步骤可用以实现图4A中所说明的结构。因此，为简洁起见，省略这些工艺的进一步描述。然而，在图4A中，导电构件110不包含任何侧壁I/O接点110C(参阅图1J)。尽管图4A说明具有一个导线(例如导电构件106)层的RDL 111，但其它实施例可包含任何数目个导线(例如相对于图2A所描述)。RDL 111中的导电构件可具有任何合适图案，例如相对于图1G、1O、2B、2C所描述的图案或其类似者。
图4B说明使用(例如)连接器114来接合到接触垫110A的裸片112。在一些实施例中，连接器114是例如微凸块、C4凸块、BGA球或其类似者的焊球。将多个裸片112置放于每一裸片置放区域150A及150B中。此外，尽管图中仅说明将两个裸片置放于每一区域150A/150B中，但实施例可包含将任何数目个(例如，大于两个)裸片置放于每一裸片置放区域150中。裸片112的厚度(例如在顶面与底面之间所测量)可相同或可不相同。裸片112可包含所有无源装置裸片、所有有源装置裸片或其组合。
裸片112通过连接器114来电连接到RDL 111中的导电构件(例如导电构件106)。在其中裸片112仅包含无源装置裸片的实施例中，RDL 111中的导电构件(例如导电构件106)提供到裸片112的电力线及接地线。例如，RDL 111中的导电构件(例如导电构件106)可具有如相对于图1G、1O、2B及/或2C所描述的图案。
在图4C中，将各种组件囊封于模塑料116中。在实施例中，模塑料116包括环氧树脂、树脂、例如PBO的可成型聚合物、MUF或另一可成型材料。在俯视图(本案未提供)中，模塑料116可环绕裸片112。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料116。在实施例中，可施加模塑料116来覆盖裸片112的顶面。模塑料116可以液体形式施加，且可随后经固化以提供固体囊封剂。
在图4D中，执行载体衬底脱结以使载体衬底100与RDL 111(例如电介质层104)分离(脱结)。根据一些实施例，脱结包含：将例如激光或UV光的光投射于离型层102上，使得离型层102在光的加热下分解且可移除载体衬底100。接着，使结构倒置且将结构置放于胶带118上。
如图4D中所进一步说明，在使载体衬底100脱结之后，形成穿过电介质层104的开口402来暴露导电构件106的部分。可使用(例如)激光钻孔、蚀刻或其类似者来形成开口402。随后，如由图4E所说明，可将连接器404放置于电介质层104中的开口402中。在一些实施例中，连接器404包括例如微凸块、C4凸块、BGA球及其类似者的焊球。
替代地，如由图4F所说明，在使载体衬底100脱结之后，暴露电介质层104中的导电构件406。在一些实施例中，使导电构件406形成于相同于导电构件106的工艺中。例如，可在形成导电构件106之前图案化电介质层104中的开口。在导电构件106的形成期间，还可使用用以形成导电构件406的导电材料来填充此类开口。暴露导电构件406可包含：移除与导电构件106相对的导电构件406的侧上的电介质层104的部分。移除电介质层104的部分可包含任何合适图案化及/或平坦化工艺。在暴露导电构件406之后，将连接器404放置于导电构件406上。
在图4G中，可沿(例如)相邻区域150(标记为150A及150B)之间的切割道120执行单粒化工艺(图中未说明)。可使用任何合适工艺(其使用(例如)机械锯/刀片、激光、其组合或其类似者)来执行单粒化。在所说明的实施例中，切割道120未延伸穿过RDL 111中的任何导电构件，且I/O接点仅由连接器404而非任何侧壁I/O接点(例如I/O接点110C，参阅图1J)提供。在其它实施例中，连接器404可与侧壁I/O接点(例如I/O接点110C，参阅图1J)组合。
图4H说明完成装置封装400。封装400包含囊封于模塑料116中的多个裸片112。具有导电构件(例如导电构件106及110)的扇出RDL 111电连接到裸片112，且扇出RDL111可横向延伸通过裸片112的边缘以增加可用于到裸片112的电布线的面积。在RDL111中具有一个导线层的实施例中，封装400具有可介于约120μm到约170μm之间的厚度T18。在RDL 111中具有两个导线层的实施例中，封装400的厚度T18可为约120μm到约200μm。在其它实施例中，封装400可具有例如大于或小于所提供的值的其它厚度。
此外，如上文所解释，封装400中的I/O接点由连接器404提供。连接器404可放置于封装400的底面(例如与裸片112相对的RDL 111的表面)上。连接器404可经配置成阵列(参阅图4I)以提供封装400的外部连接器。尽管图4I说明连接器404的3×3阵列，但封装400可包含任何数目个连接器404。
图4J说明通过连接器404来接合到衬底150的封装400的横截面图。例如，封装400可通过拾取及置放工具来放置于衬底150上。接着，可执行回焊以将连接器404接合到衬底150的接触垫152。图4K说明其中使用导电迹线406来替换接触垫152的另一实施例。在这些实施例中，连接器404可在接合之后包覆导电迹线406的多个侧。
如上文所描述，封装122、200、300及400各自仅包含一个相邻裸片层112。其它实施例封装可包含多个堆叠裸片层。例如，图5A到5J说明根据一些实施例的制造具有堆叠裸片的装置的各种中间阶段的横截面图。图5A中说明载体衬底100、离型层102及电介质层104。载体衬底100、离型层102及电介质层104可类似于图1A到1B中所描述的构件。
裸片112通过粘合层502来附接到电介质层104的顶面。裸片112可包含所有无源装置裸片、所有有源装置裸片或其组合。裸片112可在顶面处包含接触垫504，其提供到裸片112内的装置的电连接。尽管图5A说明将单个裸片附接于每一裸片置放区域150A及150B中，但在其它实施例中可将任何数目个裸片置放于区域150A/150B中(例如参阅图6A)。
在说明图中，粘合剂502放置于裸片112的背面上且将裸片112粘合到电介质层104。粘合剂502可为任何合适粘合剂、环氧树脂、DAF或其类似者。可将粘合剂502施加到裸片112的背面(例如相应半导体晶片的背面)或可将粘合剂502施加于载体衬底100的表面上。裸片112可例如通过锯切或切割来单粒化且使用(例如)拾取及置放工具来通过粘合剂502粘合到电介质层104。
在图5B中，将各种组件囊封于模塑料116中。在实施例中，模塑料116包括环氧树脂、树脂、例如PBO的可成型聚合物、MUF或另一可成型材料。在俯视图(本案未提供)中，模塑料116可环绕裸片112。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料116。在实施例中，可施加模塑料116来覆盖裸片112的顶面。模塑料116可以液体形式施加，且可随后经固化以提供固体囊封剂。在固化之后，可施加平坦化来暴露裸片112上的接触垫504。在平坦化之后，模塑料116的顶面可大体上与接触垫504的顶面齐平。
在图5C中，将电介质层506沉积于模塑料116及接触垫504上。在一些实施例中，电介质层506可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层506可由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层506。
如由图5C所进一步说明，在沉积之后图案化电介质层506。图案化形成用于暴露接触垫504的部分的开口。图案化可通过可接受工艺，例如：当电介质层506是光敏材料时，通过将电介质层506暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层506是光敏材料，那么可在暴露之后使电介质层506显影。
在图5D中，使具有通路的导电构件508(标记为508A及508B)形成于电介质层506上。作为形成导电构件的实例，使晶种层(图中未展示)形成于电介质层506上方及穿过电介质层506的开口中。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于导电构件508。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成导电构件508A及508B。使导电通路形成于穿过电介质层506而到(例如)接触垫504的开口中。导电构件508包含用于(例如)提供到其它裸片的电接点的接触垫508A(参阅图5E)及用于(例如)在完成装置封装的侧壁处提供到其它构件的I/O接点的I/O接点508B(例如参阅图5J)。接触垫508A可通过形成于电介质层506上的导线(图中未展示)来电连接到I/O接点508B。
在图5E中，将电介质层510沉积于导电构件508及电介质层506上。在一些实施例中，电介质层510由聚合物形成，所述聚合物可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层510可由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层510。接着，图案化电介质层510。图案化形成用于暴露导电构件508的部分(例如接触垫508A及I/O接点508B)的开口。图案化可通过可接受工艺，例如：当电介质层是光敏材料时，通过将电介质层510暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层510是光敏材料，那么可在暴露之后使电介质层510显影。
在图5F中，使I/O接点508B任选地延伸到高度T19。例如，使额外导电材料形成于I/O接点508B上。在其它实施例中，未延伸接点508B(例如参阅图6B)。作为形成额外导电材料的实例，使晶种层(图中未展示)形成于I/O接点508B上方。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。在其它实施例中，I/O接点508B用作为晶种层，且未沉积单独晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于I/O接点508B。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。在实施例中，在图案化之后，光致抗蚀剂可屏蔽接触垫508A。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及(任选地)其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成I/O接点508B。I/O接点508B具有约70μm的总厚度T19。在其它实施例中，厚度T19可不同。例如，在其中未延伸I/O接点508B(参阅图6B)的实施例中，I/O接点508B的厚度T19可为约20μm到约30μm。在其中使I/O接点508B更进一步延伸的另一实施例中，I/O接点508B的厚度T19可为约100μm到约200μm。
因此，使RDL 511(其(例如)包括电介质层506、导电构件508及电介质层510)形成于裸片112及模塑料116上方。尽管RDL 511具有图5F中的特定配置，但在其它实施例中，RDL511可包含任何数目个导线层。例如，图6B说明其中RDL 511包含介于裸片112与电介质层506/导电构件508之间的额外电介质层(例如电介质层602A及602B)的实施例。电介质层602A及602B分别包含可提供完成装置封装中的电力线、接地线及/或信号线的导电构件604A及604B。延伸穿过各种电介质层602A、602B及506的导电通路将导线604A/604B、接触垫508A及I/O接点508B电连接到裸片112。RDL 111中的导电构件可具有任何合适图案，例如相对于图1G、1O、2B、2C所描述的图案或其类似者。
图5G说明使用(例如)连接器514来接合到接触垫508A的裸片512。裸片512可放置于相邻I/O接点508B之间。在一些实施例中，连接器514是例如微凸块、C4凸块、BGA球或其类似者的焊球。尽管仅将单个裸片512置放于每一裸片置放区域150A及150B中，但其它实施例可包含将任何数目个裸片512置放于每一裸片置放区域150A/150B中(例如参阅图6C)。裸片512的厚度(例如，在相同区域或不同区域150中)可相同或可不相同。裸片512可包含所有无源装置裸片、所有有源装置裸片或其组合。裸片512通过RDL 511中的导电构件(例如导电构件508)来电连接到裸片112。在其中裸片512仅包含无源装置裸片的实施例中，RDL 511中的导电构件(例如导电构件508及/或图6B中的导电构件604A/604B)提供到裸片112及512的导线及接地线。尽管图5G说明裸片512及I/O接点508B的顶面大体上齐平，但在其它实施例中，I/O接点508B的顶面可低于(例如由图6C所说明)或高于(例如由图7A所说明)裸片512的顶面。
在图5H中，将RDL 111上方的各种组件囊封于模塑料516中。在实施例中，模塑料516包括环氧树脂、树脂、例如PBO的可成型聚合物、MUF或另一可成型材料。在俯视图(本案未提供)中，模塑料516可环绕裸片512。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料516。在实施例中，可施加模塑料516来覆盖裸片512的顶面。模塑料516可以液体形式施加，且可随后经固化以提供固体囊封剂。在实施例(例如由图7A所说明)中，可在固化之后施加平坦化来暴露I/O接点508B的顶面。在此类实施例中，在平坦化之后，模塑料516的顶面可与I/O接点508B的顶面大体上齐平。
在图5I中，执行载体衬底脱结以使载体衬底100与电介质层104分离(脱结)。根据一些实施例，脱结包含：将例如激光或UV光的光投射于离型层102上，使得离型层102在光的加热下分解且可移除载体衬底100。接着，使结构倒置且将结构置放于胶带118上。
如由图5I所进一步说明，可沿(例如)相邻区域150(标记为150A及150B)之间的切割道120执行单粒化工艺(图中未说明)。在所说明的实施例中，切割道120延伸穿过RDL511中的导电构件。例如，切割道120可延伸穿过I/O接点508B。锯切使区域(例如区域150A)中的封装从形成于其它区域(例如区域150B)中的其它封装单粒化。因为锯切沿切割道120，所以锯切可进一步切断I/O接点508B。可使用任何合适工艺(其使用(例如)机械锯/刀片、激光、其组合或其类似者)来执行单粒化。在一些实施例中，可根据RDL 511内的导电构件(例如I/O接点508B)的厚度T19来选择单粒化工艺。
图5J说明完成装置封装500。封装500包含多个堆叠裸片112及512，其具有放置于裸片112与512之间的扇出RDL 511。扇出RDL 511包含将裸片112电连接到裸片512的导电构件(例如导电构件508A及508B)。扇出RDL可横向延伸通过裸片112及512的边缘以增加可用于到裸片112及512的电布线的面积。
封装500具有可为约181μm的厚度T20，其中第一阶层(例如，介于电介质层104的顶面与模塑料116的底面之间)具有约74μm的厚度T21且第二阶层(例如，介于模塑料116的底面与模塑料516的底面之间)具有约107μm的厚度T22。在这些实施例中，电介质层104的厚度T23可为约7μm；粘合层502的厚度T24可为约10μm，裸片112的厚度T25可为约50μm或更大；裸片112与RDL 111之间的厚度T26可为约7μm；电介质层506的厚度T27可为约5μm；电介质层510的厚度T28可为约7μm；裸片512与电介质层510之间的距离的厚度T29可为约15μm；裸片512的厚度T30可为约50μm或更大；及裸片512与模塑料516的相对表面之间的厚度T31可为约30μm。在其它实施例中，封装500及/或封装500内的各种构件可具有例如大于或小于所提供的值的其它厚度。
RDL 511中的一些导电构件(例如I/O接点508B)提供暴露于封装500的侧壁处的接触垫。例如，将I/O接点508B暴露于封装500的侧壁处。I/O接点508B的暴露表面大体上垂直于模塑料516的底面516A(例如与RDL 511相对的表面516A)。
在各种实施例中，封装500可包含任何数目个I/O接点。例如，图5K说明具有两个I/O接点508B的封装500A的透视图。图5K中说明接点，且可将另一接点放置于与所说明的接点508B相对的封装的侧(图中未展示)上。在实施例两端装置中，第一I/O接点508B提供电力线的连接，而第二I/O接点508B提供接地线的连接。作为另一实例，图5L说明具有两个以上I/O接点508B的封装500B的透视图。在封装500B中，多个I/O接点508B可放置于封装的侧上。此外，一些接点508B可包覆封装500B的隅角。
图5M说明通过(例如)焊接区域154来接合到衬底150的封装500的横截面图。焊接区域154可沿封装500延伸以接触封装500的侧壁处的I/O接点508B。此外，封装500可经定向使得模塑料516的表面516A面向衬底150。在接合之后，间隔156(例如气隙)可或可不保留于衬底150与封装500之间。
图6D说明具有多个堆叠裸片阶层的另一实施例封装600。图6A到6C说明用于制造封装600的中间工艺步骤，其可类似于如上文图5A到5J中所描述的制造封装500的工艺，其中相同参考数字指示相同元件。封装600包含多个堆叠裸片112及512，其具有放置于裸片112与512之间的扇出RDL 511。扇出RDL 511包含将裸片112电连接到裸片512的导电构件(例如导电构件508A、508B、604A及604B)。与封装500相比，封装600可包含具有裸片112与512之间的多个堆叠导线层604A及604B的RDL 511。
封装600具有可介于约200μm到约350μm之间的厚度T32，其中第一阶层(例如，介于电介质层104的底面与模塑料116的顶面之间)具有约82μm的厚度T34且第二阶层(例如，介于模塑料116的顶面与模塑料516的顶面516A之间)具有约145μm的厚度T35。在封装600中，I/O接点508B具有大体上与接点508A的顶面齐平的顶面。封装600中的I/O接点508B具有(例如)约20μm到约30μm的厚度T33。此外，在所说明的实施例中，电介质层602A具有约5μm的厚度T36；电介质层602B具有约10μm的厚度T37；及电介质层506具有约10μm的厚度T38。在封装600中，裸片512的厚度可相同或可不相同。封装600的其它构件可具有类似于封装500中的相应构件的尺寸，其中相同参考数字指示相同元件。在其它实施例中，封装600及/或封装600内的各种构件可具有例如大于或小于所提供的值的其它厚度。
图6E说明通过(例如)焊接区域154来接合到衬底150的封装600的横截面图。焊接区域154可沿封装600延伸以接触封装600的侧壁处的I/O接点508B。此外，封装600可经定向使得模塑料516的表面516A面向衬底150。在接合之后，间隔156(例如气隙)可或可不保留于衬底150与封装600之间。
图7A说明具有多个堆叠裸片阶层的另一实施例封装的橫截面图。封装700及封装600可类似，其中相同参考数字指示相同元件。封装700包含多个堆叠裸片112及512，其具有放置于裸片112与512之间的扇出RDL 511。扇出RDL 511包含将裸片112电连接到裸片512的导电构件(例如导电构件508A、508B、604A及604B)。此外，I/O接点508B延伸成高于裸片512，且模塑料516的顶面516A可大体上与I/O接点508B的顶面齐平。I/O接点508B可具有约100μm到约200μm的厚度T40。封装700的其它构件可具有类似于封装600中的相应构件的尺寸，其中相同参考数字指示相同元件。在其它实施例中，封装700及/或封装700内的各种构件可具有例如大于或小于所提供的值的其它厚度。
在各种实施例中，封装700可包含任何数目个I/O接点。例如，图7B说明在封装700的相对侧上具有两个I/O接点508B的封装700A的透视图。I/O接点508B延伸到模塑料516的顶面516A，因此，I/O接点508B放置于封装700的至少两侧上。在实施例两端封装中，第一I/O接点508B提供电力线的连接，而第二I/O接点508B提供接地线的连接。作为另一实例，图7C说明具有两个以上I/O接点508B的封装700B的透视图。在封装700B中，多个I/O接点508B可放置于封装的侧上。此外，一些接点508B可包覆封装700B的隅角且放置于封装700B的至少三侧上。作为又一实例，图7D说明具有两个以上I/O接点508B的封装700C的透视图。在封装700C中，多个I/O接点508B可放置于封装的侧上。此外，至少一个I/O接点508B'可延伸穿过模塑料516的内部区域且暴露于模塑料516的顶面516A处。I/O接点508B'可放置于(例如)裸片512之间(参阅图7A)。
I/O接点508B可用以将封装700电连接到另一装置构件。例如，图7E说明通过I/O接点508B的侧壁上的焊接区域154来接合到衬底150的封装700。在一些实施例中，封装700可经定向使得模塑料516的表面516A(例如与RDL 511相对的模塑料516的表面)面向衬底150。因此，放置于衬底150与封装700之间的焊接区域154的部分可接触I/O接点508B的暴露侧表面(例如大体上与模塑料516的表面516A齐平的I/O接点508B的表面)。此外，因为I/O接点508B延伸到与RDL 511相对的模塑料516的表面516A，所以多个封装700可垂直接合且堆叠于衬底150上，如由图7F所说明。例如，两个封装700可垂直堆叠。在实施例中，封装700可通过(例如)焊接区域154来接合，且不同封装的I/O接点508B可彼此直接邻接及接触。在其它实施例中，焊接区域(图中未展示)可放置于封装700之间的I/O接点508B的侧表面上。可通过允许多个封装700垂直堆叠来有利地实现增大组件密度。焊接区域154可沿封装700的侧壁延伸以电连接到封装700的侧壁处的I/O接点508B。
图8A到8E说明根据一些其它实施例的制造IPD封装的各种中间阶段的横截面图。图8A说明载体衬底100、离型层102、粘合到离型层102的裸片112、围绕裸片112的模塑料116及裸片112及模塑料116上方的RDL 511。RDL 511可包含电介质层506及接触垫508A。裸片512接合到接触垫508A，且模塑料516放置于裸片512周围。图8A的各种构件可类似于封装500(参阅图5J)的构件，其中相同参考数字指示相同元件。此外，类似于上文相对于图5A到5H所描述的工艺步骤的各种工艺步骤可用以实现图8A中所说明的结构。因此，为简洁起见，省略这些工艺的进一步描述。然而，在图8A中，不包括I/O接点508B且使用导电通路802来替换I/O接点508B。在实施例中，导电通路802未延伸到载体100的外周边。导电通路802可延伸穿过模塑料516，且模塑料516及导电通路802的顶面可大体上齐平。导电通路802可通过RDL511内的导电构件来电连接到裸片112及512。
在图8B中，将电介质层804沉积于模塑料516及导电通路802上。在一些实施例中，电介质层804由聚合物形成，所述聚合物可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层804可由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层804。
接着，图案化电介质层804，如由图8C所说明。图案化形成用于暴露导电通路802的部分的开口。图案化可通过可接受工艺，例如：当电介质层是光敏材料时，通过将电介质层804暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层804是光敏材料，那么可在暴露之后使电介质层804显影。
在图8D中，使凸块下金属(UBM)806任选地形成于穿过电介质层804的开口中。作为形成UBM 806的实例，使晶种层(图中未展示)形成于导电通路802上方的穿过电介质层804的开口中。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于UBM 806。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及(任选的)其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成UBM 806。
在图8E中，使连接器808形成于UBM 806上(或在其中不包括UBM 806的实施例中，直接形成于导电通路802上)。连接器808可为例如微凸块、C4凸块、BGA球及其类似者的焊球。在实施例中，可使用植球工艺来形成连接器808。在其它实施例中，可在移除用以定义UBM 806的图案的光致抗蚀剂之前形成连接器808。例如，在使UBM806的导电材料形成于光致抗蚀剂的开口中之后，可执行额外镀覆以使导电层(例如锡层或其它焊接材料)形成于UBM 806上。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分，如上文所描述。在移除光致抗蚀剂及晶种层之后，可执行回焊工艺以形成焊球(例如连接器808)。
在形成连接器808之后，可使用如上文所描述的工艺来移除载体100及离型层102。还可沿切割道120执行如上文所描述的单粒化工艺。图8F说明所得封装800。封装800及封装500(参阅图5J)可类似，其中相同参考数字指示相同元件。封装800包含多个堆叠裸片112及512，其具有放置于裸片112与512之间的扇出RDL 511。封装800中的I/O接点由连接器808提供。连接器808可放置于与电介质层104相对的封装800的表面上。尽管图8F仅说明两个连接器808，但封装800可包含任何数目个连接器808。
封装800具有可为约185μm的厚度T41(不包括连接器808)，其中第一阶层(例如，介于电介质层104的底面与模塑料116的顶面之间)具有约74μm的厚度T42且第二阶层(例如，介于模塑料116的顶面与电介质层804的顶面之间)具有约111μm的厚度T43。在封装800中，电介质层804具有约7μm的厚度T44。封装800的其它构件可具有类似于封装500中的相应构件的尺寸，其中相同参考数字指示相同元件。在其它实施例中，封装800及/或封装800内的各种构件可具有例如大于或小于所提供的值的其它厚度。
连接器808可用以将封装800接合到另一装置构件。例如，图8G说明通过连接器808来接合到衬底150的封装800的横截面图。例如，封装800可通过拾取及置放工具来放置于衬底150上。接着，可执行回焊以将连接器808接合到衬底150的导电迹线406。在实施例中，在接合之后，连接器808可包覆导电迹线406的多个侧。
图9A到9E说明根据一些其它实施例的制造IPD封装的各种中间阶段的横截面图。图9A说明载体衬底100、离型层102、粘合到离型层102的裸片112、围绕裸片112的模塑料116及裸片112及模塑料116上方的RDL 511。RDL 511可包含电介质层506、接触垫508A、电介质层602A/602B及导电构件604A/604B。裸片512接合到接触垫508A，且模塑料516放置于裸片512周围。图9A的各种构件可类似于单粒化之前的封装700(参阅图7A)的构件，其中相同参考数字指示相同元件。此外，类似于上文相对于图5A到5H所描述的工艺步骤的各种工艺步骤可用以实现图9A中所说明的结构。因此，为简洁起见，省略这些工艺的进一步描述。然而，在图9A中，不包括I/O接点508B且使用导电通路802来替换I/O接点508B。在实施例中，导电通路802未延伸到载体100的外周边。导电通路802可延伸穿过模塑料516，且模塑料516及导电通路802的顶面可大体上齐平。导电通路802可通过RDL 511内的导电构件来电连接到裸片112及512。
在图9B中，将电介质层902沉积于模塑料516及导电通路802上。在一些实施例中，电介质层902由聚合物形成，所述聚合物可为可使用光刻掩模来图案化光敏材料，例如PBO、聚酰亚胺、BCB或其类似者。在其它实施例中，电介质层902可由以下各者形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG或BPSG；或其类似者。可通过旋涂、层叠、CVD、其类似者或其组合来形成电介质层902。接着，图案化电介质层902。图案化形成用于暴露导电通路802的部分的开口。图案化可通过可接受工艺，例如：当电介质层是光敏材料时，通过将电介质层902暴露于光；或通过使用(例如)非等向性蚀刻来蚀刻。如果电介质层902是光敏材料，那么可在暴露之后使电介质层902显影。
在图9C中，使具有通路的导电构件904形成于穿过电介质层902的开口中。作为形成导电构件904的实例，使晶种层(图中未展示)形成于导电通路802上方的穿过电介质层902的开口中。在一些实施例中，晶种层是金属层，其可为单个层或为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及所述钛层上方的铜层。可使用(例如)PVD或其类似者来形成晶种层。接着，使光致抗蚀剂形成于晶种层上且图案化所述光致抗蚀剂。可通过旋涂或其类似者来形成光致抗蚀剂且可将光致抗蚀剂暴露于光来图案化。光致抗蚀剂的图案对应于导电构件904。图案化形成穿过光致抗蚀剂的开口来暴露晶种层。使导电材料形成于光致抗蚀剂的开口中及晶种层的暴露部分上。可通过例如电镀或无电式电镀或其类似者的镀覆来形成导电材料。导电材料可包括如铜、钛、钨、铝或其类似者的金属。接着，移除光致抗蚀剂及(任选地)其上未形成导电材料的晶种层的部分。可通过例如使用氧气等离子体或其类似者的可接受灰化或剥离工艺来移除光致抗蚀剂。一旦已移除光致抗蚀剂，便例如通过使用可接受蚀刻工艺(例如，通过湿式蚀刻或干式蚀刻)来移除晶种层的暴露部分。晶种层的剩余部分及导电材料形成导电构件904。
因此，使RDL 906形成于模塑料516及裸片512上方。RDL 906包含导电构件904，其电连接到裸片112、裸片512及RDL 511中的导电构件。可包含RDL 906来增加可用于到随后形成的外部连接器的电布线的面积。尽管图中说明RDL 906仅具有一个导电构件层，但在其它实施例中，RDL 906可包含任何数目个层。
在图9D中，例如，如上文相对于图8B到8D所描述那样形成电介质层804及UBM806。在图9E中，使连接器808形成于UBM 806上(或在其中不包括UBM 806的实施例中，直接形成于导电通路802上)。连接器808可为例如微凸块、C4凸块、BGA球及其类似者的焊球。可(例如)使用植球技术来形成连接器808。在其它实施例中，可在移除用以界定UBM 806的图案的光致抗蚀剂之前形成连接器808。例如，在使UBM 806的导电材料形成于光致抗蚀剂的开口中之后，可执行额外镀锡以使焊料层形成于UBM806上。接着，移除光致抗蚀剂及其上未形成导电材料的晶种层的部分，如上文所描述。在已移除光致抗蚀剂及晶种层之后，可执行回焊工艺以形成焊球(例如连接器808)。
在形成连接器808之后，可使用如上文所描述的工艺来移除载体100及离型层102。还可沿切割道120执行如上文所描述的单粒化工艺。图9F说明所得封装900。封装900及封装700(参阅图7A)可类似，其中相同参考数字指示相同元件。封装900包含多个堆叠裸片112及512，其具有放置于裸片112与512的扇出RDL 511。封装900中的I/O接点由连接器808及扇出RDL 511提供。连接器808可放置于与电介质层104相对的封装900的表面上。因为RDL 906包含于封装900中，所以连接器808可放置成具有任何数目个连接器808的阵列。
封装900具有可介于约200μm到约350μm之间的厚度T45(不包括连接器808)，例如约244μm，其中第一阶层(例如，介于电介质层104的底面与模塑料116的顶面之间)具有约82μm的厚度T46且第二阶层(例如，介于模塑料116的顶面与电介质层804的顶面之间)具有约162μm的厚度T47。在封装900中，电介质层902具有约10μm的厚度T48。封装900的其它构件可具有类似于封装800/700中的各自构件的尺寸，其中相同参考数字指示相同元件。在其它实施例中，封装900及/或封装900内的各种构件可具有例如大于或小于所提供的值的其它厚度。
连接器808可用以将封装900接合到另一装置构件。例如，图9G说明通过连接器808来接合到衬底150的封装900的横截面图。例如，封装900可通过拾取及置放工具来放置于衬底150上。接着，可执行回焊以将连接器808接合到衬底150的导电迹线406。在实施例中，在接合之后，连接器808可包覆导电迹线406的多个侧。
图10A到10F说明根据一些其它实施例的制造IPD封装的各种中间阶段的横截面图。图10A说明载体衬底100、离型层102、及形成于离型层102上方的RDL 111。RDL 111可包含电介质层504、导电构件106(例如导线)、电介质层108及导电构件110。图10A的各种构件可类似于封装400(参阅图4A)的构件，其中相同参考数字指示相同元件。因此，为简洁起见，省略这些构件及/或工艺的进一步描述。然而，在图10A中，导电构件110不包含任何侧壁I/O接点110C。相反地，侧壁I/O接点110C由导电通路1002替换，可通过(例如)使用类似于(例如)上文相对于图3B所描述的工艺的工艺使额外导电材料形成于导电构件110上来形成导电通路1002。尽管图10A说明RDL 111具有个导线(例如导电构件106)层，但其它实施例可包含任何数目个导线(例如相对于图2A所描述)。RDL 111中的导电构件可具有任何合适图案，例如相对于图1G、2B、2C所描述的图案或其类似者。
图10B说明使用(例如)连接器114来接合到接触垫110A的裸片112。在一些实施例中，连接器114是例如微凸块、C4凸块或其类似者的焊球。将多个裸片112置放于每一裸片置放区域150A及150B中。此外，尽管图中仅说明将一个裸片置放于每一区域150A/150B中，但实施例可包含将任何数目个裸片置放于每一裸片置放区域150中。裸片112可包含所有无源装置裸片、所有有源装置裸片或其组合。裸片112通过导电构件110来电连接到RDL 111中的导电构件(例如导电构件106)。
如由图10B所进一步说明，将各种组件囊封于模塑料116中。在实施例中，模塑料116包括环氧树脂、树脂、例如PBO的可成型聚合物、MUF或另一可成型材料。在俯视图(本案未提供)中，模塑料116可环绕裸片112。在实施例中，可通过压缩成型、转移成型或其类似者来施加模塑料116。在实施例中，可施加模塑料116来覆盖裸片112的顶面。模塑料116可以液体形式施加，且可随后经固化以提供固体囊封剂。在固化之后，平坦化工艺可经施加使得模塑料116及导电通路1002的顶面大体上齐平。
在图10C中，使例如RDL 511、裸片512及模塑料516的额外构件形成于模塑料116及裸片112上方。RDL 511、裸片512及模塑料516可大体上类似于封装600(参阅图6A到6D)中的相应构件，其中相同参考数字指示相同元件。然而，在图8A中，可省略封装600(参阅图6D)的I/O接点508B。
在图10D中，执行载体衬底脱结以使载体衬底100与RDL 111(例如电介质层104)分离(脱结)。根据一些实施例，脱结包含：将例如激光或UV光的光投射于离型层102上，使得离型层102在光的加热下分解且可移除载体衬底100。接着，使结构倒置且将结构置放于胶带118上。
如图10D中所进一步说明，在使载体衬底100脱结之后，形成穿过电介质层104的开口来暴露导电构件106的部分。可使用(例如)激光钻孔、蚀刻或其类似者来形成开口。随后，可将连接器404放置于穿过电介质层104的开口中。在一些实施例中，连接器404包括焊球。替代地，在使载体衬底100脱结之后，暴露电介质层104中的导电构件(图中未说明)。移除电介质层的部分可包含任何合适图案化及/或平坦化工艺。在暴露导电构件之后，将连接器404放置于导电构件上。
在图10E中，可沿(例如)相邻区域150(标记为150A及150B)之间的切割道120执行单粒化工艺(图中未说明)。可使用任何合适工艺(其使用(例如)机械锯/刀片、激光、其组合或其类似者)来执行单粒化。在所说明的实施例中，切割道120及单粒化工艺未延伸穿过RDL111中的任何导电构件，且I/O接点仅由连接器404而非任何侧壁I/O接点(例如I/O接点110C(参阅图1J)及/或I/O接点508B(参阅图5J))提供。在其它实施例中，连接器404可与如上文所描述的侧壁I/O接点(例如I/O接点110C(参阅图1J)及/或I/O接点508B(参阅图5J))组合。
图10F说明完成装置封装1000。封装1000包含分别囊封于模塑料116及516中的多个裸片112及512。具有导电构件的扇出RDL 111及511电连接到裸片112及512，且扇出RDL111及511可横向延伸通过裸片112及512的边缘以增加可用于到裸片112及512的电布线的面积。此外，如上文所解释，封装1000中的I/O接点由连接器404提供。连接器404可放置于封装1000的底面(例如与裸片112相对的RDL 111的表面)上。连接器404可经配置成阵列以提供封装1000的外部连接器。
例如，图10G说明通过连接器404来接合到衬底150的封装1000的横截面图。例如，封装1000可通过拾取及置放工具来放置于衬底150上。接着，可执行回焊以将连接器404接合到衬底150的导电迹线406。在实施例中，在接合之后，连接器404可包覆导电迹线406的多个侧。
因此，如上文所描述，可以各种封装方案集成多个裸片以提供封装裸片。在一些实施例中，裸片是IPD裸片，其允许使用RDL来封装多个IPD裸片以增加电布线的灵活性。可实现上文所描述的各种优点。
根据一些实施例，一种半导体装置封装包含第一裸片、第二裸片以及沿所述第一裸片及所述第二裸片的侧壁延伸的模塑料。所述封装进一步包含横向延伸通过所述第一裸片及所述第二裸片的边缘的重布层(RDL)。所述RDL包含电连接到所述第一裸片及所述第二裸片的输入/输出(I/O)接点，且所述I/O接点暴露于所述装置封装的侧壁处。
根据一些实施例，一种半导体封装包含：衬底；焊接区域，其位于所述衬底上方；及装置封装，其通过所述焊接区域来接合到所述衬底。所述装置封装包含：多个无源装置裸片；第一模塑料，其囊封所述多个无源装置裸片中的至少一者；及重布层(RDL)，其横向延伸通过所述多个无源装置裸片的边缘。由所述第一模塑料囊封的所有裸片大体上不含任何有源区域。所述RDL将所述多个无源装置裸片电连接到所述衬底。
根据一些实施例，一种制造半导体封装的方法包含：使重布层(RDL)形成于载体衬底上方；将第一裸片及第二裸片接合到所述RDL；及将所述第一裸片及所述第二裸片囊封于模塑料中。所述方法进一步包含：移除所述载体衬底；及沿切割道从所述第二裸片单粒化所述第一裸片，其中所述切割道延伸穿过所述RDL中的导电构件。
上文概述了若干实施例的特征，使得所属领域的技术人员可更好地理解本揭露的方面。所属领域的技术人员应了解，其可易于使用本揭露作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造不能背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、取代及改动。
[元件符号]
100 载体基板/载体
102 离型层
104 电介质层
106 导电构件
106A 第一部分
106B 第二部分
108 电介质层
110 导电构件
110A 接触垫
110B 导电通路
110C 输入/输出(I/O)接点
111 重布层(RDL)
112 裸片
114 连接器
116 模塑料
116A 顶面
118 胶带
120 切割道
122 封装
122A 封装
122B 封装
150 裸片置放区域/基板
150A 裸片置放区域
150B 裸片置放区域
152 接触垫
154 焊接区域
156 间隔
200 封装
202 电介质层
204 导电构件
206 导电图案
206' 通路
208 导电图案
208' 通路
210 通孔
212 通孔
300 封装
300A 封装
300B 封装
400 封装
402 开口
404 连接器
406 导电构件/导电迹线
500 封装
500A 封装
500B 封装
502 粘合层/粘合剂
504 接触垫
506 电介质层
508A 导电构件/接触垫
508B 导电构件/输入/输出(I/O)接点
508B' 输入/输出(I/O)接点
510 电介质层
511 重布层(RDL)
512 裸片
514 连接器
516 模塑料
516A 表面
600 封装
602A 电介质层
602B 电介质层
604A 导电构件/导线
604B 导电构件/导线
700 封装
700A 封装
700B 封装
700C 封装
800 封装
802 导电通路
804 电介质层
806 凸块下金属(UBM)
808 连接器
900 封装
902 电介质层
904 导电构件
906 重布层(RDL)
1000 封装
1002 导电通路
T1 厚度
T2 厚度
T3 厚度
T4 厚度
T5 厚度
T6 厚度
T7 厚度
T8 厚度
T10 高度/总厚度
T11 厚度
T12 厚度
T13 厚度
T14 厚度
T15 厚度
T16 厚度
T17 厚度
T18 厚度
T19 高度/总厚度
T20 厚度
T21 厚度
T22 厚度
T23 厚度
T24 厚度
T25 厚度
T26 厚度
T27 厚度
T28 厚度
T29 厚度
T30 厚度
T31 厚度
T32 厚度
T33 厚度
T34 厚度
T35 厚度
T36 厚度
T37 厚度
T38 厚度
T40 厚度
T41 厚度
T42 厚度
T43 厚度
T44 厚度
T45 厚度
T46 厚度
T47 厚度
T48 厚度

Claims (20)

1.一种半导体装置封装，其包括：
第一裸片；
第二裸片；
模塑料，其沿所述第一裸片及所述第二裸片的侧壁延伸；及
重布层RDL，其横向延伸通过所述第一裸片及所述第二裸片的边缘，其中所述RDL包括电连接到所述第一裸片及所述第二裸片的输入/输出I/O接点，其中所述RDL进一步包括将至少所述第一裸片电连接到所述I/O接点的一导线层，其中所述I/O接点的一部份暴露于所述装置封装的侧壁处，且所述导线层与所述I/O接点的一界面延伸至所述装置封装的所述侧壁处。
2.根据权利要求1所述的半导体装置封装，其中所述第一裸片是不含任何晶体管或二极管的集成式无源装置裸片。
3.根据权利要求1所述的半导体装置封装，其中所述第二裸片包括晶体管、二极管或其组合。
4.根据权利要求1所述的半导体装置封装，其中所述I/O接点延伸到与所述RDL相对的所述模塑料的表面。
5.根据权利要求1所述的半导体装置封装，其中所述第二裸片相邻于所述第一裸片。
6.根据权利要求1所述的半导体装置封装，其中所述第二裸片放置于与所述第一裸片相对的所述RDL的侧上。
7.根据权利要求1所述的半导体装置封装，其中由所述模塑料囊封的所有裸片不含任何有源区域。
8.一种半导体封装，其包括：
衬底；
焊接区域，其位于所述衬底上方；及
第一装置封装，其通过所述焊接区域来接合到所述衬底，其中所述第一装置封装包括：
多个无源装置裸片；
第一模塑料，其囊封所述多个无源装置裸片中的至少一者，其中由所述第一模塑料囊封的所有裸片不含任何有源区域；及
第一重布层RDL，其横向延伸通过所述多个无源装置裸片的边缘，其中所述第一RDL将所述多个无源装置裸片电连接到所述衬底。
9.根据权利要求8所述的半导体封装，其中所述第一RDL包括暴露于所述第一装置封装的侧壁处的第一输入/输出I/O接点，且其中所述焊接区域接触所述第一装置封装的所述侧壁处的所述第一I/O接点。
10.根据权利要求9所述的半导体封装，其中所述第一I/O接点包括大体上与所述第一RDL相对的所述第一模塑料的第二表面齐平的第一表面。
11.根据权利要求10所述的半导体封装，其中所述焊接区域进一步接触所述第一I/O接点的所述第一表面。
12.根据权利要求10所述的半导体封装，其进一步包括位于所述第一装置封装上方且接合到所述衬底的第二装置封装，其中所述第二装置封装包括：
多个额外装置裸片；
第二模塑料，其囊封所述多个额外装置裸片中的至少一者；及
第二RDL，其电连接到且横向延伸通过所述多个额外装置裸片的边缘，其中所述第二RDL包括暴露于所述第二装置封装的侧壁处的第二I/O接点，且其中垂直于所述第一I/O接点的所述第一表面的线与所述第二I/O接点相交。
13.根据权利要求12所述的半导体封装，其中所述第一I/O接点接触所述第二I/O接点。
14.根据权利要求8所述的半导体封装，其中所述多个无源装置裸片的第一者放置于与所述多个无源装置裸片的第二者相对的所述第一RDL的侧上。
15.根据权利要求8所述的半导体封装，其进一步包括：
第三RDL，其放置于与所述第一RDL相对的所述第一模塑料的侧上；及
导电通路，其延伸穿过所述第一模塑料且将所述第三RDL电连接到所述第一RDL。
16.一种制造半导体封装的方法，其包括：
使重布层RDL形成于载体衬底上方；
将第一裸片及第二裸片接合到所述RDL；
将所述第一裸片及所述第二裸片囊封于模塑料中；
移除所述载体衬底；及
沿切割道从所述第二裸片单粒化所述第一裸片，其中所述切割道延伸穿过所述RDL中的导电构件。
17.根据权利要求16所述的方法，其中从所述第二裸片单粒化所述第一裸片包括：根据所述导电构件的厚度来使用单粒化工艺。
18.根据权利要求17所述的方法，其中所述单粒化工艺包括机械切割、激光开槽、水辅助激光切割、刨槽加工或其组合。
19.根据权利要求16所述的方法，其进一步包括：平坦化所述模塑料以暴露所述导电构件的表面。
20.根据权利要求16所述的方法，其进一步包括：将第三裸片附接到所述载体衬底，其中形成所述RDL包括使所述RDL形成于所述第三裸片上方，且其中接合所述第一裸片及所述第二裸片包括将所述第一裸片及所述第二裸片接合到与所述第三裸片相对的所述RDL的表面。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PT2782584T (pt) 2011-11-23 2021-09-02 Therapeuticsmd Inc Preparações e terapias de substituição para hormonoterapias naturais combinadas
US9180091B2 (en) 2012-12-21 2015-11-10 Therapeuticsmd, Inc. Soluble estradiol capsule for vaginal insertion
CN106486572B (zh) 2015-09-02 2020-04-28 新世纪光电股份有限公司 发光二极管芯片
CN107768495A (zh) 2016-08-18 2018-03-06 新世纪光电股份有限公司 微型发光二极管及其制造方法
CN107768487A (zh) * 2016-08-18 2018-03-06 新世纪光电股份有限公司 巨量转移电子元件的方法
DE102018123859B4 (de) * 2017-11-02 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und Verfahren zur Bildung derselben
US10840227B2 (en) 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
CN108428669B (zh) * 2018-03-07 2020-11-17 西安电子科技大学 三维异质集成系统及其制作方法
US10699980B2 (en) * 2018-03-28 2020-06-30 Intel IP Corporation Fan out package with integrated peripheral devices and methods
US11063007B2 (en) * 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10340249B1 (en) * 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10886231B2 (en) 2018-06-29 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming RDLS and structure formed thereof
CN109037080A (zh) * 2018-06-29 2018-12-18 华进半导体封装先导技术研发中心有限公司 一种集成ipd封装结构及其制造方法
US11495588B2 (en) 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
CN110034028B (zh) * 2019-03-29 2021-04-30 上海中航光电子有限公司 芯片封装方法和芯片封装结构
CN109994438B (zh) 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
US11901324B2 (en) 2019-03-29 2024-02-13 Shanghai Avic Opto Electronics Co., Ltd. Chip package method and chip package structure
KR20210023021A (ko) * 2019-08-21 2021-03-04 삼성전자주식회사 반도체 패키지
US11004700B2 (en) * 2019-08-21 2021-05-11 Infineon Technologies Ag Temporary post-assisted embedding of semiconductor dies
CN110544679B (zh) * 2019-08-30 2021-05-18 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法
SG10201908828WA (en) 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
JP7346221B2 (ja) * 2019-10-09 2023-09-19 ローム株式会社 半導体装置及び半導体装置の製造方法
US20210159182A1 (en) * 2019-11-22 2021-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
DE102020116106B4 (de) 2019-11-22 2023-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und herstellungsverfahren
CN111541436A (zh) * 2020-04-26 2020-08-14 深圳市信维通信股份有限公司 一种滤波装置的形成方法
US11955950B2 (en) 2020-04-26 2024-04-09 Shenzhen Sunway Communication Co., Ltd. Formation method of filter device
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11450630B2 (en) 2020-10-27 2022-09-20 Cirrus Logic, Inc. Coupling of integrated circuits (ICS) through a passivation-defined contact pad
US20230213715A1 (en) * 2022-01-03 2023-07-06 Apple Inc. Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages
US20230230949A1 (en) * 2022-01-20 2023-07-20 Stmicroelectronics Pte Ltd Semiconductor package with exposed electrical contacts

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829998B2 (en) * 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US8203214B2 (en) * 2007-06-27 2012-06-19 Stats Chippac Ltd. Integrated circuit package in package system with adhesiveless package attach
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7790576B2 (en) * 2007-11-29 2010-09-07 Stats Chippac, Ltd. Semiconductor device and method of forming through hole vias in die extension region around periphery of die
US7741156B2 (en) * 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
WO2011041203A2 (en) 2009-09-30 2011-04-07 Mayo Foundation For Medical Education And Research Percutaneous placement of electrodes
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR MANUFACTURING SAME
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9524950B2 (en) * 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
US20160013076A1 (en) * 2014-07-14 2016-01-14 Michael B. Vincent Three dimensional package assemblies and methods for the production thereof
US9735118B2 (en) * 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
US9972558B1 (en) * 2017-04-04 2018-05-15 Stmicroelectronics, Inc. Leadframe package with side solder ball contact and method of manufacturing
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법

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