DE102016119033A1 - Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem - Google Patents

Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem Download PDF

Info

Publication number
DE102016119033A1
DE102016119033A1 DE102016119033.0A DE102016119033A DE102016119033A1 DE 102016119033 A1 DE102016119033 A1 DE 102016119033A1 DE 102016119033 A DE102016119033 A DE 102016119033A DE 102016119033 A1 DE102016119033 A1 DE 102016119033A1
Authority
DE
Germany
Prior art keywords
die
package
rdls
dies
molding compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016119033.0A
Other languages
English (en)
Inventor
Feng-Cheng Hsu
Shuo-Mao Chen
Jui-Pin Hung
Shin-puu Jeng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016119033A1 publication Critical patent/DE102016119033A1/de
Granted legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02372Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02373Layout of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Vorrichtungs-Package umfasst einen ersten Die, einen zweiten Die und eine Moldmasse, die sich entlang von Seitenwänden des ersten Die und des zweiten Die erstreckt. Das Package umfasst ferner Umverteilungsschichten (RDLs), die sich seitlich über Kanten des ersten Die und des zweiten Die hinaus erstrecken. Die RDLs umfassen einen Eingabe-/Ausgabekontakt (I/O-Kontakt), der mit dem ersten Die und dem zweiten Die elektrisch verbunden ist, und der I/O-Kontakt ist an einer Seitenwand des Vorrichtungs-Package freigelegt, die im Wesentlichen senkrecht zu einer den RDLs entgegengesetzten Fläche der Moldmasse ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 62/293,724, die am 10. Februar 2016 eingereicht wurde und die durch Rückbezug in ihrer Gänze hierin aufgenommen ist.
  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel gefertigt, indem sequenziell verschiedene isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Duzende oder hunderte von integrierten Schaltungen werden typischerweise auf einem einzelnen Halbleiterwafer hergestellt. Die einzelnen Dies werden durch Sägen der integrierten Schaltungen entlang eines Ritzrahmens vereinzelt. Die einzelnen Dies werden dann separat, zum Beispiel in Multichip-Modulen oder in anderen Arten von Gehäusen, gehäust.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Diese kleineren elektronischen Komponenten erfordern in manchen Anwendungen kleinere und fortschrittlichere Häusungssysteme als vergangene Packages.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A bis 1O zeigen Querschnitts- und Draufsichten auf verschiedene Zwischenstufen der Herstellung eines integrierten Passivvorrichtungs-Package (IPD-Package, IPD: Integrated Passive Device) gemäß einigen Ausführungsformen.
  • 2A bis 2C zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 3A bis 3J zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 4A bis 4K zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 5A bis 5M zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 6A bis 6E zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 7A bis 7F zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 8A bis 8G zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • 9A bis 9G zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen, und
  • 10A bis 10G zeigen Querschnittsansichten und Draufsichten auf ein IPD-Package gemäß einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen werden innerhalb eines konkreten Kontexts, nämlich eines integrierten Passivvorrichtungs-Package (IPD-Package), das Passivvorrichtungs-Dies umfasst, beschrieben. Jedoch können verschiedene Ausführungsformen auch auf andere Arten von Packages, wie z. B. Packages, die Aktivvorrichtungs-Die aufweisen, angewendet werden.
  • IPD-Packages werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen.
  • Verschiedene Ausführungsformen umfassen Packages, die mehrere gekapselte Dies, wie z. B. Passivvorrichtungs-Dies, aufnehmen. Ausführungsformen können eines oder mehrere der folgenden nicht beschränkenden Merkmale umfassen: homogene oder heterogene Passivvorrichtungsintegration, mehrere Schichten von vertikal gestapelten Dies, einen reduzierten Prozentsatz von Fläche auf einer Leiterplatte (PCB), die durch passive Vorrichtungen belegt ist, Packagedicke von weniger als ungefähr 150 μm für Packages, die eine Schicht von Dies aufweisen, und Packagedicke von weniger als ungefähr 250 μm für Packages, die mehrere Schichten von gestapelten Dies aufweisen. Ausführungsformen können ferner einen oder mehrere der folgenden nicht beschränkenden Vorteile bereitstellen: an Kundenanforderungen anpassbare Designs für Vorrichtungs-Packages, anwendungsspezifische Integration von Dies, niedrigere Kosten, einen kleineren Formfaktor, mit Oberflächenmontagetechnologie (SMT) kompatible Designs, erwiesenermaßen fehlerfreie IPD-Packages, Bereitstellen von Packages mit zwei Anschlüssen oder mehreren Anschlüssen unter Verwendung derselben allgemeinen Herstellungsplattform, Packages, die mehrere Schichten (z. B. zwei oder mehr Schichten) von gestapelten Dies aufweisen, reduzierte parallele Verbindung von Kondensatoren, reduzierte parasitäre Effekte und eine verbessere elektrische Arbeitsleistung, und einen zusätzlichen Platz auf Leiterplatten (PCBs) für andere Module (z. B. tragbare Vorrichtungen) und/oder Batterien.
  • 1A bis 1O zeigen Querschnitts- und Draufsichten auf verschiedene Zwischenstufen der Herstellung eines IPD-Package gemäß einigen Ausführungsformen. 1A zeigt ein Trägersubstrat 100 und eine auf dem Trägersubstrat 100 ausgebildete Löseschicht 102. Der Träger 100 umfasst mindestens zwei Die-Anordnungsgebiete 150 (als 150A und 150B beschriftet). Wie nachstehend ausführlicher beschrieben sein wird, werden auf dem Träger 100 Merkmale in verschiedenen Die-Anordnungsgebieten 150 ausgebildet, und Merkmale in jedem Die-Anordnungsgebiet 150 werden anschließend von anderen Merkmalen auf dem Träger 100 vereinzelt. Daher können mehrere Packages gleichzeitig ausgebildet werden.
  • Das Trägersubstrat 100 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 100 kann ein Wafer sein, so dass mehrere IPD-Packages auf dem Trägersubstrat 100 gleichzeitig ausgebildet werden können. Die Löseschicht 102 kann aus einem Polymer-basierten Material ausgebildet werden, das zusammen mit dem Trägersubstrat 100 von den darüberliegenden Strukturen, die in nachfolgenden Schritten ausgebildet werden, entfernt werden kann. In einigen Ausführungsformen ist die Löseschicht 102 ein Epoxid-basiertes thermisches Trennmaterial, das bei Erwärmung seine Hafteigenschaft verliert, wie z. B. eine LTHC-Ablösungsbeschichtung (Light to Heat Conversion). In anderen Ausführungsformen kann die Löseschicht 102 ein Ultraviolett-Kleber (UV-Kleber) sein, der bei Belichtung mit UV-Licht seine Hafteigenschaft verliert. Die Löseschicht 102 kann als eine Flüssigkeit abgegeben und gehärtet werden oder sie kann ein Laminatfilm sein, der auf dem Trägersubstrat 100 aufgeschichtet wird. Die obere Fläche der Löseschicht 102 kann geebnet werden und sie kann einen hohen Grad an Koplanarität aufweisen.
  • Wie in 1A dargestellt, wird eine dielektrische Schicht 104 auf der Löseschicht 102 ausgebildet. Die untere Fläche der dielektrischen Schicht 104 kann in Kontakt mit der oberen Fläche der Löseschicht 102 stehen. In einigen Ausführungsformen wird die dielektrische Schicht 104 aus einem Polymer, wie z. B. Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, ausgebildet. In anderen Ausführungsformen wird die dielektrische Schicht 104 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG) oder dergleichen gebildet. Andere Materialien können ebenfalls verwendet werden. Die dielektrische Schicht 104 kann mithilfe eines beliebigen geeigneten Abscheidungsprozesses, wie z. B. einer Rotationsbeschichtung, einer chemischen Gasphasenabscheidung (CVD), eines Laminierens, dergleichen oder einer Kombination davon ausgebildet werden.
  • Wie in 1B dargestellt, werden leitfähige Merkmale 106 auf der dielektrischen Schicht 104 ausgebildet. Um die leitfähigen Merkmale 106 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 104 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht einer Struktur der leitfähigen Merkmale 106. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Merkmale 106, wie dargestellt. In einigen Ausführungsformen sind die leitfähigen Merkmale 106 leitfähige Leitungen, die zum Beispiel Versorgungs-, Masse- und/oder Signalleitungen an anschließend angebrachte Dies bereitstellen. Die leitfähigen Merkmale 106 können sich ferner zu einem Außenumfang der dielektrischen Schicht 104 erstrecken, um Eingabe-/Ausgabekontakte (I/O-Kontakte) auf Seitenwänden des fertiggestellten Package bereitzustellen, wie nachstehend ausführlicher erläutert.
  • In 1C wird eine dielektrische Schicht 108 auf den leitfähigen Merkmalen 106 und der dielektrischen Schicht 104 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 108 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 108 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • In 1D wird die dielektrische Schicht 108 dann strukturiert. Das Strukturieren bildet Öffnungen, um Abschnitte der leitfähigen Merkmale 106 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 108 mit Licht, wenn die dielektrische Schicht 108 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 108 ein lichtempfindliches Material ist, kann die dielektrische Schicht 108 nach der Belichtung entwickelt werden.
  • In 1E werden leitfähige Merkmale 110 (die z. B. Kontaktpads 110A und I/O-Kontakte 110C umfassen) mit Durchkontaktierungen (z. B. Durchkontaktierungen 110B) auf der dielektrischen Schicht 108 ausgebildet. Um die leitfähigen Merkmale auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 108 und in Öffnungen durch die dielektrische Schicht 108 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Merkmalen 110. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens.
  • Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden Kontaktpads 110A, leitfähige Durchkontaktierungen 110B und I/O-Kontakte 110C. Die Kontaktpads 110A können als Bondpads zum Bonden von Dies (siehe 1F) in nachfolgenden Prozessschritten verwendet werden. Die leitfähigen Durchkontaktierungen 110B werden in Öffnungen durch die dielektrische Schicht 108 ausgebildet, um die Kontaktpads 110A z. B. mit den leitfähigen Merkmalen 106 elektrisch zu verbinden. Die I/O-Kontakte 110C können verwendet werden, um anschließend das fertiggestellte Package an ein anderes Vorrichtungsmerkmal, wie z. B. eine Leiterplatte zu bonden. Mindestens ein Abschnitt der Kontakte 110C wird an einem Außenumfang des Trägers 100 angeordnet, um Kontakte an Seitenwänden des fertiggestellten Package bereitzustellen, wie nachstehend ausführlicher erläutert. Daher werden Umverteilungsschichten (RDLs) 111 ausgebildet.
  • 1F zeigt Dies 112, die an die Kontaktpads 110A zum Beispiel unter Verwendung von Verbindern 114 gebondet sind. In einigen Ausführungsformen sind die Verbinder 114 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps (Controlled Collapse Chip Connection), BGA-Balls (Ball Grid Array) oder dergleichen. Mehrere Dies 112 werden in jedem Die-Anordnungsgebiet 150A und 150B angeordnet. Obwohl lediglich zwei Dies derart dargestellt sind, dass sie in jedem Gebiet 150A/150B angeordnet werden, können Ausführungsformen eine beliebige Anzahl von Dies (z. B. mehr als zwei) in jedem Die-Anordnungsgebiet 150 umfassen. Dicken der Dies 112 (z. B. zwischen oberen und unteren Flächen gemessen) können gleich sein oder nicht. Die Dies 112 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen. In einer Ausführungsform sind alle Dies in dem fertiggestellten Package Passivvorrichtungs-Dies, die frei von jeglichen aktiven Gebieten sind. In anderen Ausführungsformen kann eine Kombination von Aktiv- und Passivvorrichtungs-Dies in einem Package aufgenommen werden.
  • Passivvorrichtungs-Dies einer Ausführungsform umfassen eine oder mehrere passive Vorrichtungen, wie z. B. Kondensatoren, Widerstände, Transformatoren, Induktivitäten, Kombinationen davon und dergleichen. Im Allgemeinen können Passivvorrichtungs-Dies im Wesentlichen frei von jeglichen aktiven Halbleitergebieten sein, und daher können Passivvorrichtungs-Dies frei von jeglichen Transistoren oder Dioden sein. Passivvorrichtungs-Dies einer Ausführungsform können lediglich eine einzelne diskrete passive Vorrichtung bereitstellen oder es können mehrere passive Vorrichtungen innerhalb eines einzelnen Die ausgebildet werden.
  • Aktivvorrichtungs-Dies einer Ausführungsform können ein Substrat, aktive Vorrichtungen und eine Verbindungsstruktur (nicht getrennt einzeln dargestellt) umfassen. Die Substrate von Aktivvorrichtungs-Dies können zum Beispiel dotiertes oder undotiertes Bulk-Silizium oder eine aktive Schicht aus einem SOI-Substrat (Silizium auf einem Isolator) umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie z. B. Silizium, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht) oder eine Siliziumoxidschicht sein. Die Isolationsschicht wird auf einem Substrat, wie z. B. Silizium- oder Glassubstrat, bereitgestellt. Alternativ kann das Substrat eines Aktivvorrichtungs-Die andere Elementhalbleiter, wie z. B. Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. Andere Substrate, wie z. B. mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden.
  • Aktive Vorrichtungen, wie z. B. Transistoren, Dioden, Fotodioden, und dergleichen, können an der oberen Fläche der Aktivvorrichtungssubstrate ausgebildet werden. In einigen Ausführungsformen können passive Vorrichtungen (z. B. Kondensatoren, Widerstände, Sicherungen und dergleichen) auch an der oberen Fläche des Aktivvorrichtungssubstrats oder in darüberliegenden Verbindungsstrukturen aufgenommen werden. Die Verbindungsstrukturen können über den aktiven Vorrichtungen und den Substraten ausgebildet werden. Die Verbindungsstrukturen können dielektrische Zwischenschichten (ILD) und/oder dielektrische Zwischenmetallschichten (IMD) umfassen, die leitfähige Merkmale (z. B. leitfähige Leitungen und Durchkontaktierungen, die Kupfer, Aluminium, Wolfram, Kombinationen davon und dergleichen umfassen) enthalten, welche unter Verwendung eines geeigneten Verfahrens ausgebildet werden. Die ILD- und IMD-Schichten können Low-k-Dielektrikumsmaterialien umfassen, die zum Beispiel k-Werte, die niedriger als ungefähr 4,0 oder sogar 2,0 sind, aufweisen und zwischen solchen leitfähigen Merkmalen angeordnet sind. In einigen Ausführungsformen können die ILD- und IMD-Schichten zum Beispiel aus Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), SiOxCy, Spin-On-Glas, Spin-On-Polymeren, Silizium-Kohlenstoff-Material, Verbindungen davon, Zusammensetzungen davon, Kombinationen davon oder dergleichen, gefertigt werden, die mithilfe eines beliebigen geeigneten Verfahrens, wie z. B. einer Rotationsbeschichtung, einer chemischen Gasphasenabscheidung (CVD) und einer Plasma-gestützten CVD (PECVD) ausgebildet werden. Die Verbindungsstrukturen verbinden elektrisch verschiedene aktive Vorrichtungen, um funktionsfähige Schaltungen der Aktivvorrichtungs-Dies auszubilden. Die durch derartige Schaltungen bereitgestellten Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteilung, Eingabe-/Ausgabeschaltungen oder dergleichen umfassen. Ein Fachmann wird einsehen, dass die vorstehenden Beispiele zu Veranschaulichungszwecken bereitgestellt werden, um Anwendungen verschiedener Ausführungsformen weiter zu erläutern, und in keiner Weise als Beschränkung der Ausführungsformen gedacht sind. Andere Schaltungen können verwendet werden, wie es für eine gegebene Anwendung geeignet ist.
  • I/O- und Passivierungsmerkmale können über der Verbindungsstruktur jedes Aktivvorrichtungs-Die ausgebildet werden. Zum Beispiel können Kontaktpads über der Verbindungsstruktur ausgebildet werden und können mit den aktiven Vorrichtungen über die verschiedenen leitfähigen Merkmale in der Verbindungsstruktur elektrisch verbunden werden. Die Kontaktpads können ein leitfähiges Material, wie z. B. Aluminium, Kupfer und dergleichen umfassen. Außerdem können eine oder mehrere Passivierungsschichten über den Verbindungsstrukturen und den Kontaktpads ausgebildet werden. In einigen Ausführungsformen können die Passivierungsschichten aus nicht organischen Materialien, wie z. B. Siliziumoxid, nicht dotiertem Silikatglas, Siliziumoxinitrid und dergleichen, ausgebildet werden. Andere geeignete Passivierungsmaterialien können ebenfalls verwendet werden. Abschnitte der Passivierungsschichten können Randabschnitte der Kontaktpads abdecken. Zusätzliche Verbindungsmerkmale, wie z. B. zusätzliche Passivierungsschichten, leitfähige Säulen und/oder UBM-Schichten (Under-Bump-Metallurgy) können auch fakultativ über den Kontaktpads ausgebildet werden.
  • Die verschiedenen Merkmale der Dies 112 können mithilfe eines beliebigen geeigneten Verfahrens ausgebildet werden und werden hier nicht ausführlicher beschrieben. Außerdem sind die allgemeinen Merkmale und die Konfiguration der Dies 112, die vorstehend beschrieben wurden, lediglich ein Ausführungsbeispiel, und die Dies 112 können eine beliebige Kombination einer beliebiger Anzahl der vorstehenden Merkmale sowie andere Merkmale umfassen.
  • Die Dies 112 werden mit den leitfähigen Merkmalen 106 mithilfe der leitfähigen Merkmale 110 elektrisch verbunden. In einer Ausführungsform, in der die Dies 112 lediglich Passivvorrichtungs-Dies umfassen, stellen die leitfähigen Merkmale 106 Versorgungsleitungen und Masseleitungen an die Dies 112 bereit. Zum Beispiel liefert 1G eine Draufsicht auf ein Beispiellayout für die leitfähigen Merkmale 106 in einem Die-Anordnungsgebiet 150. Die Positionen der Verbinder 114 sind in 1G als Referenz angegeben. Wie in 1G dargestellt, umfassen die leitfähigen Merkmale 106 einen ersten Abschnitt 106A und einen zweiten Abschnitt 106B, der mit dem ersten Abschnitt 106A verschränkt ist. Der erste Abschnitt 106A kann E-förmig sein, während der zweite Abschnitt 106B einer seitlichen U ähnelt. In einer Ausführungsform stellt der erste Abschnitt 106A eine Versorgungsleitung bereit, während der zweite Abschnitt 106B eine Masseleitung bereitstellt. In einer anderen Ausführungsform stellt der erste Abschnitt 106A eine Masseleitung bereit, während der zweite Abschnitt 106B eine Versorgungsleitung bereitstellt. Andere Ausgestaltungen der leitfähigen Merkmale 106 können in anderen Ausführungsformen verwendet werden. Wenn die Dies 112 Aktivvorrichtungs-Dies umfassen, können außerdem die leitfähigen Merkmale 106 ferner eine oder mehrere Signalleitungen umfassen.
  • In 1H sind die verschiedenen Komponenten in einer Moldmasse 116 gekapselt. In Ausführungsformen umfasst die Moldmasse 116 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen vergossenen Underfill (Molded Underfill, MUF), oder ein anderes formbares Material. Die Moldmasse 116 kann die Dies 112 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 116 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 116 angebracht werden, um obere Flächen der Dies 112 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen.
  • In 1I wird ein Debonden eines Trägersubstrats durchgeführt, um das Trägersubstrat 100 von den RDLs 111, z. B. der dielektrischen Schicht 104, abzutrennen (debonden). Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z. B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 118 angeordnet.
  • Wie weiter in 1I dargestellt, kann ein Vereinzelungsprozess (nicht dargestellt) entlang eines Ritzrahmens 120, z. B. zwischen benachbarten Gebieten 150 (als 150A und 150B beschriftet) durchgeführt werden. In der dargestellten Ausführungsform erstreckt sich der Ritzrahmen 120 durch die leitfähigen Merkmale 106 und 110. Zum Beispiel kann sich der Ritzrahmen 120 durch die I/O-Kontakte 110C erstrecken. Das Durchsägen vereinzelt Packages in einem Gebiet (z. B. Gebiet 150A) von anderen Packages, die in anderen Gebieten (z. B. dem Gebiet 150B) ausgebildet sind. Da das Durchsägen entlang des Ritzrahmens 120 vorgenommen wird, kann das Durchsägen ferner durch die leitfähigen Merkmale 106 und 110, wie z. B. die I/O-Kontakte 110C, schneiden.
  • Die Vereinzelung kann unter Verwendung eines geeigneten Prozesses durchgeführt werden, der zum Beispiel eine mechanische Säge/Klinge, einen Laser, Kombinationen davon oder dergleichen verwendet. In einigen Ausführungsformen kann der Vereinzelungsprozess gemäß einer Dicke T4 der leitfähigen Merkmale (z. B. einer Kombination der leitfähigen Merkmale 106 und 110) innerhalb der RDL 111 gewählt werden. Wenn zum Beispiel die Dicke T4 ungefähr 20 μm bis ungefähr 30 μm beträgt, kann ein mechanisches Zertrennen (Dicing), Laser-Grooving, wasserunterstütztes Laserschneiden oder eine Kombination davon für die Vereinzelung verwendet werden. Das mechanische Zertrennen (Dicing) kann ein Verwenden einer Säge umfassen, die eine Breite aufweist, welche größer ist als ungefähr 35 μm, und kann vorteilhafterweise als eine kostengünstige Option mit einem verhältnismäßig hohem Wafer-pro-Stunde-Durchsatz (WPH-Durchsatz) gewählt werden. Das Laser-Grooving kann ein Verwenden eines Lasers umfassen, der eine Breite von unter ungefähr 50 μm aufweist, und kann vorteilhafterweise für reduzierte Herstellungsdefekte (z. B. eine reduzierte Kupferverschmierung) und eine höhere Genauigkeit gewählt werden. Das wasserunterstützte Laserschneiden kann ein Verwenden eines Lasers umfassen, der eine Breite von ungefähr 50 μm bis ungefähr 80 μm aufweist, und kann vorteilhafterweise für reduzierte Herstellungsdefekte (z. B. eine reduzierte Kupferverschmierung) und eine höhere Genauigkeit bei einem verhältnismäßig hohen Wafer-pro-Stunde-Durchsatz (WPH-Durchsatz) gewählt werden. Wenn, als ein anderes Beispiel, die Dicke T4 größer ist als ungefähr 100 μm, kann wasserunterstütztes Laserschneiden, ein Oberfräsenbearbeiten oder eine Kombination davon für die Vereinzelung verwendet werden. Das wasserunterstützte Laserschneiden kann ein Verwenden eines Lasers umfassen, der eine Breite von ungefähr 50 μm bis ungefähr 80 μm aufweist, und kann vorteilhafterweise für reduzierte Herstellungsdefekte (z. B. eine reduzierte Kupferverschmierung) und eine höhere Genauigkeit bei einem verhältnismäßig hohen Wafer-pro-Stunde-Durchsatz (WPH-Durchsatz) gewählt werden. Das Oberfräsenbearbeiten kann ein Verwenden einer Oberfräse mit einem Messer (mit Messern) umfassen, das (die) eine Breite von ungefähr 100 μm aufweist (aufweisen), und kann vorteilhafterweise für reduzierte Herstellungskosten ausgewählt werden.
  • 1J veranschaulicht das fertiggestellte Vorrichtungs-Package 122. Das Package 122 umfasst mehrere Dies 112, die in einer Moldmasse 116 gekapselt sind. Fan-Out-RDLs 111, die leitfähige Merkmale (z. B. die leitfähigen Merkmale 106 und 110) aufweisen, sind mit den Dies 112 elektrisch verbunden, und Fan-Out-RDLs können sich seitlich über Kanten der Dies 112 hinaus erstrecken, um eine für elektrische Leitungsführung an die Dies 112 verfügbare Fläche zu vergrößern.
  • Das Package 122 weist eine dicke T1 auf, die zwischen ungefähr 120 μm bis ungefähr 170 μm betragen kann. Zum Beispiel beträgt in einer Ausführungsform die Dicke T1 ungefähr 137 μm. In solchen Ausführungsformen kann eine Dicke T2 der dielektrischen Schicht 104 ungefähr 7 μm betragen, eine Dicke T3 der dielektrischen Schicht 108 kann ungefähr 10 μm betragen, eine Dicke T4 der leitfähigen Merkmale (z. B. der Kombination der leitfähigen Merkmale 106 und 110) in den RDLs 111 kann ungefähr 20 μm bis ungefähr 30 μm betragen, eine Dicke T5 eines Abstands zwischen einer Unterseite des Die 112 und einer oberen Fläche der RDLs 111 kann ungefähr 30 μm betragen, eine Dicke T6 eines ersten Die 112 kann ungefähr 50 μm oder mehr betragen, eine Dicke T7 eines zweiten Die 112 kann ungefähr 70 μm betragen, und eine Dicke T8 zwischen einer oberen Fläche des zweiten Die 112 und einer oberen Fläche der Moldmasse 116 kann ungefähr 20 μm betragen. In anderen Ausführungsformen können das Package 122 und/oder die verschiedenen Merkmale innerhalb des Package 122 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere als die bereitgestellten Werte.
  • Außerdem stellen, wie vorstehend erläutert, einige leitfähige Merkmale (z. B. die I/O-Kontakte 110C) in den RDLs 111 Kontaktpads bereit, die an Seitenwänden des Package 122 freigelegt sind. Da sich leitfähige Merkmale in den RDLs 111 zu einem Außenumfang des Package 122 erstrecken (siehe 1G) und da der Vereinzelungsprozess eine Seitenwand der leitfähigen Merkmale in den RDLs 110 freilegt, werden die I/O-Kontakte 110C an Seitenwänden des Package 122 freigelegt. Zum Beispiel ist eine freigelegte Fläche der I/O-Kontakte 110C im Wesentlichen senkrecht zu einer oberen Fläche 116A der Moldmasse 116 (z. B. einer den RDLs 111 entgegengesetzten Fläche 116A). Die I/O-Kontakte 110C können zwischen der dielektrischen Schicht 104 und der Moldmasse 116 angeordnet werden.
  • In verschiedenen Ausführungsformen kann das Package 122 eine beliebige Anzahl von I/O-Kontakten umfassen. Zum Beispiel veranschaulicht 1K eine perspektivische Ansicht eines Package 122A, das zwei I/O-Kontakte 110C aufweist. Ein Kontakt ist in 1K dargestellt, und der zweite Kontakt kann auf einer dem dargestellten Kontakt 110C entgegengesetzten Seite (nicht dargestellt) des Package angeordnet sein. In einer Vorrichtung mit zwei Anschlüssen einer Ausführungsform stellt ein erster I/O-Kontakt 110C eine Verbindung für Versorgungsleitungen bereit, während ein zweiter I/O-Kontakt 110c eine Verbindung für Masseleitungen bereitstellt. Als ein anderes Beispiel veranschaulicht 1L eine perspektivische Ansicht eines Package 122B, das mehr als zwei I/O-Kontakte 110C aufweist. Im Package 122B können mehrere I/O-Kontakte 110C auf einer Seite des Package angeordnet werden. Außerdem können einige Kontakte 110C eine Ecke des Package 122B umschließen und sind auf zwei Seiten des Package angeordnet.
  • Die I/O-Kontakte 110C können verwendet werden, um das Package 122 mit einem anderen Vorrichtungsmerkmal elektrisch zu verbinden. Zum Beispiel veranschaulicht 1M das Package 122, das an ein Substrat 150 gebondet ist. In einigen Ausführungsformen ist das Substrat 150 ein anderes Vorrichtungs-Package, ein Package-Substrat, ein PCB-Substrat, ein Interposer, eine Hauptplatine oder dergleichen. Das Substrat 150 kann leitfähige Kontaktpads 152 umfassen, und das Package 122 ist an das Substrat 150 durch Lötzinnbereiche 154 auf den Kontaktpads 152 gebondet. In einigen Ausführungsformen werden Lötzinnbereiche 154 (z. B. Lötzinnpaste) auf die Kontaktpads 152 angebracht, und das Package 122 wird dann unter Verwendung eines Bestückungswerkzeugs auf die Lötzinnbereiche 154 ausgerichtet und darauf angeordnet. Ein Wiederaufschmelzen (Reflow) wird anschließend durchgeführt, um das Package 122 an das Substrat 150 zu bonden. Nach dem Bonden kann ein Abstand 156 (z. B. ein Luftspalt) zwischen dem Package 122 und dem Substrat 150 verbeiben. In anderen Ausführungsformen wird der Abstand 156 eliminiert, so dass eine untere Fläche des Package 122 eine obere Fläche des Substrats 150 kontaktiert.
  • Der Lötzinnbereich 154 kann sich entlang von Seitenwänden des Package 122 erstrecken, um mit den I/O-Kontakten 110C an Seitenwänden des Package 122 elektrisch kontaktiert zu werden. Zum Beispiel stellt 1N eine Draufsicht auf die leitfähigen Merkmale 106 und die Lötzinnbereiche 154 auf Seitenwänden der I/O-Kontakte 110C bereit. Die Ausgestaltung von 1N kann der unter Bezugnahme auf 1G beschriebenen Ausgestaltung ähnlich sein, wobei gleiche Bezugszeichen gleiche Elemente anzeigen. 1O veranschaulicht eine alternative Ausgestaltung für die leitfähigen Merkmale 106, wobei ein erster Abschnitt 106A der leitfähigen Merkmale 106 ein Spiegelbild (sowohl in Bezug auf die horizontale als auch die vertikale Achse) eines zweiten Abschnitts 106B der leitfähigen Merkmale 106B ist. In 1O sind die Lötzinnbereiche 154 als Referenz veranschaulicht.
  • Unter erneuter Bezugnahme auf 1J umfasst das Package 122 eine Schicht von Umverteilungsleitungen (z. B. leitfähige Merkmale 106), um in dem bereitgestellten Package Versorgungs-, Masse- und/oder Signalleitungen bereitzustellen. Andere Ausführungsformen können Packages umfassen, die mehr als eine Schicht von Umverteilungsleitungen, wie z. B. zwei Schichten oder mehr als zwei Schichten, aufweisen. Zum Beispiel veranschaulicht 2A eine Querschnittsansicht eines Package 200, das mehrere Schichten von Umverteilungsleitungen aufweist. Das Package 200 kann dem Package 122 ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Das Package 200 umfasst jedoch mindestens eine zusätzliche Schicht von Umverteilungsleitungen, wie z. B. leitfähige Merkmale 204, die in einer dielektrischen Schicht 202 angeordnet sind. Die leitfähigen Merkmale 204 und die dielektrische Schicht 202 können den leitfähigen Merkmalen 106 und der dielektrischen Schicht 108 (sowohl hinsichtlich des Materials als auch des Ausbildungsverfahrens) ähnlich sein.
  • Zum Beispiel werden die leitfähigen Merkmale 204 mit Durchkontaktierungen auf der dielektrischen Schicht 108 ausgebildet. Als ein Beispiel zum Ausbilden der leitfähigen Merkmale 204 werden Öffnungen durch die dielektrische Schicht 108 strukturiert, um die darunterliegenden leitfähigen Merkmale 106 freizulegen. Eine Keimschicht (nicht dargestellt) wird über der dielektrischen Schicht 108 und in Öffnungen durch die dielektrische Schicht 108 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Merkmalen 204. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Merkmale 204.
  • Anschließend wird eine dielektrische Schicht 202 auf den leitfähigen Merkmalen 204 und der dielektrischen Schicht 108 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht 202 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 108 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 202 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 202 wird dann strukturiert. Das Strukturieren bildet Öffnungen, um Abschnitte der leitfähigen Merkmale 204 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 202 mit Licht, wenn die dielektrische Schicht 202 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 202 ein lichtempfindliches Material ist, kann die dielektrische Schicht 202 nach dem Belichten entwickelt werden. Die leitfähigen Merkmale 110 können dann auf der strukturierten dielektrischen Schicht 202 unter Verwendung eines ähnlichen Prozesses wie vorstehend erläutert ausgebildet werden.
  • Die leitfähigen Merkmale 204 stellen zusätzliche Flexibilität bei dem Leitungsführungs-Layoutdesign bereit. Zum Beispiel veranschaulichen 2B und 2C jeweils Draufsichten auf die leitfähigen Merkmale 106 bzw. die leitfähigen Merkmale 204 im Package 200. In Ausführungsformen, in denen die Dies 112 Passivvorrichtungs-Dies sind, können die leitfähigen Merkmale 106 und 204 Versorgungsleitungen und Masseleitungen bereitstellen. In einer Ausführungsform stellt die leitfähige Struktur 206 Versorgungsleitungen bereit, während die leitfähige Struktur 208 Masseleitungen bereitstellt. In einer anderen Ausführungsform stellt die leitfähige Struktur 206 Masseleitungen bereit, während die leitfähige Struktur 208 Versorgungsleitungen bereitstellt. In den leitfähigen Merkmalen 106 ist die leitfähige Struktur 206 im Wesentlichen rechteckig mit hindurch angeordneten Durchgangslöchern 210. Die leitfähige Struktur 208 wird in den Durchgangslöchern 210 angeordnet und kann von der leitfähigen Struktur 206 (z. B. durch einen Abschnitt der dielektrischen Schicht 108 in dem Durchgangsloch 210) isoliert sein. Die leitfähige Struktur 206 kann ferner Durchkontaktierungen für eine Leitungsführung zu den oberen leitfähigen Merkmalen 204 umfassen, und die Position derartiger Durchkontaktierungen ist mithilfe der gestrichelten Linien 206' dargestellt. In den leitfähigen Merkmalen 204 ist die leitfähige Struktur 208 im Wesentlichen rechteckig mit hindurch angeordneten Durchgangslöchern 212. Die leitfähige Struktur 206 wird in den Durchgangslöchern 212 angeordnet und kann von der leitfähigen Struktur 208 (z. B. durch einen Abschnitt der dielektrischen Schicht 202 in dem Durchgangsloch 212) isoliert sein. Die leitfähige Struktur 208 kann ferner Durchkontaktierungen für eine Leitungsführung zu den unteren leitfähigen Merkmalen 206 umfassen, und die Position derartiger Durchkontaktierungen ist mithilfe der gestrichelten Linien 208' dargestellt. In anderen Ausführungsformen können die leitfähigen Merkmale in den RDLs 111 andere Ausgestaltungen aufweisen.
  • 3A bis 3G zeigen Querschnitts- und perspektivische Ansichten verschiedener Zwischenstufen der Herstellung eines Vorrichtungs-Package gemäß verschiedenen anderen Ausführungsformen. 3A zeigt ein Trägersubstrat 100, eine Löseschicht 102 und über der Löseschicht 102 ausgebildete RDLs 111. Die RDLs 111 können eine dielektrische Schicht 104, leitfähige Merkmale 106 (z. B. leitfähige Leitungen), eine dielektrische Schicht 108 und leitfähige Merkmale 110 (z. B. Kontaktpads 110A, Durchkontaktierungen 110E und I/O-Kontakte 110C) umfassen. Die verschiedenen Merkmale von 3A können den Merkmalen des Package 122 (siehe 1J) ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Außerdem können verschiedene Prozessschritte, die den vorstehend unter Bezugnahme auf 1A bis 1E beschriebenen ähnlich sind, verwendet werden, um die in 3A dargestellte Struktur zu erzielen. Daher wird eine weitere Beschreibung dieser Prozesse der Kürze halber ausgelassen. Obwohl 3A RDLs 111 darstellt, die eine Schicht von leitfähigen Leitungen (z. B. die leitfähigen Merkmale 106) umfassen, können andere Ausführungsformen eine beliebige Anzahl von leitfähigen Leitungen umfassen (wie z. B. unter Bezugnahme auf 2A beschrieben). Die leitfähigen Merkmale in den RDLs 111 können eine beliebige geeignete Struktur aufweisen, wie z. B. die unter Bezugnahme auf 1G, 1O, 2B, 2C beschriebenen Strukturen oder dergleichen.
  • In 3B sind die I/O-Kontakte 110C zu einer Höhe T10 verlängert. Zum Beispiel wird ein zusätzliches leitfähiges Material auf den I/O-Kontakten 110C ausgebildet. Um das zusätzliche leitfähige Material auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über den I/O-Kontakten 110C ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. In anderen Ausführungsformen werden I/O-Kontakte 110c als die Keimschicht verwendet, und eine separate Keimschicht wird nicht abgeschieden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den I/O-Kontakten 110c, und der Fotolack kann die Kontaktpads 110A maskieren. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und fakultativ Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die I/O-Kontakte 110C. Die I/O-Kontakte 110C weisen eine Gesamtdicke T10 (z. B. eine Kombination des zusätzlichen leitfähigen Materials, der leitfähigen Merkmale 110 und der leitfähigen Merkmale 106) von ungefähr 110 μm bis ungefähr 160 μm auf.
  • 3C zeigt Dies 112, die an die Kontaktpads 110A zum Beispiel unter Verwendung von Verbindern 114 gebondet sind. Die Dies 112 können zwischen benachbarten I/O-Kontakten 110C angeordnet werden. In einigen Ausführungsformen sind die Verbinder 114 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls oder dergleichen. Mehrere Dies 112 werden in jedem Die-Anordnungsgebiet 150A und 150B angeordnet. Obwohl lediglich zwei Dies derart dargestellt sind, dass sie in jedem Gebiet 150A/150B angeordnet werden, können außerdem Ausführungsformen eine beliebige Anzahl von Dies (z. B. mehr als zwei) in jedem Die-Anordnungsgebiet 150 umfassen. Dicken der Dies 112 (z. B. zwischen oberen und unteren Flächen gemessen) können gleich sein oder nicht. Die Dies 112 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen.
  • Die Dies 112 werden mit leitfähigen Merkmalen in den RDLs 111 (z. B. den leitfähigen Merkmalen 106) mithilfe der leitfähigen Merkmale 110 elektrisch verbunden. In einer Ausführungsform, in der die Dies 112 lediglich Passivvorrichtungs-Dies umfassen, stellen die leitfähigen Merkmale in den RDLs 111 (z. B. die leitfähigen Merkmale 106) Versorgungsleitungen und Masseleitungen an die Dies 112 bereit. Zum Beispiel können die leitfähigen Merkmale in den RDLs 111 (z. B. die leitfähigen Merkmale 106) eine Struktur aufweisen wie unter Bezugnahme auf 1G, 1O, 2B und/oder 2C beschrieben.
  • In 3D sind die verschiedenen Komponenten in einer Moldmasse 116 gekapselt. In Ausführungsformen umfasst die Moldmasse 116 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen MUF, oder ein anderes formbares Material. Die Moldmasse 116 kann die Dies 112 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 116 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 116 angebracht werden, um obere Flächen der Dies 112 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen. Nach dem Härten kann ein Planarisierungsprozess (z. B. ein chemisch-mechanisches Polieren (CMP), mechanisches Schleifen oder dergleichen) auf die Moldmasse 116 angewendet werden, um die I/O-Kontakte 110C freizulegen. Nach der Planarisierung können obere Flächen der Moldmasse 116 und der I/O-Kontakte 110C im Wesentlichen auf gleicher Höhe liegen.
  • In 3E wird ein Debonden des Trägersubstrats durchgeführt, um das Trägersubstrat 100 von den RDLs 111, z. B. der dielektrischen Schicht 104, abzutrennen (debonden). Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z. B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 118 angeordnet.
  • Wie weiter in 3E dargestellt, kann ein Vereinzelungsprozess (nicht dargestellt) entlang von Ritzrahmen 120, z. B. zwischen benachbarten Gebieten 150 (als 150A und 150B beschriftet) durchgeführt werden. In der dargestellten Ausführungsform erstreckt sich der Ritzrahmen 120 durch die leitfähigen Merkmale 106 und 110. Zum Beispiel kann sich der Ritzrahmen 120 durch die I/O-Kontakte 110C erstrecken. Das Durchsägen vereinzelt Packages in einem Gebiet (z. B. dem Gebiet 150A) von anderen Packages, die in anderen Gebieten (z. B. dem Gebiet 150B) ausgebildet sind. Da das Durchsägen entlang des Ritzrahmens 120 vorgenommen wird, kann das Durchsägen ferner durch die leitfähigen Merkmale 106 und 110, wie z. B. die I/O-Kontakte 110C, schneiden. Die Vereinzelung kann unter Verwendung eines geeigneten Prozesses durchgeführt werden, der zum Beispiel eine mechanische Säge/Klinge, einen Laser, Kombinationen davon oder dergleichen verwendet. In einigen Ausführungsformen kann der Vereinzelungsprozess gemäß einer Dicke T10 der leitfähigen Merkmale (z. B. einer Kombination der leitfähigen Merkmale 106 und 110) innerhalb der RDL 111 gewählt werden, wie vorstehend beschrieben.
  • 3F veranschaulicht das fertiggestellte Vorrichtungs-Package 300. Das Package 300 umfasst mehrere Dies 112, die in einer Moldmasse 116 gekapselt sind. Fan-Out-RDLs 111, die leitfähige Merkmale (z. B. die leitfähigen Merkmale 106 und 110) aufweisen, sind mit den Dies 112 elektrisch verbunden, und Fan-Out-RDLs können sich seitlich über Kanten der Dies 112 hinaus erstrecken, um eine für elektrische Leitungsführung an die Dies 112 verfügbare Fläche zu vergrößern.
  • Das Package 300 weist eine Dicke T11 auf, die zwischen ungefähr 120 μm bis ungefähr 170 μm betragen kann. In solchen Ausführungsformen kann eine Dicke T12 der dielektrischen Schicht 104 ungefähr 7 μm betragen, eine Dicke T13 der dielektrischen Schicht 108 kann ungefähr 10 μm betragen, eine Dicke T10 der leitfähigen Merkmale (z. B. der Kombination der leitfähigen Merkmale 106 und 110) in den RDLs 111 kann ungefähr 20 μm bis ungefähr 30 μm betragen, eine Dicke T14 eines Abstands zwischen einer Unterseite des Die 112 und einer oberen Fläche der RDLs 111 kann ungefähr 30 μm betragen, eine Dicke T15 eines ersten Die 112 kann ungefähr 50 μm oder mehr betragen, eine Dicke T16 eines zweiten Die 112 kann ungefähr 70 μm betragen, und eine Dicke T17 zwischen einer oberen Fläche des zweiten Die 112 und einer oberen Fläche der Moldmasse 116 kann ungefähr 20 μm betragen. In anderen Ausführungsformen können das Package 300 und/oder die verschiedenen Merkmale innerhalb des Package 300 andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • Außerdem stellen, wie vorstehend erläutert, einige leitfähige Merkmale (z. B. die I/O-Kontakte 110C) in den RDLs 111 Kontaktpads bereit, die an Seitenwänden des Package 122 freigelegt sind. Zum Beispiel sind die I/O-Kontakte 110C an Seitenwänden des Package 122 freigelegt. Eine freigelegte Fläche der I/O-Kontakte 110C ist im Wesentlichen senkrecht zu einer oberen Fläche 116A der Moldmasse 116 (z. B. einer den RDLs 111 entgegengesetzten Fläche 116A). Die I/O-Kontakte 110C können sich ferner zu der oberen Fläche 116A der Moldmasse 116 erstrecken. Daher sind die I/O-Kontakte 110C an mindestens zwei Seiten (z. B. einer Seitenwand und der oberen Fläche) des Package 300 freigelegt.
  • In verschiedenen Ausführungsformen kann das Package 300 eine beliebige Anzahl von I/O-Kontakten umfassen. Zum Beispiel veranschaulicht 3G eine perspektivische Ansicht eines Package 300A, das zwei I/O-Kontakte 110C aufweist. Ein Kontakt ist in 3G dargestellt, und der zweite Kontakt kann auf einer dem dargestellten Kontakt 110C entgegengesetzten Seite (nicht dargestellt) des Package angeordnet sein. In einer Vorrichtung mit zwei Anschlüssen einer Ausführungsform stellt ein erster I/O-Kontakt 110C eine Verbindung für Versorgungsleitungen bereit, während ein zweiter I/O-Kontakt 110C eine Verbindung für Masseleitungen bereitstellt. Als ein anderes Beispiel veranschaulicht 3H eine perspektivische Ansicht eines Package 300B, das mehr als zwei I/O-Kontakte 110C aufweist. Im Package 300B können mehrere I/O-Kontakte 110C auf einer Seite des Package angeordnet werden. Außerdem können einige Kontakte 1100 eine Ecke des Package 300B umschließen und auf mindestens drei Seiten des Package 300B angeordnet sein.
  • Die I/O-Kontakte 110C können verwendet werden, um das Package 300 mit einem anderen Vorrichtungsmerkmal elektrisch zu verbinden. Zum Beispiel veranschaulicht 3I ein Package 300, das an ein Substrat 150 durch Lötzinnbereiche 154 auf Seitenwänden der I/O-Kontakte 110C gebondet ist. In einigen Ausführungsformen kann das Package 300 derart ausgerichtet werden, dass eine Fläche 116A der Moldmasse 116 (z. B. die den RDLs 111 gegenüberliegende Fläche der Moldmasse 116) dem Substrat 150 zugewandt ist. Daher kann ein Abschnitt des Lötzinnbereichs 154, der zwischen dem Substrat 150 und dem Package 300 angeordnet ist, eine freigelegte seitliche Fläche der I/O-Kontakte 110C (z. B. eine Fläche der I/O-Kontakte 110C, die im Wesentlichen auf gleicher Höhe mit der Fläche 116A der Moldmasse 116 liegt) kontaktieren. Da sich die I/O-Kontakte 110C zu der Fläche 116A der Moldmasse 116, die den RDLs 111 gegenüberliegt, erstrecken, können mehrere Packages 300 vertikal gebondet und auf dem Substrat 150 gestapelt werden, wie in 3J dargestellt. Zum Beispiel können zwei Packages 300 vertikal derart gestapelt werden, dass die I/O-Kontakte 110C vertikal ausgerichtet sind. Zum Beispiel kreuzt eine Linie, die zu einer seitlichen Fläche der I/O-Kontakte 110C senkrecht ist, die I/O-Kontakte 110C beider Packages 300 in der gestapelten Vorrichtung. In einer Ausführungsform können die Packages 300 zum Beispiel durch Lötzinnbereiche 154 gebondet werden, und die I/O-Kontakte 110C verschiedener Packages können direkt aneinander grenzen und einander kontaktieren. In anderen Ausführungsformen kann ein Lötzinnbereich (nicht dargestellt) zwischen den Packages 300 auf seitlichen Flächen der I/O-Kontakte 110C angeordnet werden. Indem ein vertikales Stapeln mehrerer Packages 300 ermöglicht wird, kann vorteilhafterweise eine erhöhte Komponentendichte erzielt werden. Der Lötzinnbereich 154 kann sich entlang von Seitenwänden der Packages 300 erstrecken, um mit den I/O-Kontakten 110C an Seitenwänden der Packages 300 elektrisch kontaktiert zu werden.
  • 4A bis 4I zeigen Querschnittsansichten und Draufsichten auf verschiedene Zwischenstufen der Fertigung eines Vorrichtungs-Package gemäß verschiedenen anderen Ausführungsformen. 4A zeigt ein Trägersubstrat 100, eine Löseschicht 102 und über der Löseschicht 102 ausgebildete RDLs 111. Die RDLs 111 können eine dielektrische Schicht 104, leitfähige Merkmale 106 (z. B. leitfähige Leitungen), eine dielektrische Schicht 108 und leitfähigen Merkmale 110 umfassen. Die verschiedenen Merkmale von 4A können den Merkmalen des Package 122 ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Außerdem können verschiedene Prozessschritte, die den vorstehend unter Bezugnahme auf 1A bis 1E beschriebenen ähnlich sind, verwendet werden, um die in 4A dargestellte Struktur zu erzielen. Daher wird eine weitere Beschreibung dieser Prozesse der Kürze halber ausgelassen. Jedoch umfassen in 4A die leitfähigen Merkmale 110 keine Seitenwand-I/O-Kontakte 110C (siehe 1J). Obwohl 4A RDLs 111 darstellt, die eine Schicht von leitfähigen Leitungen (z. B. die leitfähigen Merkmale 106) umfassen, können andere Ausführungsformen eine beliebige Anzahl von leitfähigen Leitungen umfassen (wie z. B. unter Bezugnahme auf 2A beschrieben). Die leitfähigen Merkmale in den RDLs 111 können eine beliebige geeignete Struktur aufweisen, wie z. B. die unter Bezugnahme auf 1G, 1O, 2B, 2C beschriebenen Strukturen oder dergleichen.
  • 4B zeigt Dies 112, die an die Kontaktpads 110A zum Beispiel unter Verwendung von Verbindern 114 gebondet sind. In einigen Ausführungsformen sind die Verbinder 114 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls oder dergleichen. Mehrere Dies 112 werden in jedem Die-Anordnungsgebiet 150A und 150B angeordnet. Obwohl lediglich zwei Dies derart dargestellt sind, dass sie in jedem Gebiet 150A/150B angeordnet werden, können außerdem Ausführungsformen eine beliebige Anzahl von Dies (z. B. mehr als zwei) in jedem Die-Anordnungsgebiet 150 umfassen. Dicken der Dies 112 (z. B. zwischen oberen und unteren Flächen gemessen) können gleich sein oder nicht. Die Dies 112 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen.
  • Die Dies 112 werden mit leitfähigen Merkmalen in den RDLs 111 (z. B. den leitfähigen Merkmalen 106) durch die Verbinder 114 elektrisch verbunden. In einer Ausführungsform, in der die Dies 112 lediglich Passivvorrichtungs-Dies umfassen, stellen die leitfähigen Merkmale in den RDLs 111 (z. B. die leitfähigen Merkmale 106) Versorgungsleitungen und Masseleitungen an die Dies 112 bereit. Zum Beispiel können die leitfähigen Merkmale in den RDLs 111 (z. B. die leitfähigen Merkmale 106) eine Struktur aufweisen wie unter Bezugnahme auf 1G, 1O, 2B und/oder 2C beschrieben.
  • In 4C sind die verschiedenen Komponenten in einer Moldmasse 116 gekapselt. In Ausführungsformen umfasst die Moldmasse 116 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen MUF, oder ein anderes formbares Material. Die Moldmasse 116 kann die Dies 112 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 116 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 116 angebracht werden, um obere Flächen der Dies 112 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen.
  • In 4D wird ein Debonden des Trägersubstrats durchgeführt, um das Trägersubstrat 100 von den RDLs 111, z. B. der dielektrischen Schicht 104, abzutrennen (debonden). Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z. B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 118 angeordnet.
  • Wie weiter in 4D dargestellt, werden, nachdem das Trägersubstrat 100 debondet wurde, Öffnungen 402 durch die dielektrische Schicht 104 ausgebildet, um Abschnitte der leitfähigen Merkmale 106 freizulegen. Die Öffnungen 402 können zum Beispiel unter Verwendung eines Laserbohrens, Ätzens oder dergleichen ausgebildet werden. Anschließend können, wie in 4E dargestellt, Verbinder 404 in den Öffnungen 402 in der dielektrischen Schicht 104 angeordnet werden. In einigen Ausführungsformen umfassen die Verbinder 404 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls und dergleichen.
  • Alternativ werden, nachdem das Trägersubstrat 100 debondet wurde, die leitfähigen Merkmale 406 in der dielektrischen Schicht 104 freigelegt, wie in 4F dargestellt. In einigen Ausführungsformen werden die leitfähigen Merkmale 406 in einem selben Prozess ausgebildet wie die leitfähigen Merkmale 106. Zum Beispiel können Öffnungen in der dielektrischen Schicht 104 vor dem Ausbilden der leitfähigen Merkmale 106 strukturiert werden. Während des Ausbildens der leitfähigen Merkmale 106 können derartige Öffnungen auch mit einem leitfähigen Material gefüllt werden, das zum Ausbilden der leitfähigen Merkmale 406 verwendet wurde. Das Freilegen der leitfähigen Merkmale 406 kann ein Entfernen von Abschnitten der dielektrischen Schicht 104 auf einer den leitfähigen Merkmalen 106 entgegengesetzten Seite der leitfähigen Merkmale 406 umfassen. Das Entfernen von Abschnitten der dielektrischen Schicht 104 kann einen beliebigen Strukturierungs- und/oder Planarisierungsprozess umfassen. Nachdem die leitfähigen Merkmale 406 freigelegt wurden, werden die Verbinder 404 auf den leitfähigen Merkmalen 406 angeordnet.
  • In 4G kann ein Vereinzelungsprozess (nicht dargestellt) entlang von Ritzrahmen 120, z. B. zwischen benachbarten Gebieten 150 (als 150A und 150B beschriftet) durchgeführt werden. Die Vereinzelung kann unter Verwendung eines geeigneten Prozesses durchgeführt werden, der zum Beispiel eine mechanische Säge/Klinge, einen Laser, Kombinationen davon oder dergleichen verwendet. In der dargestellten Ausführungsform erstreckt sich der Ritzrahmen 120 durch keine leitfähigen Merkmale in den RDLs 111, und die I/O-Kontakte werden lediglich durch die Verbinder 404, keine Seitenwand-I/O-Kontakte (z. B. die I/O-Kontakte 110C, siehe 1J) bereitgestellt. In anderen Ausführungsformen können die Verbinder 404 mit den Seitenwand-I/O-Kontakten (z. B. den I/O-Kontakten 110C, siehe 1J) kombiniert werden.
  • 4H veranschaulicht das fertiggestellte Vorrichtungs-Package 400. Das Package 400 umfasst mehrere Dies 112, die in einer Moldmasse 116 gekapselt sind. Fan-Out-RDLs 111, die leitfähige Merkmale (z. B. die leitfähigen Merkmale 106 und 110) aufweisen, sind mit den Dies 112 elektrisch verbunden, und die Fan-Out-RDLs 111 können sich seitlich über Kanten der Dies 112 hinaus erstrecken, um eine für elektrische Leitungsführung an die Dies 112 verfügbare Fläche zu vergrößern. Das Package 400 weist in Ausführungsformen, die eine Schicht von leitfähigen Leitungen in den RDLs 111 aufweisen, eine Dicke T18 auf, die zwischen ungefähr 120 μm bis ungefähr 170 μm betragen kann. In Ausführungsformen, die zwei Schichten von leitfähigen Leitungen in den RDLs 111 aufweisen, kann die Dicke T18 des Package 400 ungefähr 120 μm bis ungefähr 200 μm betragen. In anderen Ausführungsformen kann das Package 400 eine andere Dicke aufweisen, wie z. B. eine im Vergleich zu den bereitgestellten Werten größere oder geringere Dicke.
  • Außerdem werden, wie vorstehend erläutert, die I/O-Kontakte im Package 400 durch die Verbinder 404 bereitgestellt. Die Verbinder 404 können auf einer unteren Fläche des Package 400 (z. B. einer Fläche der RDLs 111, die den Dies 112 entgegengesetzt ist) angeordnet werden. Die Verbinder 404 können in einem Array ausgelegt werden (siehe 4I), um Außenverbinder für das Package 400 bereitzustellen. Obwohl 4I ein Array aus drei mal drei Verbindern 404 veranschaulicht, kann das Package 400 eine beliebige Anzahl von Verbindern 404 umfassen.
  • 4J zeigt eine Querschnittsansicht des Package 400, das an ein Substrat 150 durch die Verbinder 404 gebondet ist. Zum Beispiel kann das Package 400 auf dem Substrat 150 mithilfe eines Bestückungswerkzeugs angeordnet werden. Ein Wiederaufschmelzen (Reflow) kann dann durchgeführt werden, um die Verbinder 404 an die Kontaktpads 152 des Substrats 150 zu bonden. 4K zeigt eine andere Ausführungsform, in der die Kontaktpads 152 durch leitfähige Leiterbahnen 406 ersetzt wurden. In solchen Ausführungsformen können die Verbinder 404 mehrere Seiten der leitfähigen Leiterbahnen 406 nach dem Bonden umschließen.
  • Wie vorstehend beschrieben, umfassen die Packages 122, 200, 300 und 400 jeweils lediglich eine Schicht von benachbarten Dies 112. Packages in anderen Ausführungsformen können mehrere Schichten von gestapelten Dies umfassen. Zum Beispiel zeigen 5A bis 5J Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer Vorrichtung, die gestapelte Dies gemäß einigen Ausführungsformen aufweist. In 5A sind ein Trägersubstrat 100, eine Löseschicht 102 und eine dielektrische Schicht 104 dargestellt. Das Trägersubstrat 100, die Löseschicht 102 und die dielektrische Schicht 104 können den in 1A bis 1B beschriebenen Merkmalen ähnlich sein.
  • Dies 112 werden an einer oberen Fläche der dielektrischen Schicht 104 mithilfe einer Haftschicht 502 angebracht. Die Dies 112 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen. Die Dies 112 können Kontaktpads 504 an einer oberen Fläche umfassen, die eine elektrische Verbindung mit einer Vorrichtung (mit Vorrichtungen) innerhalb der Dies 112 bereitstellen. Obwohl 5A einen einzelnen Die darstellt, der in jedem Die-Anordnungsgebiet 150A und 150B angebracht wird, kann in anderen Ausführungsformen (siehe z. B. 6A) eine beliebige Anzahl von Dies in den Gebieten 150A/150B angeordnet werden.
  • Das Haftmittel 502 wird auf Rückseiten der Dies 112 angeordnet und haftet die Dies 112 an der dielektrischen Schicht 104 in der Darstellung an. Das Haftmittel 502 kann ein beliebiges geeignetes Haftmittel, Epoxid, DAF oder dergleichen sein. Das Haftmittel 502 kann auf eine Rückseite der Dies 112, wie z. B. eine Rückseite des entsprechenden Halbleiterwafers, aufgetragen werden oder es kann über der Fläche des Trägersubstrats 100 aufgetragen werden. Die Dies 112 können z. B. durch Sägen oder Zertrennen (Dicing) vereinzelt und an die dielektrische Schicht 104 durch das Haftmittel 502 zum Beispiel unter Verwendung eines Bestückungswerkzeugs angehaftet werden.
  • In 5B werden die verschiedenen Komponenten in einer Moldmasse 116 gekapselt. In Ausführungsformen umfasst die Moldmasse 116 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen MUF, oder ein anderes formbares Material. Die Moldmasse 116 kann die Dies 112 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 116 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 116 angebracht werden, um obere Flächen der Dies 112 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen. Nach dem Härten kann eine Planarisierung angewendet werden, um die Kontaktpads 504 auf den Dies 112 freizulegen. Nach der Planarisierung können obere Flächen der Moldmasse 116 im Wesentlichen auf gleicher Höhe mit oberen Flächen der Kontaktpads 504 liegen.
  • In 5C wird eine dielektrische Schicht 506 auf der Moldmasse 116 und den Kontaktpads 504 abgeschieden. In einigen Ausführungsformen kann die dielektrische Schicht 506 ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen kann die dielektrische Schicht 506 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BPSG, oder dergleichen ausgebildet werden. Die dielektrische Schicht 506 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Wie weiter in 5C dargestellt, wird die dielektrische Schicht 506 nach der Abscheidung strukturiert. Das Strukturieren bildet Öffnungen, um Abschnitte der Kontaktpads 504 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 506 mit Licht, wenn die dielektrische Schicht 506 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 506 ein lichtempfindliches Material ist, kann die dielektrische Schicht 506 nach dem Belichten entwickelt werden.
  • In 5D werden leitfähige Merkmale 508 (als 508A und 508B beschriftet) mit Durchkontaktierungen auf der dielektrischen Schicht 506 ausgebildet. Um die leitfähigen Merkmale auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 506 und in Öffnungen durch die dielektrische Schicht 506 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Merkmalen 508. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Merkmale 508A und 508B. Leitfähige Durchkontaktierungen werden in Öffnungen durch die dielektrische Schicht 506 z. B. zu den Kontaktpads 504 ausgebildet. Die leitfähigen Merkmale 508 umfassen Kontaktpads 508A, z. B. um einen elektrischen Kontakt an andere Dies (siehe 5E) bereitzustellen, und I/O-Kontakte 508B, um z. B. I/O-Kontakte an andere Merkmale an Seitenwänden des fertiggestellten Vorrichtungs-Package bereitzustellen (siehe z. B. 5J). Die Kontaktpads 508A können mit den I/O-Kontakten 508B durch leitfähige Leitungen (nicht dargestellt), die auf der dielektrischen Schicht 506 ausgebildet sind, elektrisch verbunden werden.
  • In 5E wird eine dielektrische Schicht 510 auf den leitfähigen Merkmalen 508 und der dielektrischen Schicht 506 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 510 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen kann die dielektrische Schicht 510 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BPSG, oder dergleichen ausgebildet werden. Die dielektrische Schicht 510 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden. Die dielektrische Schicht 510 wird dann strukturiert. Das Strukturieren bildet Öffnungen, um Abschnitte der leitfähigen Merkmale 508 (z. B. die Kontaktpads 508A und die I/O-Kontakte 508B) freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 510 mit Licht, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 510 ein lichtempfindliches Material ist, kann die dielektrische Schicht 510 nach dem Belichten entwickelt werden.
  • In 5A werden die I/O-Kontakte 508B fakultativ zu einer Höhe T19 verlängert. Zum Beispiel wird ein zusätzliches leitfähiges Material auf den I/O-Kontakten 508B ausgebildet. In anderen Ausführungsformen werden die Kontakte 508B nicht verlängert (siehe z. B. 6B). Um das zusätzliche leitfähige Material auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über den I/O-Kontakten 508B ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. In anderen Ausführungsformen werden I/O-Kontakte 508B als die Keimschicht verwendet, und eine separate Keimschicht wird nicht abgeschieden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den I/O-Kontakten 508B. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. In einer Ausführungsform kann der Fotolack die Kontaktpads 508A nach dem Strukturieren maskieren. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und fakultativ Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die I/O-Kontakte 508B. Die I/O-Kontakte 508B weisen eine Gesamtdicke T19 von ungefähr 70 μm auf. Die Dicke T19 kann in anderen Ausführungsformen anders sein. Zum Beispiel kann in einer Ausführungsform, in der die I/O-Kontakte 508B nicht verlängert werden (siehe 6B), die Dicke T19 der I/O-Kontakte 508B ungefähr 20 μm bis ungefähr 30 μm betragen. In einer anderen Ausführungsform, in der die I/O-Kontakte 508B noch weiter verlängert werden, kann die Dicke T19 der I/O-Kontakte 508B ungefähr 100 μm bis ungefähr 200 μm betragen.
  • Daher werden die RDLs 511 (die z. B. die dielektrische Schicht 506, die leitfähigen Merkmale 508 und die dielektrische Schicht 510 umfassen) über den Dies 112 und der Moldmasse 116 ausgebildet. Obwohl die RDLs 511 eine besondere Ausgestaltung in 5F aufweisen, können die RDLs 511 in anderen Ausführungsformen eine beliebige Anzahl von leitfähigen Leitungsschichten umfassen. Zum Beispiel veranschaulicht 6B eine Ausführungsform, in der die RDLs 511 zusätzliche dielektrische Schichten (z. B. dielektrische Schichten 602A und 602B) zwischen den Dies 112 und der dielektrischen Schicht 506/den leitfähigen Merkmalen 508 umfassen. Die dielektrischen Schichten 602A und 602B umfassen jeweils leitfähige Merkmale 602A bzw. 604B, die Versorgungs-, Masse- und/oder Signalleitungen in dem fertiggestellten Vorrichtungs-Package bereitstellen können. Leitfähige Durchkontaktierungen, die sich durch die verschiedenen dielektrischen Schichten 602A, 602B und 506 erstrecken, verbinden elektrisch die leitfähigen Leitungen 604A/604B, die Kontaktpads 508A und die I/O-Kontakte 508B mit den Dies 112. Die leitfähigen Merkmale in den RDLs 511 können eine beliebige geeignete Struktur aufweisen, wie z. B. die unter Bezugnahme auf 1G, 1O, 2B, 2C beschriebenen Strukturen oder dergleichen.
  • 5G zeigt Dies 512, die an die Kontaktpads 508A zum Beispiel unter Verwendung von Verbindern 514 gebondet sind. Die Dies 112 können zwischen benachbarten I/O-Kontakten 508B angeordnet werden. In einigen Ausführungsformen sind die Verbinder 114 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls oder dergleichen. Obwohl lediglich ein einzelner Die 112 in jedem Die-Anordnungsgebiet 150A und 150B angeordnet ist, können andere Ausführungsformen eine beliebige Anzahl von Dies 512 in jedem Die-Anordnungsgebiet 150A/150B (siehe z. B. 6C) umfassen. Dicken der Dies 512 (z. B. in einem gleichen Gebiet oder in einem anderen Gebiet 150) können gleich sein oder nicht. Die Dies 512 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen. Die Dies 512 werden mit den Dies 112 durch leitfähige Merkmale in den RDLs 511 (z. B. die leitfähigen Merkmale 508) elektrisch verbunden. In einer Ausführungsform, in der die Dies 112 lediglich Passivvorrichtungs-Dies umfassen, stellen leitfähige Merkmale in den RDLs 511 (z. B. die leitfähigen Merkmale 508 und/oder die leitfähigen Merkmale 604A/604B in 6A) Versorgungsleitungen und Masseleitungen an die Dies 112 und 512 bereit. Obwohl 5G obere Flächen der Dies 512 und der I/O-Kontakte 508B derart darstellt, dass sie im Wesentlichen auf gleicher Höhe liegen, kann in anderen Ausführungsformen eine obere Fläche des I/O-Kontakts 508B niedriger als (wie z. B. in 6C dargestellt) oder höher als (wie z. B. 7A dargestellt) obere Flächen der Dies 512 sein.
  • In 5H werden die verschiedenen Komponenten über den RDLs 111 in einer Moldmasse 516 gekapselt. In Ausführungsformen umfasst die Moldmasse 516 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen MUF, oder ein anderes formbares Material. Die Moldmasse 516 kann die Dies 512 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 516 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 516 angebracht werden, um obere Flächen der Dies 512 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen. In einer Ausführungsform (wie z. B. in 7A dargestellt) kann eine Planarisierung nach dem Härten angewendet werden, um obere Flächen der I/O-Kontakte 508B freizulegen. In derartigen Ausführungsformen können obere Flächen der Moldmasse 516 im Wesentlichen auf gleicher Höhe mit oberen Flächen der I/O-Kontakte 508B nach der Planarisierung liegen.
  • In 5I wird ein Debonden des Trägersubstrats durchgeführt, um das Trägersubstrat 100 von der dielektrischen Schicht 104 abzutrennen (debonden). Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z. B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 118 angeordnet.
  • Wie weiter durch 5I dargestellt, kann ein Vereinzelungsprozess (nicht dargestellt) entlang von Ritzrahmen 120, z. B. zwischen benachbarten Gebieten 150 (als 150A und 150B beschriftet) durchgeführt werden. In der dargestellten Ausführungsform erstreckt sich der Ritzrahmen 120 durch die leitfähigen Merkmale in den RDLs 511. Zum Beispiel kann sich der Ritzrahmen 120 durch die I/O-Kontakte 508B erstrecken. Das Durchsägen vereinzelt Packages in einem Gebiet (z. B. dem Gebiet 150A) von anderen Packages, die in anderen Gebieten (z. B. dem Gebiet 150B) ausgebildet sind. Da das Durchsägen entlang des Ritzrahmens 120 vorgenommen wird, kann das Durchsägen ferner durch die I/O-Kontakte 508B schneiden. Die Vereinzelung kann unter Verwendung eines geeigneten Prozesses durchgeführt werden, der zum Beispiel eine mechanische Säge/Klinge, einen Laser, Kombinationen davon oder dergleichen verwendet. In einigen Ausführungsformen kann der Vereinzelungsprozess gemäß einer Dicke T19 der leitfähigen Merkmale (z. B. der I/O-Kontakte 508B) innerhalb der RDL 111 gewählt werden, wie vorstehend beschrieben.
  • 5J veranschaulicht das fertiggestellte Vorrichtungs-Package 500. Das Package 500 umfasst mehrere gestapelte Dies 112 und 512, die dazwischen angeordnete Fan-Out-RDLs 511 aufweisen. Die Fan-Out-RDLs 511 umfassen leitfähige Merkmale (z. B. die leitfähigen Merkmale 508A und 508B), die den Die 112 mit dem Die 512 elektrisch verbinden. Die Fan-Out-RDLs können sich seitlich über Kanten der Dies 112 und 512 hinaus erstrecken, um eine für eine elektrische Leitungsführung an die Dies 112 und 512 zur Verfügung stehende Fläche zu vergrößern.
  • Das Package 500 weist eine Dicke T20 auf, die ungefähr 181 μm betragen kann, wobei eine erste Lage (z. B. zwischen einer oberen Fläche der dielektrischen Schicht 104 und einer unteren Fläche der Moldmasse 116) eine Dicke T21 von ungefähr 74 μm aufweist und eine zweite Lage (z. B. zwischen einer unteren Fläche der Moldmasse 116 und einer unteren Fläche der Moldmasse 516) eine Dicke T22 von ungefähr 107 μm aufweist. In solchen Ausführungsformen kann eine Dicke T23 der dielektrischen Schicht 104 ungefähr 7 μm betragen, eine Dicke T24 der Haftschicht 502 kann ungefähr 10 μm betragen, eine Dicke T25 des Die 112 kann ungefähr 50 μm oder mehr betragen, eine Dicke T26 zwischen dem Die 112 und den RDLs 511 kann ungefähr 7 μm betragen, eine Dicke T27 der dielektrischen Schicht 506 kann ungefähr 5 μm betragen, eine Dicke T28 der dielektrischen Schicht 510 kann ungefähr 7 μm betragen, eine Dicke T29 eines Abstands zwischen dem Die 512 und der dielektrischen Schicht 510 kann ungefähr 15 μm betragen, eine Dicke 30 des Die 512 kann ungefähr 50 μm oder mehr betragen, und eine Dicke T30 zwischen dem Die 512 und einer entgegengesetzten Fläche der Moldmasse 516 kann ungefähr 30 μm betragen. In anderen Ausführungsformen können das Package 500 und/oder die verschiedenen Merkmale innerhalb des Package 500 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • Einige leitfähige Merkmale (z. B. die I/O-Kontakte 508B) in den RDLs 511 stellen Kontaktpads bereit, die an Seitenwänden des Package 500 freigelegt sind. Zum Beispiel sind die I/O-Kontakte 508B an Seitenwänden des Package 500 freigelegt. Eine freigelegte Fläche der I/O-Kontakte 508B ist im Wesentlichen senkrecht zu einer unteren Fläche 516A der Moldmasse 516 (z. B. einer den RDLs 511 entgegengesetzten Fläche 116A).
  • In verschiedenen Ausführungsformen kann das Package 500 eine beliebige Anzahl von I/O-Kontakten umfassen. Zum Beispiel veranschaulicht 5K eine perspektivische Ansicht eines Package 500A, das zwei I/O-Kontakte 508B aufweist. Ein Kontakt ist in 5K dargestellt, und der zweite Kontakt kann auf einer dem dargestellten Kontakt 508B entgegengesetzten Seite (nicht dargestellt) des Package angeordnet sein. In einer Vorrichtung mit zwei Anschlüssen einer Ausführungsform stellt ein erster I/O-Kontakt 508B eine Verbindung für Versorgungsleitungen bereit, während ein zweiter I/O-Kontakt 508B eine Verbindung für Masseleitungen bereitstellt. Als ein anderes Beispiel veranschaulicht 5L eine perspektivische Ansicht eines Package 500B, das mehr als zwei I/O-Kontakte 508B aufweist. Im Package 500B können mehrere I/O-Kontakte 508B auf einer Seite des Package angeordnet sein. Außerdem können einige Kontakte 508B eine Ecke des Package 500B umschließen.
  • 5M zeigt eine Querschnittsansicht eines Package 500, das an ein Substrat 150 zum Beispiel durch Lötzinnbereiche 154 gebondet ist. Die Lötzinnbereiche 154 können sich entlang des Package 500 erstrecken, um die I/O-Kontakte 508B an Seitenwänden des Package 500 zu kontaktieren. Außerdem kann das Package 500 derart ausgerichtet werden, dass eine Fläche 516A der Moldmasse 516 dem Substrat 150 zugewandt ist. Nach dem Bonden kann ein Abstand 156 (z. B. ein Luftspalt) zwischen dem Substrat 150 und dem Package 500 verbeiben oder nicht.
  • 6D zeiget ein Package 600 einer anderen Ausführungsform, das mehrere Lagen von gestapelten Dies aufweist. 6A bis 6C zeigen Prozesszwischenschritte zum Herstellen des Package 600, die dem Prozess zum Herstellen des Package 500, wie vorstehend in 5A bis 5J beschrieben, ähnlich sein können, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Das Package 600 umfasst mehrere gestapelte Dies 112 und 512, die dazwischen angeordnete Fan-Out-RDLs 511 aufweisen. Die Fan-Out-RDLs 511 umfassen leitfähige Merkmale (z. B. die leitfähigen Merkmale 508A, 508B, 604A und 604B), die die Dies 112 mit den Dies 512 elektrisch verbinden. Im Vergleich zum Package 500 kann das Package 600 die RDLs 111 umfassen, die mehrere Schichten von gestapelten leitfähigen Leitungen 604A und 604B zwischen den Dies 112 und 512 aufweisen.
  • Das Package 600 weist eine Dicke T32 auf, die zwischen ungefähr 200 μm und ungefähr 350 μm betragen kann, wobei eine erste Lage (z. B. zwischen einer unteren Fläche der dielektrischen Schicht 104 und einer oberen Fläche der Moldmasse 116) eine Dicke T34 von ungefähr 82 μm aufweist und eine zweite Lage (z. B. zwischen einer oberen Fläche der Moldmasse 116 und einer oberen Fläche 516A der Moldmasse 516) eine Dicke T35 von ungefähr 145 μm aufweist. Im Package 600 weisen die I/O-Kontakte 608B eine obere Fläche auf, die im Wesentlichen auf gleicher Höhe mit oberen Flächen der Kontakte 508A liegt. Die I/O-Kontakte 508B im Package 600 weisen eine Dicke T33 von zum Beispiel ungefähr 20 μm bis ungefähr 30 μm auf. Außerdem weist in der dargestellten Ausführungsform die dielektrische Schicht 602A eine Dicke T36 von ungefähr 5 μm auf, die dielektrische Schicht 602B weist eine Dicke T37 von ungefähr 10 μm, die dielektrische Schicht 506 weist eine Dicke T38 von ungefähr 10 μm auf. Dicken der Dies 612 können im Package gleich sein oder nicht. Die anderen Merkmale des Package 600 können ähnliche Abmessungen aufweisen wie entsprechende Merkmale im Package 500, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. In anderen Ausführungsformen können das Package 600 und/oder die verschiedenen Merkmale innerhalb des Package 600 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • 6E zeigt eine Querschnittsansicht des Package 600, das an ein Substrat 150 zum Beispiel durch die Lötzinnbereiche 154 gebondet ist. Die Lötzinnbereiche 154 können sich entlang des Package 500 erstrecken, um die I/O-Kontakte 508B an Seitenwänden des Package 500 zu kontaktieren. Außerdem kann das Package 500 derart ausgerichtet werden, dass eine Fläche 516A der Moldmasse 516 dem Substrat 150 zugewandt ist. Nach dem Bonden kann ein Abstand 156 (z. B. ein Luftspalt) zwischen dem Substrat 150 und dem Package 600 verbeiben oder nicht.
  • 7A zeigt eine Querschnittsansicht eines Package einer anderen Ausführungsform, das mehrere Lagen von gestapelten Dies aufweist. Das Package 700 und das Package 600 können ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Das Package 700 umfasst mehrere gestapelte Dies 112 und 512, die dazwischen angeordnete Fan-Out-RDLs 511 aufweisen. Die Fan-Out-RDLs 511 umfassen leitfähige Merkmale (z. B. die leitfähigen Merkmale 508A, 508B, 604A und 604B), die die Dies 112 mit den Dies 512 elektrisch verbinden. Außerdem erstrecken sich die I/O-Kontakte 508B höher als die Dies 512, und die obere Fläche 516A der Moldmasse 516 kann im Wesentlichen auf gleicher Höhe mit oberen Flächen der I/O-Kontakte 508B liegen. Die I/O-Kontakte 508B können eine Dicke T40 von ungefähr 100 μm bis ungefähr 200 μm aufweisen. Die anderen Merkmale des Package 700 können ähnliche Abmessungen aufweisen wie entsprechende Merkmale im Package 500, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. In anderen Ausführungsformen können das Package 700 und/oder die verschiedenen Merkmale innerhalb des Package 700 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • In verschiedenen Ausführungsformen kann das Package 700 eine beliebige Anzahl von I/O-Kontakten umfassen. Zum Beispiel veranschaulicht 7B eine perspektivische Ansicht eines Package 700A, das zwei I/O-Kontakte 508B auf gegenüberliegenden Seiten des Package 700 aufweist. Die I/O-Kontakte 508B erstrecken sich zu einer oberen Fläche 516A der Moldmasse 516 und daher sind die I/O-Kontakte 508B auf zumindest zwei Seiten des Package 700 angeordnet. Im Package mit zwei Anschlüssen einer Ausführungsform stellt ein erster I/O-Kontakt 508B eine Verbindung für Versorgungsleitungen bereit, während ein zweiter I/O-Kontakt 508B eine Verbindung für Masseleitungen bereitstellt. Als ein anderes Beispiel veranschaulicht 7B eine perspektivische Ansicht eines Package 700B, das mehr als zwei I/O-Kontakte 508B aufweist. Im Package 700B können mehrere I/O-Kontakte 508B auf einer Seite des Package angeordnet sein. Außerdem können einige Kontakte 508B eine Ecke des Package 700B umschließen und auf mindestens drei Seiten des Package 700B angeordnet sein. Als ein noch anderes Beispiel veranschaulicht 7C eine perspektivische Ansicht eines Package 700C, das mehr als zwei I/O-Kontakte 508B aufweist. Im Package 700C können mehrere I/O-Kontakte 508B auf einer Seite des Package angeordnet werden. Außerdem kann sich mindestens ein I/O-Kontakt 508B' durch einen Innenbereich der Moldmasse 516 erstrecken und ist an einer oberen Fläche 516A der Moldmasse 516 freigelegt. Der I/O-Kontakt 508B' kann zum Beispiel zwischen den Dies 512 angeordnet sein (siehe 7A).
  • Die I/O-Kontakte 508B können verwendet werden, um das Package 300 mit einem anderen Vorrichtungsmerkmal elektrisch zu verbinden. Zum Beispiel veranschaulicht 7E das Package 700, das an ein Substrat 150 durch Lötzinnbereiche 154 auf Seitenwänden der I/O-Kontakte 508B gebondet ist. In einigen Ausführungsformen kann das Package 700 derart ausgerichtet werden, dass eine Fläche 516A der Moldmasse 516 (z. B. die den RDLs 511 entgegengesetzte Fläche der Moldmasse 516) dem Substrat 150 zugewandt ist. Daher kann ein Abschnitt des Lötzinnbereichs 154, der zwischen dem Substrat 150 und dem Package 700 angeordnet ist, eine freigelegte seitliche Fläche der I/O-Kontakte 508B (z. B. eine Fläche der I/O-Kontakte 508B, die im Wesentlichen auf gleicher Höhe mit der Fläche 516A der Moldmasse 516 liegt) kontaktieren. Da sich die I/O-Kontakte 508B zu der Fläche 516A der Moldmasse 516, die den RDLs 511 entgegengesetzt ist, erstrecken, können mehrere Packages 700 vertikal gebondet und auf dem Substrat 150 gestapelt werden, wie in 7F dargestellt. Zum Beispiel können zwei Packages 700 vertikal gestapelt werden. In einer Ausführungsform können die Packages 700 zum Beispiel durch Lötzinnbereiche 154 gebondet werden, und die I/O-Kontakte 508B verschiedener Packages können direkt aneinander grenzen und einander kontaktieren. In anderen Ausführungsformen kann ein Lötzinnbereich (nicht dargestellt) zwischen den Packages 700 auf seitlichen Flächen der I/O-Kontakte 508B angeordnet werden. Indem ein vertikales Stapeln mehrerer Packages 700 ermöglicht wird, kann vorteilhafterweise eine erhöhte Komponentendichte erzielt werden. Der Lötzinnbereich 154 kann sich entlang von Seitenwänden der Packages 700 erstrecken, um mit den I/O-Kontakten 508B an Seitenwänden der Packages 700 elektrisch kontaktiert zu werden.
  • 8A bis 8E zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung eines IPD-Package gemäß einigen anderen Ausführungsformen. 8A zeigt ein Trägersubstrat 100, eine Löseschicht 102, Dies 112, die an der Löseschicht 102 angehaftet sind, eine Moldmasse 116 um die Dies 112 herum, und RDLs 511 über den Dies 112 und der Moldmasse 116. Die RDLs 511 können eine dielektrische Schicht 504 und Kontaktpads 508A umfassen. Die Dies 512 werden an die Kontaktpads 508A gebondet, und eine Moldmasse 516 wird um die Dies 512 angeordnet. Verschiedene Merkmale von 8A können den Merkmalen des Package 500 (siehe 5J) ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Außerdem können verschiedene Prozessschritte, die den vorstehend unter Bezugnahme auf 5A bis 5H beschriebenen ähnlich sind, verwendet werden, um die in 8A dargestellte Struktur zu erzielen. Daher wird eine weitere Beschreibung dieser Prozesse der Kürze halber ausgelassen. Jedoch sind in 8A die I/O-Kontakte 508A ausgeschlossen und durch leitfähige Durchkontaktierungen 802 ersetzt. In einer Ausführungsform erstrecken sich die leitfähigen Durchkontaktierungen 802 nicht zu einem Außenumfang des Trägers 100. Die leitfähigen Durchkontaktierungen 802 können sich durch die Moldmasse 516 erstrecken und obere Flächen der Moldmasse 516 und der leitfähigen Durchkontaktierungen 802 können im Wesentlichen auf gleicher Höhe liegen. Die leitfähigen Durchkontaktierungen 802 können mit den Dies 112 und 512 durch leitfähige Merkmale innerhalb der RDLs 511 elektrisch verbunden werden.
  • In 8B wird eine dielektrische Schicht 804 auf der Moldmasse 516 und den leitfähigen Durchkontaktierungen 802 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 804 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen kann die dielektrische Schicht 804 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BPSG, oder dergleichen ausgebildet werden. Die dielektrische Schicht 804 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 804 wird dann strukturiert, wie in 8C dargestellt. Das Strukturieren bildet Öffnungen, um Abschnitte der leitfähigen Durchkontaktierungen 802 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 804 mit Licht, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 804 ein lichtempfindliches Material ist, kann die dielektrische Schicht 804 nach dem Belichten entwickelt werden.
  • In 8D werden fakultativ Under-Bump-Metallurgies (UBMs) 806 in Öffnungen durch die dielektrische Schicht 804 ausgebildet. Um die UBMs 806 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über den leitfähigen Durchkontaktierungen 802 in Öffnungen durch die dielektrische Schicht 804 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den UBMs 806. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und fakultativ die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die UBMs 806.
  • In 8E werden Verbinder 808 auf den UBMs 806 (oder direkt auf den leitfähigen Durchkontaktierungen 802 in Ausführungsform, in denen die UBMs 806 ausgeschlossen sind) ausgebildet. Die Verbinder 808 können Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls und dergleichen sein. In einer Ausführungsform können die Verbinder 808 unter Verwendung eines Kugelbefestigungsprozesses ausgebildet werden. In anderen Ausführungsformen können die Verbinder 808 vor dem Entfernen eines Fotolacks, der zum Definieren einer Struktur der UBMs 806 verwendet wird, ausgebildet werden. Nachdem das leitfähige Material der UBMs 806 in Öffnungen des Fotolacks ausgebildet wurde, kann zum Beispiel eine zusätzliche Plattierung ausgebildet werden, um eine leitfähige Schicht (z. B. eine Zinnschicht oder ein anderes Lötzinnmaterial) auf den UBMs 806 auszubilden. Der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, werden dann entfernt, wie vorstehend beschrieben. Nachdem der Fotolack und die Keimschicht entfernt wurden, kann ein Wiederaufschmelzprozess (Reflow-Prozess) durchgeführt werden, um Lotkugeln (z. B. die Verbinder 808) auszubilden.
  • Nachdem die Verbinder 808 ausgebildet wurden, können der Träger 100 und die Löseschicht 102 unter Verwendung eines vorstehend beschriebenen Prozesses entfernt werden. Ein vorstehend beschriebener Vereinzelungsprozess kann auch entlang des Ritzrahmens 120 durchgeführt werden. 8F veranschaulicht das resultierende Package 800. Das Package 800 und das Package 500 (siehe 5J) können ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Das Package 800 umfasst mehrere gestapelte Dies 112 und 512, die dazwischen angeordnete Fan-Out-RDLs 511 aufweisen. Die I/O-Kontakte im Package 800 werden durch Verbinder 808 bereitgestellt. Die Verbinder 808 können auf einer Fläche des Package 800, die der dielektrischen Schicht 104 entgegengesetzt ist, angeordnet werden. Obwohl 8F lediglich zwei Verbinder 808 veranschaulicht, kann das Package 800 eine beliebige Anzahl von Verbindern 808 umfassen.
  • Das Package 800 weist eine Dicke T41 auf, die ungefähr 185 μm (unter Ausschluss der Verbinder 808) betragen kann, wobei eine erste Lage (z. B. zwischen einer unteren Fläche der dielektrischen Schicht 104 und einer oberen Fläche der Moldmasse 116) eine Dicke T42 von ungefähr 74 μm aufweist und eine zweite Lage (z. B. zwischen einer oberen Fläche der Moldmasse 116 und einer oberen Fläche der dielektrischen Schicht 804) eine Dicke T43 von ungefähr 111 μm aufweist. Im Package 600 weist die dielektrische Schicht 804 eine Dicke T44 von ungefähr 7 μm auf. Die anderen Merkmale des Package 800 können ähnliche Abmessungen aufweisen wie entsprechende Merkmale im Package 500, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. In anderen Ausführungsformen können das Package 800 und/oder die verschiedenen Merkmale innerhalb des Package 800 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • Die Verbinder 808 können verwendet werden, um das Package 800 an ein anderes Vorrichtungsmerkmal zu bonden. 8G zeigt zum Beispiel eine Querschnittsansicht des Package 800, das an ein Substrat 150 durch die Verbinder 808 gebondet ist. Zum Beispiel kann das Package 800 auf dem Substrat 150 mithilfe eines Bestückungswerkzeugs angeordnet werden. Ein Wiederaufschmelzen (Reflow) kann dann durchgeführt werden, um die Verbinder 808 an die leitfähigen Leiterbahnen 406 des Substrats 150 zu bonden. In einer Ausführungsform können die Verbinder 808 mehrere Seiten der leitfähigen Leiterbahnen 406 nach dem Bonden umschließen.
  • 9A bis 9E zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung eines IPD-Package gemäß einigen anderen Ausführungsformen. 9A zeigt ein Trägersubstrat 100, eine Löseschicht 102, Dies 112, die an der Löseschicht 102 angehaftet sind, eine Moldmasse 116 um die Dies 112 herum, und RDLs 511 über den Dies 112 und der Moldmasse 116. Die RDLs 511 können eine dielektrische Schicht 504, Kontaktpads 508A, dielektrischen Schichten 602A/602B und leitfähige Merkmale 604A/604B umfassen. Die Dies 512 werden an die Kontaktpads 508A gebondet, und eine Moldmasse 516 wird um die Dies 512 angeordnet. Verschiedene Merkmale von 9A können den Merkmalen des Package 700 (siehe 7A) vor der Vereinzelung ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Außerdem können verschiedene Prozessschritte, die den vorstehend unter Bezugnahme auf 5A bis 5H beschriebenen ähnlich sind, verwendet werden, um die in 9A dargestellte Struktur zu erzielen. Daher wird eine weitere Beschreibung dieser Prozesse der Kürze halber ausgelassen. Jedoch sind in 9A die I/O-Kontakte 508A ausgeschlossen und durch leitfähige Durchkontaktierungen 802 ersetzt. In einer Ausführungsform erstrecken sich die leitfähigen Durchkontaktierungen 802 nicht zu einem Außenumfang des Trägers 100. Die leitfähigen Durchkontaktierungen 802 können sich durch die Moldmasse 516 erstrecken und obere Flächen der Moldmasse 516 und der leitfähigen Durchkontaktierungen 802 können im Wesentlichen auf gleicher Höhe liegen. Die leitfähigen Durchkontaktierungen 802 können mit den Dies 112 und 512 durch leitfähige Merkmale innerhalb der RDLs 511 elektrisch verbunden werden.
  • In 9B wird eine dielektrische Schicht 902 auf der Moldmasse 516 und den leitfähigen Durchkontaktierungen 802 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 902 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z. B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen kann die dielektrische Schicht 804 aus einem Nitrid, wie z. B. Siliziumnitrid, einem Oxid, wie z. B. Siliziumoxid, PSG, BSG oder BDSG, oder dergleichen ausgebildet werden. Die dielektrische Schicht 902 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden. Die dielektrische Schicht 902 wird dann strukturiert. Das Strukturieren bildet Öffnungen, um Abschnitte der leitfähigen Durchkontaktierungen 802 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z. B. durch Belichten der dielektrischen Schicht 902 mit Licht, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 902 ein lichtempfindliches Material ist, kann die dielektrische Schicht 902 nach dem Belichten entwickelt werden.
  • In 9C werden leitfähige Merkmale 904 mit Durchkontaktierungen in Öffnungen durch die dielektrische Schicht 902 ausgebildet. Um die leitfähigen Merkmale 904 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über den leitfähigen Durchkontaktierungen 802 in Öffnungen durch die dielektrische Schicht 902 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Merkmalen 904. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z. B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und fakultativ Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z. B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z. B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Merkmale 904.
  • Daher werden die RDLs 906 über der Moldmasse 516 und den Dies 512 ausgebildet. Die RDLs 906 umfassen leitfähige Merkmale 904, die mit den Dies 112, den Dies 512 und den leitfähigen Merkmalen in den RDLs 511 elektrisch verbunden werden. Die RDLs 906 können aufgenommen werden, um die Fläche, die für eine elektrische Streckenführung an anschließend ausgebildete Außenverbinder zur Verfügung steht, zu vergrößern. Obwohl die RDLs 906 derart dargestellt sind, dass sie lediglich eine Schicht von leitfähigen Merkmalen aufweisen, können in anderen Ausführungsformen die RDLs 906 eine beliebige Anzahl von Schichten umfassen.
  • In 9D sind die dielektrische Schicht 804 und die UMBs 806 zum Beispiel derart ausgebildet, wie vorstehend unter Bezugnahme auf 8B bis 8D beschrieben. In 9E werden Verbinder 808 auf den UBMs 806 (oder direkt auf den leitfähigen Durchkontaktierungen 802 in Ausführungsform, in denen die UBMs 806 ausgeschlossen sind) ausgebildet. Die Verbinder 808 können Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, BGA-Balls und dergleichen sein. Die Verbinder 808 können zum Beispiel unter Verwendung einer Kugelbefestigungstechnik ausgebildet werden. In anderen Ausführungsformen können die Verbinder 808 vor dem Entfernen eines Fotolacks, der zum Definieren einer Struktur der UBMs 806 verwendet wird, ausgebildet werden. Nachdem das leitfähige Material der UBMs 806 in Öffnungen des Fotolacks ausgebildet wurde, kann zum Beispiel eine zusätzliche Zinnplattierung durchgeführt werden, um eine Lötzinnschicht auf den UBMs 806 auszubilden. Der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, werden dann entfernt, wie vorstehend beschrieben. Nachdem der Fotolack und die Keimschicht entfernt wurden, kann ein Reflow-Prozess durchgeführt werden, um Lotkugeln (z. B. die Verbinder 808) auszubilden.
  • Nachdem die Verbinder 808 ausgebildet wurden, können der Träger 100 und die Löseschicht 102 unter Verwendung eines vorstehend beschriebenen Prozesses entfernt werden. Ein Vereinzelungsprozess, wie vorstehend beschrieben, kann auch entlang des Ritzrahmens 120 durchgeführt werden. 9F veranschaulicht das resultierende Package 900. Das Package 900 und das Package 700 (siehe 5J) können ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Das Package 700 umfasst mehrere gestapelte Dies 112 und 512, die dazwischen angeordnete Fan-Out-RDLs 511 aufweisen. Die I/O-Kontakte im Package 700 werden durch Verbinder 808 und Fan-Out-RDLs 511 bereitgestellt. Die Verbinder 808 können auf einer Fläche des Package 900, die der dielektrischen Schicht 104 entgegengesetzt ist, angeordnet werden. Da die RDLs 906 im Package 900 aufgenommen sind, können die Verbinder 808 an einem Array angeordnet werden, das eine beliebige Anzahl von Verbindern 808 aufweist.
  • Das Package 900 weist eine Dicke T45 auf, die zwischen ungefähr 200 μm und ungefähr 350 μm, wie z. B. 244 μm (unter Ausschluss der Verbinder 808), betragen kann, wobei eine erste Lage (z. B. zwischen einer unteren Fläche der dielektrischen Schicht 104 und einer oberen Fläche der Moldmasse 116) eine Dicke T46 von ungefähr 82 μm aufweist und eine zweite Lage (z. B. zwischen einer oberen Fläche der Moldmasse 116 und einer oberen Fläche der dielektrischen Schicht 804) eine Dicke T47 von ungefähr 162 μm aufweist. Im Package 900 weist die dielektrische Schicht 902 eine Dicke T48 von ungefähr 10 μm auf. Die anderen Merkmale des Package 900 können ähnliche Abmessungen aufweisen wie entsprechende Merkmale im Package 800/700, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. In anderen Ausführungsformen können das Package 900 und/oder die verschiedenen Merkmale innerhalb des Package 900 eine andere Dicke aufweisen, wie z. B. eine größere oder geringere Dicke als die bereitgestellten Werte.
  • Die Verbinder 808 können verwendet werden, um das Package 900 an ein anderes Vorrichtungsmerkmal zu bonden. 9G zeigt zum Beispiel eine Querschnittsansicht des Package 900, das an ein Substrat 150 durch Verbinder 808 gebondet ist. Zum Beispiel kann das Package 900 auf dem Substrat 150 mithilfe eines Bestückungswerkzeugs angeordnet werden. Ein Wiederaufschmelzen (Reflow) kann dann durchgeführt werden, um die Verbinder 808 an die leitfähigen Leiterbahnen 406 des Substrats 150 zu bonden. In einer Ausführungsform können die Verbinder 808 mehrere Seiten der leitfähigen Leiterbahnen 406 nach dem Bonden umschließen.
  • 10A bis 10F zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung eines IPD-Package gemäß einigen anderen Ausführungsformen. 10A zeigt ein Trägersubstrat 100, eine Löseschicht 102 und über der Löseschicht 102 ausgebildete RDLs 111. Die RDLs 111 können eine dielektrische Schicht 104, leitfähige Merkmale 106 (z. B. leitfähige Leitungen), eine dielektrische Schicht 108 und leitfähige Merkmale 110 umfassen. Die verschiedenen Merkmale von 10A können den Merkmalen des Package 400 (siehe 4A) ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Daher wird eine weitere Beschreibung dieser Merkmale und/oder Prozesse der Kürze halber ausgelassen. Jedoch umfassen in 10A die leitfähigen Merkmale 110 keine Seitenwand-I/O-Kontakte 110C. Stattdessen werden Seitenwand-I/O-Kontakte 110C durch leitfähige Durchkontaktierungen 1002 ersetzt, die zum Beispiel durch Ausbilden eines zusätzlichen leitfähigen Materials auf den leitfähigen Merkmalen 110 zum Beispiel unter Verwendung eines ähnlichen Prozesses, wie vorstehend unter Bezugnahme auf 3B beschrieben, ausgebildet werden können. Obwohl 10A RDLs 111 dargestellt, die eine Schicht von leitfähigen Leitungen (z. B. die leitfähigen Merkmale 106) umfassen, können andere Ausführungsformen eine beliebige Anzahl von leitfähigen Leitungen umfassen (wie z. B. unter Bezugnahme auf 2A beschrieben). Die leitfähigen Merkmale in den RDLs 111 können eine beliebige geeignete Struktur aufweisen, wie z. B. die unter Bezugnahme auf 1G, 2B, 2C beschriebenen Strukturen oder dergleichen.
  • 10B zeigt Dies 112, die an die Kontaktpads 110A zum Beispiel unter Verwendung von Verbindern 114 gebondet sind. In einigen Ausführungsformen sind die Verbinder 114 Lotkugeln, wie z. B. Mikrobumps, C4-Bumps, oder dergleichen. Mehrere Dies 112 werden in jedem Die-Anordnungsgebiet 150A und 150B angeordnet. Obwohl lediglich ein Die derart dargestellt ist, dass er in jedem Gebiet 150A/150B angeordnet werden, können außerdem Ausführungsformen eine beliebige Anzahl von Dies in jedem Die-Anordnungsgebiet 150 umfassen. Die Dies 112 können Dies mit ausschließlich passiven Vorrichtungen, Dies mit ausschließlich aktiven Vorrichtungen oder eine Kombination davon umfassen Die Dies 112 werden mit leitfähigen Merkmalen in den RDLs 111 (z. B. den leitfähigen Merkmalen 106) durch leitfähige Merkmale 110 elektrisch verbunden.
  • Wie weiter in 10B dargestellt, werden die verschiedenen Komponenten in einer Moldmasse 116 gekapselt. In Ausführungsformen umfasst die Moldmasse 116 ein Epoxid, ein Harz, ein formbares Polymer, wie z. B. PBO, einen MUF, oder ein anderes formbares Material. Die Moldmasse 116 kann die Dies 112 in einer Draufsicht (nicht bereitgestellt) umgeben. In einer Ausführungsform kann die Moldmasse 116 durch Formpressen, Spritzpressen oder dergleichen angebracht werden. In einer Ausführungsform kann die Moldmasse 116 angebracht werden, um obere Flächen der Dies 112 abzudecken. Die Moldmasse 116 kann in einer flüssigen Form angebracht werden, und kann anschließend gehärtet werden, um einen festen Kapselungsstoff bereitzustellen. Nach dem Härten kann ein Planarisierungsprozess angewendet werden, so dass obere Flächen der Moldmasse 116 und der leitfähigen Durchkontaktierungen 1002 im Wesentlichen auf gleicher Höhe liegen.
  • In 10C werden zusätzliche Merkmale, wie z. B. RDLs 511, Dies 512 und eine Moldmasse 516, über der Moldmasse 116 und den Dies 112 ausgebildet. Die RDLs 511, die Dies 512 und die Moldmasse 516 können im Wesentlichen entsprechenden Merkmalen des Package 600 (siehe 6A bis 6D) ähnlich sein, wobei gleiche Bezugszeichen auf gleiche Elemente verweisen. Jedoch können in 8A die I/O-Kontakte 508B des Package 600 (siehe 6D) ausgelassen werden.
  • In 10D wird ein Debonden eines Trägersubstrats durchgeführt, um das Trägersubstrat 100 von den RDLs 111, z. B. der dielektrischen Schicht 104, abzutrennen (debonden). Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z. B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 118 angeordnet.
  • Wie weiter in 10D dargestellt, werden, nachdem das Trägersubstrat 100 debondet wurde, Öffnungen durch die dielektrische Schicht 104 ausgebildet, um Abschnitte der leitfähigen Merkmale 106 freizulegen. Die Öffnungen können zum Beispiel unter Verwendung eines Laserbohrens, Ätzens oder dergleichen ausgebildet werden. Anschließend können Verbinder 404 in den Öffnungen durch die dielektrische Schicht 104 angeordnet werden. In einigen Ausführungsformen umfassen die Verbinder 404 Lotkugeln. Alternativ werden, nachdem das Trägersubstrat 100 debondet wurde, leitfähige Merkmale (nicht dargestellt) in der dielektrischen Schicht 104 freigelegt. Das Entfernen von Abschnitten der dielektrischen Schicht kann einen beliebigen Strukturierungs- und/oder Planarisierungsprozess umfassen. Nachdem die leitfähigen Merkmale freigelegt wurden, werden die Verbinder 404 auf den leitfähigen Merkmalen angeordnet.
  • In 10E kann ein Vereinzelungsprozess (nicht dargestellt) entlang von Ritzrahmen 120, z. B. zwischen benachbarten Gebieten 150 (als 150A und 150B beschriftet) durchgeführt werden. Die Vereinzelung kann unter Verwendung eines geeigneten Prozesses durchgeführt werden, der zum Beispiel eine mechanische Säge/Klinge, einen Laser, Kombinationen davon oder dergleichen verwendet. In der dargestellten Ausführungsform erstrecken sich der Ritzrahmen 120 und der Vereinzelungsprozess durch keine leitfähigen Merkmale in den RDLs, und die I/O-Kontakte werden lediglich durch die Verbinder 404, keine Seitenwand-I/O-Kontakte (z. B. die I/O-Kontakte 110C, siehe 1J und die I/O-Kontakte 508B, siehe 5J) bereitgestellt. In anderen Ausführungsformen können die Verbinder 404 mit Seitenwand-I/O-Kontakten kombiniert werden, wie vorstehend beschrieben (z. B. den I/O-Kontakten 110C, siehe 1J, und/oder den I/O-Kontakten 508B, siehe 5J).
  • 10F veranschaulicht das fertiggestellte Vorrichtungs-Package 1000. Das Package 1000 umfasst mehrere Dies 112 und 512, die jeweils in der Moldmasse 116 bzw. 516 gekapselt sind. Fan-Out-RDLs 111 und 511, die leitfähige Merkmale aufweisen, sind mit den Dies 112 und 512 elektrisch verbunden, und die Fan-Out-RDLs 111 und 511 können sich seitlich über Kanten der Dies 112 und 512 hinaus erstrecken, um eine für elektrische Leitungsführung an die Dies 112 und 512 verfügbare Fläche zu vergrößern. Außerdem werden, wie vorstehend erläutert, die I/O-Kontakte im Package 100C durch die Verbinder 404 bereitgestellt. Die Verbinder 404 können auf einer unteren Fläche des Package 1000 (z. B. einer Fläche der RDLs 111, die den Dies 112 entgegengesetzt ist) angeordnet werden. Die Verbinder 404 können in einem Array ausgelegt werden, um Außenverbinder für das Package 1000 bereitzustellen.
  • 10G zeigt zum Beispiel eine Querschnittsansicht des Package 1000, das an ein Substrat 150 durch Verbinder 404 gebondet ist. Zum Beispiel kann das Package 1000 auf dem Substrat 150 mithilfe eines Bestückungswerkzeugs angeordnet werden. Ein Wiederaufschmelzen (Reflow) kann dann durchgeführt werden, um die Verbinder 808 an die leitfähigen Leiterbahnen 406 des Substrats 150 zu bonden. In einer Ausführungsform können die Verbinder 404 mehrere Seiten der leitfähigen Leiterbahnen 406 nach dem Bonden umschließen.
  • Daher können, wie vorstehend beschrieben, mehrere Dies in verschiedenen Häusungssystemen integriert werden, um gehäuste Dies bereitzustellen. In einigen Ausführungsformen sind die Dies IPD-Dies, die ermöglichen, dass mehrere IPD-Dies mit RDLs für eine erhöhte Flexibilität hinsichtlich einer elektrischen Routenführung gehäust werden. Die vorstehend beschriebenen verschiedenen Vorteile können erzielt werden.
  • Gemäß einigen Ausführungsformen umfasst ein Vorrichtungs-Package einen ersten Die, einen zweiten Die und eine Moldmasse, die sich entlang von Seitenwänden des ersten Die und des zweiten Die erstreckt. Das Package umfasst ferner Umverteilungsschichten (RDLs), die sich seitlich über Kanten des ersten Die und des zweiten Die hinaus erstrecken. Die RDLs umfassen einen Eingabe-/Ausgabekontakt (I/O-Kontakt), der mit dem ersten Die und dem zweiten Die elektrisch verbunden ist, und der I/O-Kontakt ist an einer Seitenwand des Vorrichtungs-Package freigelegt.
  • Gemäß einigen Ausführungsformen umfasst ein Package ein Substrat, einen Lötzinnbereich über dem Substrat und ein Vorrichtungs-Package, das an das Substrat durch den Lötzinnbereich gebondet ist. Das Vorrichtungs-Package umfasst mehrere Passivvorrichtungs-Dies, eine erste Moldmasse, die mindestens einen der mehreren Passivvorrichtungs-Dies kapselt, und Umverteilungsschichten (RDLs), die sich seitlich über Kanten der mehreren Passivvorrichtungs-Dies hinaus erstrecken. Alle durch die erste Moldmasse gekapselten Dies sind im Wesentlichen frei von jeglichen aktiven Gebieten. Die RDLs verbinden elektrisch die mehreren Passivvorrichtungs-Dies mit dem Substrat.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren ein Ausbilden von Umverteilungsschichten (RDLs) über einem Trägersubstrat, ein Bonden eines ersten Die und eines zweiten Die an die RDLs, und ein Kapseln des ersten Die und des zweiten Die in einer Moldmasse. Das Verfahren umfasst ferner ein Entfernen des Trägersubstrats, und ein Vereinzeln des ersten Die von dem zweiten Die entlang eines Ritzrahmens, wobei sich der Ritzrahmen durch ein leitfähiges Merkmal in den RDLs erstreckt.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtungs-Package, umfassend: einen ersten Die, einen zweiten Die, eine Moldmasse, die sich entlang von Seitenwänden des ersten Die und des zweiten Die erstreckt, und Umverteilungsschichten (RDLs), die sich seitlich über Kanten des ersten Die und des zweiten Die hinaus erstrecken, wobei die RDLs einen Eingabe-/Ausgabekontakt (O/I-Kontakt) umfassen, der mit dem ersten Die und dem zweiten Die elektrisch verbunden ist, und wobei der I/O-Kontakt an einer Seitenwand des Vorrichtungs-Package freigelegt ist.
  2. Vorrichtungs-Package nach Anspruch 1, wobei der erste Die ein integrierter Passivvorrichtungs-Die ist, der im Wesentlichen frei von jeglichen Transistoren oder Dioden ist.
  3. Vorrichtungs-Package nach Anspruch 1 oder 2, wobei der zweite Die einen Transistor, eine Diode oder eine Kombination davon umfasst.
  4. Vorrichtungs-Package nach einem der vorhergehenden Ansprüche, wobei sich der I/O-Kontakt zu einer den RDLs entgegengesetzten Fläche der Moldmasse erstreckt.
  5. Vorrichtungs-Package nach einem der vorhergehenden Ansprüche, wobei der zweite Die zu dem ersten Die benachbart ist.
  6. Vorrichtungs-Package nach einem der vorhergehenden Ansprüche, wobei der zweite Die auf einer dem zweiten Die entgegengesetzten Seite der RDLs angeordnet ist.
  7. Vorrichtungs-Package nach einem der vorhergehenden Ansprüche, wobei die RDLs ferner eine oder mehrere Schichten von leitfähigen Leitungen umfassen, die den ersten Die und den zweiten Die mit dem I/O-Kontakt elektrisch verbinden.
  8. Package, umfassend: ein Substrat, einen Lötzinnbereich über dem Substrat, und ein erstes Vorrichtungs-Package, das an das Substrat durch den Lötzinnbereich gebondet ist, wobei das erste Vorrichtungs-Package umfasst: mehrere Passivvorrichtungs-Dies, eine erste Moldmasse, die mindestens einen von den mehreren Passivvorrichtungs-Dies kapselt, wobei alle durch die erste Moldmasse gekapselten Dies im Wesentlichen frei von jeglichen aktiven Gebieten sind, und erste Umverteilungsschichten (RDLs), die sich seitlich über Kanten der mehreren Passivvorrichtungs-Dies hinaus erstrecken, wobei die ersten RDLs die mehreren Passivvorrichtungs-Dies mit dem Substrat elektrisch verbinden.
  9. Package nach Anspruch 8, wobei die ersten RDLs einen ersten Eingabe-/Ausgabekontakt (I/O-Kontakt) umfassen, der an einer Seitenwand des ersten Vorrichtungs-Package freigelegt ist, und wobei der Lötzinnbereich den ersten I/O-Kontakt an der Seitenwand des ersten Vorrichtungs-Package kontaktiert.
  10. Package nach Anspruch 9, wobei der erste I/O-Kontakt eine erste Fläche umfasst, die im Wesentlichen auf gleicher Höhe mit einer den ersten RDLs entgegengesetzten zweiten Fläche der ersten Moldmasse liegt.
  11. Package nach Anspruch 10, wobei der Lötzinnbereich ferner die erste Fläche der ersten I/O-Kontakts kontaktiert.
  12. Package nach Anspruch 10 oder 11, das ferner ein zweites Vorrichtungs-Package über dem ersten Vorrichtungs-Package umfasst, das an das Substrat gebondet ist, wobei das zweite Vorrichtungs-Package umfasst: mehrere zusätzliche Vorrichtungs-Dies, eine zweite Moldmasse, die mindestens einen von den mehreren zusätzlichen Vorrichtungs-Dies kapselt, und zweite RDLs, die mit den mehreren zusätzlichen Vorrichtungs-Dies elektrisch verbunden sind und sich seitlich über deren Kanten hinaus erstrecken, wobei die zweiten RDLs einen zweiten I/O-Kontakt umfassen, der an einer Seitenwand des zweiten Vorrichtungs-Package freigelegt ist, und wobei eine Linie, die senkrecht zu der ersten Fläche des ersten I/O-Kontakts ist, den zweiten I/O-Kontakt schneidet.
  13. Package nach Anspruch 12, wobei der erste I/O-Kontakt den zweiten I/O-Kontakt kontaktiert.
  14. Package nach einem der Ansprüche 8 bis 13, wobei ein erster von den mehreren Passivvorrichtungs-Dies auf einer Seite der ersten RDLs angeordnet ist, die einem zweiten von den mehreren Passivvorrichtungs-Dies entgegengesetzt ist.
  15. Package nach einem der Ansprüche 8 bis 14, ferner umfassend: dritte RDLs, die auf einer den ersten RDLs entgegengesetzten Seite der ersten Moldmasse angeordnet sind, und eine leitfähige Durchkontaktierung, die sich durch die erste Moldmasse erstreckt und die dritten RDLs mit den ersten RDLs elektrisch verbindet.
  16. Verfahren, umfassend: Ausbilden von Umverteilungsschichten (RDLs) über einem Trägersubstrat, Bonden eines ersten Dies und eines zweiten Dies an die RDLs, Kapseln des ersten Die und des zweiten Die in einer Moldmasse, Entfernen des Trägersubstrats, und Vereinzeln des ersten Die von dem zweiten Die entlang eines Ritzrahmens, wobei sich der Ritzrahmen durch ein leitfähiges Merkmal in den RDLs erstreckt.
  17. Verfahren nach Anspruch 16, wobei das Vereinzeln des ersten Die von dem zweiten Die ein Verwenden eines Vereinzelungsprozesses gemäß einer Dicke des leitfähigen Merkmals umfasst.
  18. Verfahren nach Anspruch 17, wobei der Vereinzelungsprozess ein mechanisches Zertrennen (Dicing), Laser-Grooving, wasserunterstütztes Laserschneiden, Oberfräsenbearbeiten oder eine Kombination davon umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, das ferner ein Planarisieren der Moldmasse umfasst, um eine Fläche des leitfähigen Merkmals freizulegen.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das ferner ein Anbringen eines dritten Dies an dem Trägersubstrat umfasst, wobei das Ausbilden der RDLs ein Ausbilden der RDLs über dem dritten Die umfasst, und wobei das Bonden des ersten Die und des zweiten Die ein Bonden des ersten Die und des zweiten Die an eine dem dritten Die entgegengesetzte Fläche der RDLs umfasst.
DE102016119033.0A 2016-02-10 2016-10-07 Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem Granted DE102016119033A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662293724P 2016-02-10 2016-02-10
US62/293,724 2016-02-10
US15/225,083 US9911629B2 (en) 2016-02-10 2016-08-01 Integrated passive device package and methods of forming same
US15/225,083 2016-08-01

Publications (1)

Publication Number Publication Date
DE102016119033A1 true DE102016119033A1 (de) 2017-10-05

Family

ID=59497955

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016119033.0A Granted DE102016119033A1 (de) 2016-02-10 2016-10-07 Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem

Country Status (5)

Country Link
US (4) US9911629B2 (de)
KR (1) KR101861446B1 (de)
CN (1) CN107068669B (de)
DE (1) DE102016119033A1 (de)
TW (1) TWI634626B (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2856520C (en) 2011-11-23 2021-04-06 Therapeuticsmd, Inc. Natural combination hormone replacement formulations and therapies
US9180091B2 (en) 2012-12-21 2015-11-10 Therapeuticsmd, Inc. Soluble estradiol capsule for vaginal insertion
CN106486572B (zh) 2015-09-02 2020-04-28 新世纪光电股份有限公司 发光二极管芯片
US10177113B2 (en) * 2016-08-18 2019-01-08 Genesis Photonics Inc. Method of mass transferring electronic device
TWI783385B (zh) 2016-08-18 2022-11-11 新世紀光電股份有限公司 微型發光二極體及其製造方法
DE102018123859B4 (de) * 2017-11-02 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und Verfahren zur Bildung derselben
US10840227B2 (en) 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
CN108428669B (zh) * 2018-03-07 2020-11-17 西安电子科技大学 三维异质集成系统及其制作方法
US10699980B2 (en) 2018-03-28 2020-06-30 Intel IP Corporation Fan out package with integrated peripheral devices and methods
US11063007B2 (en) 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10340249B1 (en) * 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10886231B2 (en) 2018-06-29 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming RDLS and structure formed thereof
CN109037080A (zh) * 2018-06-29 2018-12-18 华进半导体封装先导技术研发中心有限公司 一种集成ipd封装结构及其制造方法
US11495588B2 (en) * 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
CN110034028B (zh) * 2019-03-29 2021-04-30 上海中航光电子有限公司 芯片封装方法和芯片封装结构
US11901324B2 (en) 2019-03-29 2024-02-13 Shanghai Avic Opto Electronics Co., Ltd. Chip package method and chip package structure
CN109994438B (zh) 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
US11004700B2 (en) * 2019-08-21 2021-05-11 Infineon Technologies Ag Temporary post-assisted embedding of semiconductor dies
KR20210023021A (ko) * 2019-08-21 2021-03-04 삼성전자주식회사 반도체 패키지
CN110544679B (zh) * 2019-08-30 2021-05-18 颀中科技(苏州)有限公司 芯片重布线结构及其制备方法
SG10201908828WA (en) 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
JP7346221B2 (ja) * 2019-10-09 2023-09-19 ローム株式会社 半導体装置及び半導体装置の製造方法
DE102020116106B4 (de) 2019-11-22 2023-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und herstellungsverfahren
US20210159182A1 (en) * 2019-11-22 2021-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
CN111541436A (zh) * 2020-04-26 2020-08-14 深圳市信维通信股份有限公司 一种滤波装置的形成方法
US11955950B2 (en) 2020-04-26 2024-04-09 Shenzhen Sunway Communication Co., Ltd. Formation method of filter device
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11450630B2 (en) * 2020-10-27 2022-09-20 Cirrus Logic, Inc. Coupling of integrated circuits (ICS) through a passivation-defined contact pad
US20230213715A1 (en) * 2022-01-03 2023-07-06 Apple Inc. Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages
US20230230949A1 (en) * 2022-01-20 2023-07-20 Stmicroelectronics Pte Ltd Semiconductor package with exposed electrical contacts

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829998B2 (en) * 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US8203214B2 (en) * 2007-06-27 2012-06-19 Stats Chippac Ltd. Integrated circuit package in package system with adhesiveless package attach
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7790576B2 (en) * 2007-11-29 2010-09-07 Stats Chippac, Ltd. Semiconductor device and method of forming through hole vias in die extension region around periphery of die
US7741156B2 (en) * 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
WO2011041203A2 (en) 2009-09-30 2011-04-07 Mayo Foundation For Medical Education And Research Percutaneous placement of electrodes
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9524950B2 (en) * 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
US20160013076A1 (en) * 2014-07-14 2016-01-14 Michael B. Vincent Three dimensional package assemblies and methods for the production thereof
US9735118B2 (en) * 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
US9972558B1 (en) * 2017-04-04 2018-05-15 Stmicroelectronics, Inc. Leadframe package with side solder ball contact and method of manufacturing
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법

Also Published As

Publication number Publication date
TW201801259A (zh) 2018-01-01
US9911629B2 (en) 2018-03-06
KR20170094484A (ko) 2017-08-18
US20180197755A1 (en) 2018-07-12
US10504752B2 (en) 2019-12-10
US20220165587A1 (en) 2022-05-26
US11251054B2 (en) 2022-02-15
US20170229322A1 (en) 2017-08-10
CN107068669B (zh) 2019-08-16
TWI634626B (zh) 2018-09-01
US11742220B2 (en) 2023-08-29
KR101861446B1 (ko) 2018-05-28
US20200090955A1 (en) 2020-03-19
CN107068669A (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
DE102016119033A1 (de) Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102016101770B4 (de) Chippaket und Bildungsverfahren für Chippaket
DE102015105855B4 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102015110635A1 (de) Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102013104970A1 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE102016100021A1 (de) Gehäusestrukturen und Verfahren ihrer Herstellung
DE102019121201A1 (de) Integrierte fan-out-packages und verfahren zum bilden derselben
DE102015106585A1 (de) Gehäuse mit UBM und Verfahren zum Bilden
DE102016114814B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102020113988A1 (de) Integrierter-schaltkreis-package und verfahren
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102018124848A1 (de) Package-Struktur und Verfahren
DE102017126181A1 (de) Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben
DE102019129834A1 (de) Integriertes schaltungs-package und verfahren
DE102019125790A1 (de) Integriertes schaltkreis-package und verfahren
DE102018123492A1 (de) Halbleiterbauelement und herstellungsverfahren
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102021107792A1 (de) Halbleiter-packages und verfahren
DE102017122096A1 (de) Gehäusetrukturen und Ausbildungsverfahren
DE102019129840A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division