KR101861446B1 - 집적 수동 소자 패키지 및 그 형성 방법 - Google Patents

집적 수동 소자 패키지 및 그 형성 방법 Download PDF

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주이-핀 훙
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Abstract

실시형태의 소자 패키지는 제1 다이, 제2 다이, 및 제1 다이 및 제2 다이의 측벽을 따라 연장되는 몰딩 화합물을 포함한다. 패키지는, 제1 다이 및 제2 다이의 에지를 지나 횡방향으로 연장되는 재분배층(RDL)을 더 포함한다. RDL은, 제1 다이 및 제2 다이에 전기적으로 연결되는 입/출력(I/O) 콘택트를 포함하고, I/O 콘택트는 RDL과 대향하는 몰딩 화합물의 표면에 실질적으로 수직인 소자 패키지의 측벽에서 노출된다.

Description

집적 수동 소자 패키지 및 그 형성 방법{INTEGRATED PASSIVE DEIVCE PACKAGE AND METHODS OF FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 2016년 2월 10일자로 출원된 미국 가출원 제62/293,724호의 이익을 주장하는데, 상기 출원은 그 전체가 참조에 본원에 통합된다.
반도체 소자(semiconductor device)는, 예로서 퍼스널 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 소자는, 통상적으로, 반도체 기판 위에 다양한 절연층 또는 유전체층, 도전층, 및 반도체층의 재료를 순차적으로 퇴적하고, 다양한 재료 층을 리소그래피를 사용하여 패턴화하여 반도체 기판 상에서 회로 컴포넌트 및 엘리먼트를 형성하는 것에 의해 제조된다. 단일의 반도체 웨이퍼 상에, 통상적으로 수십 또는 수백 개의 집적 회로가 제조된다. 개개의 다이는 스크라이브 라인을 따라 집적 회로를 절단하는(sawing) 것에 의해 개편화된다(singulated). 그 다음, 개개의 다이는, 예를 들면, 다중칩 모듈에서, 또는 다른 타입의 패키징에서 개별적으로 패키지화된다.
반도체 산업은, 최소 피쳐 사이즈에서의 지속적인 축소에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터, 등등)의 집적 밀도를 계속 향상시키고 있는데, 최소 피쳐 사이즈의 축소는 주어진 면적에 더 많은 컴포넌트가 집적되는 것을 허용한다. 이들 더 작은 전자 컴포넌트는, 몇몇 애플리케이션에서, 과거의 패키지보다 더 소형의 그리고 더 진보된 패키징 시스템을 필요로 한다.
실시형태의 소자 패키지는 제1 다이, 제2 다이, 및 제1 다이 및 제2 다이의 측벽을 따라 연장되는 몰딩 화합물을 포함한다. 패키지는, 제1 다이 및 제2 다이의 에지를 지나 횡방향으로 연장되는 재분배층(RDL)을 더 포함한다. RDL은, 제1 다이 및 제2 다이에 전기적으로 연결되는 입/출력(I/O) 콘택트를 포함하고, I/O 콘택트는 RDL과 대향하는 몰딩 화합물의 표면에 실질적으로 수직인 소자 패키지의 측벽에서 노출된다.
본 개시의 양태는 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 비율로 묘사되지 않는다는 것을 유의해야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a 내지 도 1o는, 몇몇 실시형태에 따른, 집적 수동 소자(integrated passive device; IPD) 패키지를 제조하는 다양한 중간 단계의 단면도 및 평면도(top-down view)를 예시한다;
도 2a 내지 도 2c는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 3a 내지 도 3j는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 4a 내지 도 4k는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 5a 내지 도 5m은, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 6a 내지 도 6e는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 7a 내지 도 7f는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 8a 내지 도 8g는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 9a 내지 도 9g는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다;
도 10a 내지 도 10g는, 몇몇 다른 실시형태에 따른, IPD 패키지의 단면도 및 평면도를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배치(arrangement)의 특정 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도된 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에서의 또는 상에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록, 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에 예시된 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "위쪽의(upper)", 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방향 외에, 사용 또는 동작에서 소자의 상이한 방향을 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
특정 상황, 즉 수동 소자 다이를 구비하는 집적 수동 소자(IPD) 패키지 내에서 다양한 실시형태가 설명된다. 그러나, 다양한 실시형태는, 능동 소자 다이(active device die)를 구비하는 패키지와 같은 다른 타입의 패키지에도 또한 적용될 수도 있다.
다양한 예시적인 실시형태에 따라 IPD 패키지가 제공된다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 엘리먼트를 가리키기 위해 동일한 도면 부호가 사용된다.
다양한 실시형태는, 수동 소자 다이와 같은 다수의 캡슐화된 다이를 통합하는 패키지를 포함한다. 실시형태는 다음의 비제한적인 피쳐 중 하나 이상을 포함할 수도 있다: 동종의(homogeneous) 또는 이종의(heterogeneous) 수동 소자 통합; 다수의 층의 수직 적층된 다이; 인쇄 회로 기판(printed circuit board; PCB) 상에서 수동 소자에 의해 점유되는 영역의 감소된 비율; 한 층의 다이를 구비하는 패키지에 대한 약 150㎛ 미만의 패키지 두께; 및 다수의 층의 적층된 다이를 갖는 패키지에 대한 약 250㎛ 미만의 패키지 두께. 실시형태는 또한 다음의 비제한적인 이점 중 하나 이상을 제공할 수도 있다: 소자 패키지에 대한 커스터마이징 가능한 설계(customizable design); 다이의 애플리케이션 고유의 통합; 더 낮은 비용; 더 작은 폼팩터; 표면 실장 기술(surface-mount technology; SMT)과 호환가능한 설계; 공지의 양호한 IPD 패키지; 동일한 일반적인 제조 플랫폼을 사용하여 두 개의 단자 및 다수의 단자의 IPD 패키지를 제공하는 것; 다수의 층(예를 들면, 둘 이상의 층)의 적층된 다이를 갖는 패키지; 커패시터의 감소된 병렬 연결; 감소된 기생 효과 및 향상된 전기 성능; 및 다른 모듈(예를 들면, 휴대형 소자) 및/또는 배터리에 대한 PCB 상에서의 추가적인 공간.
도 1a 내지 도 1o는, 몇몇 실시형태에 따른, IPD 패키지를 제조하는 다양한 중간 단계의 단면도 및 평면도를 예시한다. 도 1a는, 캐리어 기판(100) 및 캐리어 기판(100) 상에 형성되는 이형층(release layer)(102)을 예시한다. 캐리어(100)는 적어도 두 개의 다이 배치 영역(150)(150A 및 150B로 레이블링됨)을 포함한다. 하기에서 더 상세히 설명되는 바와 같이, 다양한 다이 배치 영역(150)의 캐리어(100) 상에 피쳐가 형성되고, 후속하여, 각각의 다이 배치 영역(150)의 피쳐는 캐리어(100) 상의 다른 피쳐로부터 개편화된다. 따라서, 다수의 패키지가 동시에 형성될 수 있다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판, 또는 등등일 수도 있다. 캐리어 기판(100)은 웨이퍼일 수도 있고, 그 결과 다수의 IPD 패키지는 캐리어 기판(100) 상에 동시에 형성될 수 있다. 이형층(102)은 폴리머 기반 재료로 형성될 수도 있는데, 폴리머 기반 재료는 후속 단계에서 형성될 중첩 구조체로부터 캐리어 기판(100)과 함께 제거될 수도 있다. 몇몇 실시형태에서, 이형층(102)은, 광열 변환(Light-to-Heat-Conversion; LTHC) 이형 코팅과 같은 에폭시 기반의 열적 이형 재료(epoxy-based thermal-release material)인데, 에폭시 기반의 열적 이형 재료는 가열시 자신의 접착 특성을 상실한다. 다른 실시형태에서, 이형층(102)은 자외선(ultra-violet; UV) 접착제일 수도 있는데, 자외선(UV) 접착제는 UV 광에 노출시 자신의 접착 특성을 상실한다. 이형층(102)은 액체로서 분배되어 경화될 수도 있거나 또는 캐리어 기판(100) 상으로 라미네이팅되는 라미네이트 필름일 수도 있다. 이형층(102)의 상면은 동일 높이로 될 수도 있고 높은 레벨의 공면성(co-planarity)을 가질 수도 있다.
도 1a에서 예시되는 바와 같이, 이형층(102) 상에 유전체층(104)이 형성된다. 유전체층(104)의 바닥면은, 이형층(102)의 상면과 접촉할 수도 있다. 몇몇 실시형태에서, 유전체층(104)은, 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB), 또는 등등과 같은 폴리머로 형성된다. 다른 실시형태에서, 유전체층(104)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 플루오로실리케이트 글래스(FSG)와 같은 산화물; 또는 등등으로 형성된다. 다른 재료가 또한 사용될 수도 있다. 유전체층(104)은, 임의의 허용되는 퇴적 프로세스, 예컨대 스핀 코팅, 화학 증착(chemical vapor deposition; CVD), 라미네이팅, 등등, 또는 이들의 조합에 의해 형성될 수도 있다.
도 1b에서 예시되는 바와 같이, 도전성 피쳐(106)가 유전체층(104) 상에 형성된다. 도전성 피쳐(106)를 형성하는 예로서, 유전체층(104) 위에 씨드층(seed layer)(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층(sub-layer)을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 도전성 피쳐(106)의 패턴에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 예시된 바와 같은 도전성 피쳐(106)를 형성한다. 몇몇 실시형태에서, 도전성 피쳐(106)는 도전성 라인인데, 도전성 라인은, 후속하여 부착되는 다이에게, 예를 들면, 전력, 그라운드, 및/또는 신호 라인을 제공한다. 도전성 피쳐(106)는 또한, 하기에서 더 상세히 설명되는 바와 같이 완전한 패키지의 측벽 상에 입/출력(input/output; I/O) 콘택트를 제공하기 위해, 유전체층(104)의 외주(outer perimeter)로 확장할 수 있다.
도 1c에서, 도전성 피쳐(106) 및 유전층(104) 상에 유전체층(108)이 형성된다. 몇몇 실시형태에서, 유전체층(108)은 폴리머로 형성되는데, 폴리머는, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(108)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성된다. 유전체층(108)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다.
도 1d에서, 그 다음, 유전체층(108)은 패턴화된다. 패턴화는 도전성 피쳐(106)의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층(108)이 감광 재료인 경우 유전체층(108)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(108)이 감광 재료이면, 유전체층(108)은 노광 이후 현상될 수 있다.
도 1e에서, 비아(예를 들면, 도전성 비아(110B))를 갖는 도전성 피쳐(110)(예를 들면, 콘택트 패드(110A) 및 I/O 콘택트(110C)를 포함함)가 유전체층(108) 상에 형성된다. 도전성 피쳐를 형성하는 예로서, 유전체층(108) 위에 그리고 유전체층(108)을 통과하는 개구에서 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 도전성 피쳐(110)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다.
도전성 재료 및 씨드층의 나머지 부분은 콘택트 패드(110A), 도전성 비아(110B), 및 I/O 콘택트(110C)를 형성한다. 콘택트 패드(110A)는, 후속하는 프로세스 단계에서 다이를 본딩하기 위한 본드 패드로서 사용될 수도 있다(도 1f 참조). 도전성 비아(110B)는 유전체층(108)을 통과하는 개구에 형성되어, 콘택트 패드(110A)를, 예를 들면, 도전성 피쳐(106)에 전기적으로 연결한다. I/O 콘택트(110C)는, 후속하여 완전한 패키지를 다른 소자 피쳐, 예컨대 인쇄 회로 기판에 본딩하기 위해 사용될 수도 있다. 하기에서 더 상세히 설명되는 바와 같이 완전한 패키지의 측벽에 콘택트를 제공하기 위해, 콘택트(110C) 중 적어도 일부가 캐리어(100)의 외주에 배치된다. 따라서, 재분배층(redistribution layer; RDL)(111)이 형성된다.
도 1f는, 예를 들면, 커넥터(114)를 사용하여 콘택트 패드(110A)에 본딩되는 다이(112)를 예시한다. 몇몇 실시형태에서, 커넥터(114)는 솔더볼, 예컨대 마이크로범프, 붕괴 제어형 칩 연결(controlled collapse chip connection; C4) 범프, 볼 그리드 어레이(ball grid array; BGA) 볼, 또는 등등이다. 복수의 다이(112)가 각각의 다이 배치 영역(150A 및 150B)에 배치된다. 단지 두 개의 다이만이 각각의 영역(150A/150B)에 배치되어 있는 것으로 예시되지만, 실시형태는 각각의 다이 배치 영역(150)에 임의의 수의 다이(예를 들면, 두 개보다 많음)를 포함할 수도 있다. (예를 들면, 상면과 하면 사이에서 측정될 때의) 다이(112)의 두께는 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 다이(112)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다. 한 실시형태에서, 완전한 패키지의 모든 다이는, 어떠한 능동 영역도 실질적으로 없는 수동 소자 다이이다. 다른 실시형태에서, 능동 및 수동 소자 다이의 조합이 패키지에 포함될 수도 있다.
실시형태의 수동 소자 다이는 하나 이상의 수동 소자, 예컨대, 커패시터, 저항기, 변압기, 인덕터, 이들의 조합, 및 등등을 포함한다. 일반적으로, 수동 소자 다이는 어떠한 능동 반도체 영역도 실질적으로 없을 수도 있고, 따라서, 수동 소자 다이는 어떠한 트랜지스터 또는 다이오드도 없을 수도 있다. 실시형태의 수동 소자 다이는 단일의 별개의 수동 소자만을 제공할 수도 있거나 또는 다수의 수동 소자가 단일의 다이 내에 형성될 수도 있다.
실시형태의 능동 소자 다이는, 기판, 능동 소자, 및 배선 구조체(interconnect structure)(분리되어 개별적으로 예시되지 않음)를 포함할 수도 있다. 능동 소자 다이의 기판은, 예를 들면, 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판의 벌크 실리콘, 도핑된 것 또는 도핑되지 않은 것, 또는 활성층을 포함할 수도 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성되는 반도체 재료, 예컨대 실리콘의 층을 포함한다. 절연체층은, 예를 들면, 매립 산화물(buried oxide; BOX)층 또는 실리콘 산화물층일 수도 있다. 절연체층은 기판, 예컨대 실리콘 또는 유리 기판 상에 제공된다. 대안적으로, 능동 소자 다이 기판은, 다른 기본 반도체, 예컨대 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다.
트랜지스터, 다이오드, 포토다이오드, 및 등등과 같은 능동 소자는 능동 소자 기판의 상면에 형성될 수도 있다. 몇몇 실시형태에서, 수동 소자(예를 들면, 커패시터, 저항기, 퓨즈, 및 등등)는 능동 소자 기판의 상면에 또는 중첩하는 배선 구조체에 포함될 수도 있다. 배선 구조체는 능동 소자 및 기판 위에 형성될 수도 있다. 배선 구조체는, 임의의 적절한 방법을 사용하여 형성되는 도전성 피쳐(예를 들면, 구리, 알루미늄, 텅스텐, 이들의 조합, 및 등등을 포함하는 도전성 라인 및 비아)를 포함하는 층간 유전체(inter-layer dielectric; ILD) 및/또는 금속간 유전체(inter-metal dielectric; IMD) 층을 포함할 수도 있다. ILD 및 IMD 층은, 예를 들면, 이러한 도전성 피쳐 사이에 배치되는 약 4.0 또는 심지어 2.0보다 더 낮은 k 값을 갖는 낮은 k 유전체 재료를 포함할 수도 있다. 몇몇 실시형태에서, ILD 및 IMD 층은, 스피닝, 화학 증착(CVD), 및 플라즈마 향상 CVD(plasma-enhanced CVD; PECVD)와 같은 임의의 적절한 방법에 의해 형성되는, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 플루오로실리케이트 글래스(FSG), SiOxCy, 스핀온글래스(Spin-On-Glass), 스핀온폴리머(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합물, 또는 등등으로 이루어질 수도 있다. 배선 구조체는 능동 소자 다이의 기능적 회로를 형성하기 위해 다양한 능동 소자를 전기적으로 연결한다. 이러한 회로에 의해 제공되는 기능은, 메모리 구조체, 프로세싱 구조체, 센서, 증폭기, 전력 분배, 입/출력 회로부, 또는 등등을 포함할 수도 있다. 기술분야에서 통상의 지식을 가진 자는, 상기 예는 다양한 실시형태의 애플리케이션을 더 설명하기 위한 예시적인 목적으로만 제공되는 것이며 실시형태를 어떤 식으로든 제한하도록 의도되지 않는다는 것을 알 수 있을 것이다. 주어진 애플리케이션에 대해 적절할 때 다른 회로부가 사용될 수도 있다.
각각의 능동 소자 다이의 배선 구조체 위에 I/O 및 패시베이션 피쳐가 형성될 수도 있다. 예를 들면, 콘택트 패드는 배선 구조체 위에 형성될 수도 있고 배선 구조체의 다양한 도전성 피쳐를 통해 능동 소자에 전기적으로 연결될 수도 있다. 콘택트 패드는 알루미늄, 구리, 및 등등과 같은 도전성 재료를 포함할 수도 있다. 또한, 배선 구조체 및 콘택트 패드 위에 하나 이상의 패시베이션층이 형성될 수도 있다. 몇몇 실시형태에서, 패시베이션층은, 실리콘 산화물 도핑되지 않은 실리케이트 글래스, 실리콘 산질화물, 및 등등과 같은 비유기성(non-organic) 재료로 형성될 수도 있다. 다른 적절한 패시베이션 재료가 또한 사용될 수도 있다. 패시베이션층의 일부는 콘택트 패드의 에지 부분을 커버할 수도 있다. 콘택트 패드 위에, 추가적인 배선 피쳐, 예컨대 추가적인 패시베이션층, 도전성 필러, 및/또는 언더 범프 야금(under bump metallurgy; UBM)층이 또한 옵션적으로 형성될 수도 있다.
다이(112)의 다양한 피쳐는 임의의 적절한 방법에 의해 형성될 수도 있고 본원에서는 더 상세히 설명되지 않는다. 또한, 상기에서 설명된 다이(112)의 일반적인 피쳐 및 구성은 하나의 예시적인 실시형태에 불과하며, 다이(112)는 임의의 수의 상기 피쳐뿐만 아니라 다른 피쳐의 임의의 조합을 포함할 수도 있다.
다이(112)는 도전성 피쳐(110)에 의해 도전성 피쳐(106)에 전기적으로 연결된다. 다이(112)가 수동 소자 다이만을 포함하는 한 실시형태에서, 도전성 피쳐(106)가 다이(112)로 전력 라인 및 그라운드 라인을 제공한다. 예를 들면, 도 1g는 다이 배치 영역(150)의 도전성 피쳐(106)의 예시적인 레이아웃의 평면도를 제공한다. 커넥터(114)의 위치는 도 1g에서 참조를 위해 제공된다. 도 1g에서 예시되는 바와 같이, 도전성 피쳐(106)는 제1 부분(106A) 및 제1 부분(106A)과 얽힌(interlaced) 제2 부분(106B)을 포함한다. 제1 부분(106A)은 E자 형상일 수도 있고 한편 제2 부분(106B)은 옆으로 누운 U자를 닮았다. 한 실시형태에서, 제1 부분(106A)은 전력 라인을 제공하고 한편 제2 부분(106B)은 그라운드 라인을 제공한다. 다른 실시형태에서, 제1 부분(106A)은 그라운드 라인을 제공하고 한편 제2 부분(106B)은 전력 라인을 제공한다. 다른 실시형태에서는 도전성 피쳐(106)의 다른 구성이 사용될 수도 있다. 또한, 다이(112)가 능동 소자 다이를 포함하는 경우, 도전성 피쳐(106)는 하나 이상의 신호 라인을 더 포함할 수도 있다.
도 1h에서, 다양한 컴포넌트가 몰딩 화합물(116)에 캡슐화된다. 실시형태에서, 몰딩 화합물(116)은 에폭시, 수지, PBO와 같은 몰딩가능한(moldable) 폴리머, 몰딩된 언더필(molded underfill; MUF), 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(116)은 평면도(제공되지 않음)에서 다이(112)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 다이(112)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재(encapsulant)를 제공할 수도 있다.
도 1i에서, RDL(111), 예를 들면, 유전체층(104)으로부터 캐리어 기판(100)을 탈거하기(분리하기(de-bond)) 위해, 캐리어 기판 디본딩(de-bonding)이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV광과 같은 광을 이형층(102)에 투사하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서 테이프(118) 상에 놓인다.
도 1i에서 더 예시되는 바와 같이, 개편화 프로세스(singulation process)(예시되지 않음)가, 예를 들면, 인접한 영역(150)(150A 및 150B로 레이블링됨) 사이의 스크라이브 라인(120)을 따라 수행될 수도 있다. 예시된 실시형태에서, 스크라이브 라인(120)은 도전성 피쳐(106 및 110)를 관통해서 연장된다. 예를 들면, 스크라이브 라인(120)은 I/O 콘택트(110C)를 관통해서 연장될 수도 있다. 절단은 한 영역(예를 들면, 영역(150A))의 패키지를 다른 영역(예를 들면, 영역(150B))의 다른 패키지로부터 개편화한다. 스크라이브 라인(120)을 따라 절단하기 때문에, 절단은 도전성 피쳐(106 및 110), 예컨대 I/O 콘택트(110C)를 더 절단할 수도 있다.
개편화는, 예를 들면, 기계적 톱/블레이드, 레이저, 이들의 조합, 또는 등등을 사용한 임의의 적절한 프로세스를 사용하여 수행될 수도 있다. 몇몇 실시형태에서, 개편화 프로세스는 RDL(111) 내의 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110)의 조합)의 두께(T4)에 따라 선택될 수도 있다. 예를 들면, 두께(T4)가 약 20 ㎛ 내지 약 30㎛인 경우, 기계적 다이싱, 레이저 그루빙, 물 지원 레이저 컷팅(water-assisted laser cutting), 또는 이들의 조합이 개편화를 위해 사용될 수도 있다. 기계적 다이싱은, 약 35㎛보다 더 큰 폭을 갖는 톱을 사용하는 것을 포함할 수도 있고 상대적으로 높은 시간당 웨이퍼(wafer per hour; WPH) 출력을 갖는 저비용의 옵션으로서 유익하게 선택될 수도 있다. 레이저 그루빙은 약 50㎛의 폭을 갖는 레이저를 사용하는 것을 포함할 수도 있고, 감소된 제조 결함(예를 들면, 감소된 구리 스미어(smear)) 및 더 높은 정확도를 위해 유익하게 선택될 수도 있다. 물 지원 레이저 컷팅은 약 50㎛ 내지 약 80㎛의 폭을 갖는 레이저를 사용하는 것을 포함할 수도 있고 상대적으로 높은 시간당 웨이퍼(WPH) 출력을 갖는 감소된 제조 결함(예를 들면, 감소된 구리 스미어) 및 더 높은 정확도를 위해 유익하게 선택될 수도 있다. 다른 예로서, 두께(T4)가 약 100㎛보다 더 크면, 물 지원 레이저 컷팅, 라우팅 가공(routing machining), 또는 이들의 조합이 개편화를 위해 사용될 수도 있다. 물 지원 레이저 컷팅은 약 50㎛ 내지 약 80㎛의 폭을 갖는 레이저를 사용하는 것을 포함할 수도 있고 상대적으로 높은 시간당 웨이퍼(WPH) 출력을 갖는 감소된 제조 결함(예를 들면, 감소된 구리 스미어) 및 더 높은 정확도를 위해 유익하게 선택될 수도 있다. 라우팅 가공은, 약 100㎛의 폭을 구비하는 블레이드(들)를 갖는 라우터를 사용하는 것을 포함할 수도 있고 감소된 제조 비용을 위해 유익하게 선택될 수도 있다.
도 1j는 완성된 소자 패키지(122)를 예시한다. 패키지(122)는 몰딩 화합물(116)에 캡슐화된 복수의 다이(112)를 포함한다. 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110))를 구비하는 팬아웃(fan-out) RDL(111)이 다이(112)에 전기적으로 연결되고, 다이(112)까지의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해, 팬아웃 RDL은 다이(112)의 에지를 지나 횡방향으로 연장될 수도 있다.
패키지(122)는 두께(T1)를 갖는데, 두께(T1)는 약 120㎛ 내지 약 170㎛ 사이에 있을 수도 있다. 예를 들면, 한 실시형태에서, 두께(T1)는 약 137㎛일 수도 있다. 이러한 실시형태에서, 유전체층(104)의 두께(T2)는 약 7㎛일 수도 있고; 유전체층(108)의 두께(T3)는 약 10㎛일 수도 있고; RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110)의 조합)의 두께(T4)는 약 20㎛ 내지 약 30㎛일 수도 있고; RDL(111)의 상면과 다이(112)의 바닥면 사이의 거리의 두께(T5)는 약 30㎛일 수도 있고; 제1 다이(112)의 두께(T6)는 약 50㎛ 이상일 수도 있고; 제2 다이(112)의 두께(T7)는 약 70㎛일 수도 있고; 제2 다이(112)의 상면과 몰딩 화합물(116)의 상면 사이의 두께(T8)는 약 20㎛일 수도 있다. 다른 실시형태에서, 패키지(122) 및/또는 패키지(122) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
또한, 상기에서 설명된 바와 같이, RDL(111)에서의 몇몇 도전성 피쳐(예를 들면, I/O 콘택트(110C))는 패키지(122)의 측벽에서 노출되는 콘택트 패드를 제공한다. 예를 들면, RDL(111)의 도전성 피쳐가 패키지(122)의 외주로 연장되기 때문에(도 1g 참조) 그리고 개편화 프로세스가 RDL의 도전성 피쳐(110)의 측벽을 노출시키기 때문에, I/O 콘택트(110C)는 패키지(122)의 측벽에서 노출된다. 예를 들면, I/O 콘택트(110C)의 노출된 표면은, 몰딩 화합물(116)의 상면(116A)(예를 들면, RDL(111)과 대향하는 면(116A))에 실질적으로 수직이다. I/O 콘택트(110C)는 유전체층(104)과 몰딩 화합물(116) 사이에 배치될 수도 있다.
다양한 실시형태에서, 패키지(122)는 임의의 수의 I/O 콘택트를 포함할 수도 있다. 예를 들면, 도 1k는 두 개의 I/O 콘택트(110C)를 구비하는 패키지(122A)의 사시도를 예시한다. 도 1k에서는 하나의 콘택트가 예시되고, 제2 콘택트는 패키지의 예시된 콘택트(110C)와는 대향하는 면(side)(도시되지 않음) 상에 배치될 수도 있다. 실시형태의 두 개의 단자 소자에서, 제1 I/O 콘택트(110C)는 전력 라인에 대한 연결을 제공하고 한편 제2 I/O 콘택트(110C)는 그라운드 라인에 대한 연결을 제공한다. 다른 예로서, 도 1l은 두 개보다 많은 I/O 콘택트(110C)를 구비하는 패키지(122B)의 사시도를 예시한다. 패키지(122B)에서, 다수의 I/O 콘택트(110C)는 패키지의 면 상에 배치될 수도 있다. 또한, 몇몇 콘택트(110C)는 패키지(122B)의 코너를 감쌀 수도 있고 패키지의 두 개의 면 상에 배치된다.
I/O 콘택트(110C)는 패키지(122)를 다른 소자 피쳐에 전기적으로 연결하기 위해 사용될 수도 있다. 예를 들면, 도 1m은 기판(150)에 본딩되어 있는 패키지(122)를 예시한다. 몇몇 실시형태에서, 기판(150)은 다른 소자 패키지, 패키지 기판, PCB 기판, 인터포저, 마더보드, 또는 등등이다. 기판(150)은 도전성 콘택트 패드(152)를 포함할 수도 있고, 패키지(122)는 콘택트 패드(152) 상의 솔더 영역(154)에 의해 기판(150)에 본딩된다. 몇몇 실시형태에서, 솔더 영역(154)(예를 들면, 솔더 페이스트)이 콘택트 패드(152)에 도포되고, 그 다음, 패키지(122)는 픽업 및 배치 툴(pick-and-place tool)을 사용하여 솔더 영역(154) 상에 정렬되어 배치된다. 패키지(122)를 기판(150)에 본딩하기 위해, 리플로우가 후속하여 수행된다. 본딩 이후, 패키지(122)와 기판(150) 사이에 간격(156)(예를, 공극(air gap))이 유지될 수도 있다. 다른 실시형태에서, 패키지(122)의 바닥면과 기판(150)의 상면이 접촉하도록 간격(156)이 제거된다.
솔더 영역(154)은, 패키지(122)의 측벽에서 I/O 콘택트(110C)에 전기적으로 연결하도록 패키지(122)의 측벽을 따라 연장될 수도 있다. 예를 들면, 도 1n은 I/O 콘택트(110C)의 측벽 상의 솔더 영역(154) 및 도전성 피쳐(106)의 평면도를 제공한다. 도 1n의 구성은 도 1g를 참조로 설명된 구성과 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 도 1o는 도전성 피쳐(106)의 대안적인 구성을 예시하는데, 이 경우에서는 도전성 피쳐(106)의 제1 부분(106A)은 도전성 피쳐(106B)의 제2 부분(106B)의 (수평축 및 수직축 둘 다를 가로지르는) 미러 이미지이다. 도 1o에서, 솔더 영역(154)은 참조를 위해 예시된다.
도 1j를 다시 참조하면, 패키지(122)는, 제공된 패키지에서 전력 라인, 그라운드 라인, 및/또는 신호 라인을 제공하기 위한 재분배 라인(예를 들면, 도전성 피쳐(106))의 하나의 층을 포함한다. 다른 실시형태는, 두 개의 층 또는 두 개보다 많은 층과 같은, 재분배 라인의 하나보다 많은 층을 구비하는 패키지를 포함할 수도 있다. 예를 들면, 도 2a는 재분배 라인의 다수의 층을 구비하는 패키지(200)의 단면도를 예시한다. 패키지(200)는 패키지(122)와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 그러나, 패키지(200)는 재분배 라인의 적어도 추가적인 층, 예컨대 유전체층(202)에 배치되는 도전성 피쳐(204)를 포함한다. 도전성 피쳐(204) 및 유전체층(202)은 (재료 및 형성 방법 둘 다에서) 도전성 피쳐(106) 및 유전체층(108)과 유사할 수도 있다.
예를 들면, 비아를 갖는 도전성 피쳐(204)가 유전체층(108) 상에 형성된다. 도전성 피쳐(204)를 형성하기 위한 예로서, 개구가 유전체층(108)을 통과하여 패턴화되어 기저의(underlying) 도전성 피쳐(106)를 노출시킨다. 유전체층(108) 위에 그리고 유전체층(108)을 통과하는 개구에 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 도전성 피쳐(204)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 도전성 피쳐(204)를 형성한다.
후속하여, 도전성 피쳐(204) 및 유전체층(108) 상에 유전체층(202)이 형성된다. 몇몇 실시형태에서, 유전체층(202)은 폴리머로 형성되는데, 폴리머는, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(108)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성된다. 유전체층(202)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다.
그 다음, 유전체층(202)이 패턴화된다. 패턴화는 도전성 피쳐(204)의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층(202)이 감광 재료인 경우 유전체층(202)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(202)이 감광 재료이면, 유전체층(202)은 노광 이후 현상될 수 있다. 그 다음, 상기에서 설명된 것과 유사한 프로세스를 사용하여, 패턴화된 유전체층(202) 상에 도전성 피쳐(110)가 형성될 수도 있다.
도전성 피쳐(204)는 레이아웃 설계의 작업 공정에서 추가적인 유연성을 제공한다. 예를 들면, 도 2b 및 도 2c는, 각각, 패키지(200)의 도전성 피쳐(106) 및 도전성 피쳐(204)의 평면도를 예시한다. 다이(112)가 수동 소자 다이인 실시형태에서, 도전성 피쳐(106 및 204)는 전력 라인 및 그라운드 라인을 제공할 수도 있다. 일 실시형태에서, 도전성 패턴(206)이 전력 라인을 제공하고 한편 도전성 패턴(208)이 그라운드 라인을 제공한다. 다른 실시형태에서, 도전성 패턴(206)이 그라운드 라인을 제공하고 한편 도전성 패턴(208)이 전력 라인을 제공한다. 도전성 피쳐(106)에서, 도전성 패턴(206)은 자신을 통과하여 배치되는 스루홀(210)을 갖는 거의 직사각형이다. 도전성 패턴(208)은 스루홀(210)에 배치되고, (예를 들면, 스루홀(210)의 유전체층(108)의 일부에 의해) 도전성 패턴(206)과는 절연될 수도 있다. 도전성 패턴(206)은 상부 도전성 피쳐(204)로 라우팅하기 위한 비아를 더 포함할 수도 있고, 이러한 비아의 위치는 점선(206')에 의해 예시된다. 도전성 피쳐(204)에서, 도전성 패턴(208)은 자신을 통과하여 배치되는 스루홀(212)을 갖는 거의 직사각형이다. 도전성 패턴(206)은 스루홀(212)에 배치되고, (예를 들면, 스루홀(212)의 유전체층(202)의 일부에 의해) 도전성 패턴(208)과는 절연될 수도 있다. 도전성 패턴(208)은 하부 도전성 피쳐(206)로 라우팅하기 위한 비아를 더 포함할 수도 있고, 이러한 비아의 위치는 점선(208')에 의해 예시된다. 다른 실시형태에서, RDL(111)의 도전성 피쳐는 다른 구성을 가질 수도 있다.
도 3a 내지 도 3g는, 다양한 다른 실시형태에 따른, 소자 패키지를 제조하는 다양한 중간 단계의 단면도 및 사시도를 예시한다. 도 3a는, 캐리어 기판(100), 이형층(102), 및 이형층(102) 위에 형성된 RDL(111)을 예시한다. RDL(111)은, 유전체층(104), 도전성 피쳐(106)(예를 들면, 도전성 라인), 유전체층(108), 및 도전성 피쳐(110)(예를 들면, 콘택트 패드(110A), 비아(110B), 및 I/O 콘택트(110C))를 포함할 수도 있다. 도 3a의 다양한 피쳐는 패키지(122)(도 1j 참조)의 피쳐와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 또한, 도 3a에서 예시되는 구조체에 도달하기 위해, 도 1a 내지 도 1e를 참조로 상기에서 설명된 것과 유사한 다양한 프로세스 단계가 사용될 수도 있다. 따라서, 이들 프로세스의 추가 설명은 간략화를 위해 생략된다. 도 3a가 도전성 라인(예를 들면, 도전성 피쳐(106))의 하나의 층을 구비하는 RDL(111)을 예시하지만, 다른 실시형태는, (예를 들면, 도 2a를 참조로 설명된 것과 같이) 임의의 수의 도전성 라인을 포함할 수도 있다. RDL(111)의 도전성 피쳐는 임의의 적절한 패턴, 예컨대 도 1g, 도 1o, 도 2b, 도 2c, 또는 등등을 참조로 설명된 패턴을 구비할 수도 있다.
도 3b에서, I/O 콘택트(110C)는 높이(T10)까지 연장된다. 예를 들면, 추가적인 도전성 재료가 I/O 콘택트(110C) 상에 형성된다. 추가적인 도전성 재료를 형성하기 위한 예로서, I/O 콘택트(110C) 위에 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 다른 실시형태에서, I/O 콘택트(110C)는 씨드층으로서 사용되고, 별개의 씨드층은 퇴적되지 않는다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 I/O 콘택트(110c)에 대응하며, 포토레지스트는 콘택트 패드(110A)를 마스킹할 수도 있다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 옵션적으로는 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 I/O 콘택트(110C)를 형성한다. I/O 콘택트(110C)는, 약 110㎛ 내지 약 160㎛의 총 두께(T10)(예를 들면, 추가적인 도전성 재료, 도전성 피쳐(110), 및 도전성 피쳐(106)의 조합)를 갖는다.
도 3c는, 예를 들면, 커넥터(114)를 사용하여 콘택트 패드(110A)에 본딩되는 다이(112)를 예시한다. 다이(112)는 인접한 I/O 콘택트(110C) 사이에 배치될 수도 있다. 몇몇 실시형태에서, 커넥터(114)는 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 또는 등등이다. 복수의 다이(112)가 각각의 다이 배치 영역(150A 및 150B)에 배치된다. 또한, 단지 두 개의 다이만이 각각의 영역(150A/150B)에 배치되어 있는 것으로 예시되지만, 실시형태는 각각의 다이 배치 영역(150)에 임의의 수의 다이(예를 들면, 두 개보다 많음)를 포함할 수도 있다. (예를 들면, 상면과 하면 사이에서 측정될 때의) 다이(112)의 두께는 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 다이(112)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다.
다이(112)는 도전성 피쳐(110)에 의해 RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))에 전기적으로 연결된다. 다이(112)가 수동 소자 다이만을 포함하는 실시형태에서, RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))는 전력 라인과 그라운드 라인을 다이(112)로 제공한다. 예를 들면, RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))는 도 1g, 도 1o, 도 2b, 및/또는 도 2c를 참조로 설명된 바와 같은 패턴을 구비할 수도 있다.
도 3d에서, 다양한 컴포넌트가 몰딩 화합물(116)에 캡슐화된다. 실시형태에서, 몰딩 화합물(116)은 에폭시, 수지, PBO와 같은 몰딩가능한 폴리머, MUF, 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(116)은 평면도(제공되지 않음)에서 다이(112)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 다이(112)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재를 제공할 수도 있다. 경화 이후, I/O 콘택트(110C)를 노출시키기 위해, 몰딩 화합물(116) 상에서 평탄화 프로세스(예를 들면, 화학적 기계적 연마(chemical mechanical polish; CMP), 기계적 그라인딩, 또는 등등)가 적용될 수도 있다. 평탄화 이후, I/O 콘택트(110C) 및 몰딩 화합물(116)의 상면은 실질적으로 동일한 높이일 수도 있다.
도 3e에서, RDL(111), 예를 들면, 유전체층(104)으로부터 캐리어 기판(100)을 탈거하기(분리하기) 위해, 캐리어 기판 디본딩이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV광과 같은 광을 이형층(102)에 투사하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서 테이프(118) 상에 놓인다.
도 3e에서 더 예시되는 바와 같이, 개편화 프로세스(예시되지 않음)가, 예를 들면, 인접한 영역(150)(150A 및 150B로 레이블링됨) 사이의 스크라이브 라인(120)을 따라 수행될 수도 있다. 예시된 실시형태에서, 스크라이브 라인(120)은 도전성 피쳐(106 및 110)를 관통해서 연장된다. 예를 들면, 스크라이브 라인(120)은 I/O 콘택트(110C)를 관통해서 연장될 수도 있다. 절단은 한 영역(예를 들면, 영역(150A))의 패키지를 다른 영역(예를 들면, 영역(150B))의 다른 패키지로부터 개편화한다. 스크라이브 라인(120)을 따라 절단하기 때문에, 절단은 도전성 피쳐(106 및 110), 예컨대 I/O 콘택트(110C)를 더 절단할 수도 있다. 개편화는, 예를 들면, 기계적 톱/블레이드, 레이저, 이들의 조합, 또는 등등을 사용한 임의의 적절한 프로세스를 사용하여 수행될 수도 있다. 몇몇 실시형태에서, 개편화 프로세스는, 상기에서 설명된 바와 같이, RDL(111) 내의 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110)의 조합)의 두께(T10)에 따라 선택될 수도 있다.
도 3f는 완성된 소자 패키지(300)를 예시한다. 패키지(300)는 몰딩 화합물(116)에 캡슐화된 복수의 다이(112)를 포함한다. 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110))를 구비하는 팬아웃 RDL(111)이 다이(112)에 전기적으로 연결되고, 다이(112)까지의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해, 팬아웃 RDL은 다이(112)의 에지를 지나 횡방향으로 연장될 수도 있다.
패키지(300)는 두께(T11)를 갖는데, 두께(T11)는 약 120㎛ 내지 약 170㎛ 사이에 있을 수도 있다. 이러한 실시형태에서, 유전체층(104)의 두께(T12)는 약 7㎛일 수도 있고; 유전체층(108)의 두께(T13)는 약 10㎛일 수도 있고; RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110)의 조합)의 두께(T10)는 약 20㎛ 내지 약 30㎛일 수도 있고; RDL(111)의 상면과 다이(112)의 바닥면 사이의 거리의 두께(T14)는 약 30㎛일 수도 있고; 제1 다이(112)의 두께(T15)는 약 50㎛ 이상 일 수도 있고; 제2 다이(112)의 두께(T16)는 약 70㎛일 수도 있고; 제2 다이(112)의 상면과 몰딩 화합물(116)의 상면 사이의 두께(T17)는 약 20㎛일 수도 있다. 다른 실시형태에서, 패키지(300) 및/또는 패키지(300) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
또한, 상기에서 설명된 바와 같이, RDL(111)에서의 몇몇 도전성 피쳐(예를 들면, I/O 콘택트(110C))는 패키지(122)의 측벽에서 노출되는 콘택트 패드를 제공한다. 예를 들면, I/O 콘택트(110C)는 패키지(122)의 측벽에서 노출된다. I/O 콘택트(110C)의 노출된 표면은, 몰딩 화합물(116)의 상면(116A)(예를 들면, RDL(111)과 대향하는 표면(116A))에 실질적으로 수직이다. I/O 콘택트(110C)는 또한 몰딩 화합물(116)의 상면(116A)까지 연장될 수도 있다. 따라서, I/O 콘택트(110C)는 패키지(300)의 적어도 두 개의 면(예를 들면, 측벽 및 상면) 상에서 노출된다.
다양한 실시형태에서, 패키지(300)는 임의의 수의 I/O 콘택트를 포함할 수도 있다. 예를 들면, 도 3g는 두 개의 I/O 콘택트(110C)를 구비하는 패키지(300)의 사시도를 예시한다. 도 3g에서는 하나의 콘택트가 예시되고, 제2 콘택트는 패키지의 예시된 콘택트(110C)와는 대향하는 면(도시되지 않음) 상에 배치될 수도 있다. 실시형태의 두 개의 단자 소자에서, 제1 I/O 콘택트(110C)는 전력 라인에 대한 연결을 제공하고 한편 제2 I/O 콘택트(110C)는 그라운드 라인에 대한 연결을 제공한다. 다른 예로서, 도 3h는 두 개보다 많은 I/O 콘택트(110C)를 구비하는 패키지(300B)의 사시도를 예시한다. 패키지(300B)에서, 다수의 I/O 콘택트(110C)는 패키지의 면 상에 배치될 수도 있다. 또한, 몇몇 콘택트(110C)는 패키지(300B)의 코너를 감쌀 수도 있고 패키지(300B)의 적어도 세 개의 면 상에 배치될 수도 있다.
I/O 콘택트(110C)는 패키지(300)를 다른 소자 피쳐에 전기적으로 연결하기 위해 사용될 수도 있다. 예를 들면, 도 3i는 I/O 콘택트(110C)의 측벽 상의 솔더 영역(154)에 의해 기판(150)에 본딩되는 패키지(300)를 예시한다. 몇몇 실시형태에서, 패키지(300)는, 몰딩 화합물(116)의 표면(116A)(RDL(111)에 대향하는 몰딩 화합물(116)의 표면(116A))이 기판(150)과 대향하도록 배향될 수도 있다. 따라서, 기판(150)과 패키지(300) 사이에 배치되는 솔더 영역(154)의 일부는, I/O 콘택트(110C)의 노출된 측면(lateral surface)(예를 들면, 몰딩 화합물(116)의 표면(116A)과 실질적으로 동일한 높이의 I/O 콘택트(110C)의 표면)과 접촉할 수도 있다 또한, I/O 콘택트(110C)가, RDL(111)과 대향하는 몰딩 화합물(116)의 표면(116A)까지 연장되기 때문에, 다수의 패키지(300)는, 도 3j에 의해 예시되는 바와 같이, 기판(150) 상에 수직으로 본딩되어 적층될 수도 있다. 예를 들면, I/O 콘택트(110C)가 수직으로 정렬되도록, 두 개의 패키지(300)가 수직으로 적층될 수도 있다. 예를 들면, I/O 콘택트(110C)의 측면에 수직인 라인은, 적층된 소자에서의 양 패키지(300)의 I/O 콘택트(110C)와 교차한다. 한 실시형태에서, 패키지(300)는, 예를 들면, 솔더 영역(154)에 의해 본딩될 수도 있고, 상이한 패키지의 I/O 콘택트(110C)는 직접적으로 인접하여 서로 접촉될 수도 있다. 다른 실시형태에서, 솔더 영역(도시되지 않음)은 I/O 콘택트(110C) 측면 상에서 패키지(300) 사이에 배치될 수도 있다. 다수의 패키지(300)의 수직 적층을 허용하는 것에 의해, 증가된 컴포넌트 밀도가 유익하게 달성될 수 있다. 솔더 영역(154)은, 패키지(300)의 측벽에서 I/O 콘택트(110C)에 전기적으로 연결하도록 패키지(300)의 측벽을 따라 연장될 수도 있다.
도 4a 내지 도 4i는, 다양한 실시형태에 따른, 소자 패키지를 제조하는 다양한 중간 단계의 단면도 및 평면도를 예시한다. 도 4a는, 캐리어 기판(100), 이형층(102), 및 이형층(102) 위에 형성된 RDL(111)을 예시한다. RDL(111)은, 유전체층(104), 도전성 피쳐(106)(예를 들면, 도전성 라인), 유전체층(108), 및 도전성 피쳐(110)를 포함할 수도 있다. 도 4a의 다양한 피쳐는 패키지(122)의 피쳐와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 또한, 도 4a에서 예시되는 구조체에 도달하기 위해, 도 1a 내지 도 1e를 참조로 상기에서 설명된 것과 유사한 다양한 프로세스 단계가 사용될 수도 있다. 따라서, 이들 프로세스의 추가 설명은 간략화를 위해 생략된다. 그러나, 도 4a에서, 도전성 피쳐(110)는 어떠한 측벽 I/O 콘택트(110C)도 포함하지 않는다(도 1j 참조). 도 4a가 도전성 라인(예를 들면, 도전성 피쳐(106))의 하나의 층을 구비하는 RDL(111)을 예시하지만, 다른 실시형태는, (예를 들면, 도 2a를 참조로 설명된 것과 같이) 임의의 수의 도전성 라인을 포함할 수도 있다. RDL(111)의 도전성 피쳐는 임의의 적절한 패턴, 예컨대 도 1g, 도 1o, 도 2b, 도 2c, 또는 등등을 참조로 설명된 패턴을 구비할 수도 있다.
도 4b는, 예를 들면, 커넥터(114)를 사용하여 콘택트 패드(110A)에 본딩되는 다이(112)를 예시한다. 몇몇 실시형태에서, 커넥터(114)는 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 또는 등등이다. 복수의 다이(112)가 각각의 다이 배치 영역(150A 및 150B)에 배치된다. 또한, 단지 두 개의 다이만이 각각의 영역(150A/150B)에 배치되어 있는 것으로 예시되지만, 실시형태는 각각의 다이 배치 영역(150)에 임의의 수의 다이(예를 들면, 두 개보다 많음)를 포함할 수도 있다. (예를 들면, 상면과 하면 사이에서 측정될 때의) 다이(112)의 두께는 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 다이(112)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다.
다이(112)는 커넥터(114)에 의해 RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))에 전기적으로 연결된다. 다이(112)가 수동 소자 다이만을 포함하는 실시형태에서, RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))는 전력 라인과 그라운드 라인을 다이(112)로 제공한다. 예를 들면, RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))는 도 1g, 도 1o, 도 2b, 및/또는 도 2c를 참조로 설명된 바와 같은 패턴을 구비할 수도 있다.
도 4c에서, 다양한 컴포넌트가 몰딩 화합물(116)에 캡슐화된다. 실시형태에서, 몰딩 화합물(116)은 에폭시, 수지, PBO와 같은 몰딩가능한 폴리머, MUF, 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(116)은 평면도(제공되지 않음)에서 다이(112)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 다이(112)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재를 제공할 수도 있다.
도 4d에서, RDL(111), 예를 들면, 유전체층(104)으로부터 캐리어 기판(100)을 탈거하기(분리하기) 위해, 캐리어 기판 디본딩이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV광과 같은 광을 이형층(102)에 투사하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서 테이프(118) 상에 놓인다.
도 4d에서 더 예시되는 바와 같이, 캐리어 기판(100)이 디본딩된 이후, 도전성 피쳐(106)의 일부를 노출시키기 위해, 개구(402)가 유전체층(104)을 통과하여 형성된다. 개구(402)는, 예를 들면, 레이저 드릴링, 에칭, 또는 등등을 사용하여 형성될 수도 있다. 후속하여, 도 4e에서 예시되는 바와 같이, 유전체층(104)의 개구(402)에 커넥터(404)가 배치된다. 몇몇 실시형태에서, 커넥터(404)는 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 및 등등을 포함한다.
대안적으로, 도 4f에 의해 예시되는 바와 같이, 캐리어 기판(100)이 디본딩된 이후, 유전체층(104)의 도전성 피쳐(406)가 노출된다. 몇몇 실시형태에서, 도전성 피쳐(406)는 도전성 피쳐(106)와 동일한 프로세스에서 형성된다. 예를 들면, 도전성 피쳐(106)를 형성하기 이전에, 유전체층(104)에서 개구가 패턴화될 수도 있다. 도전성 피쳐(106)의 형성 동안, 이러한 개구는 또한, 도전성 피쳐(406)를 형성하기 위해 사용되는 도전성 재료로 채워질 수도 있다. 도전성 피쳐(406)를 노출시키는 것은, 도전성 피쳐(406)의 도전성 피쳐(106)와는 대향하는 면 상의 유전체층(104)의 부분을 제거하는 것을 포함할 수도 있다. 유전체층(104)의 일부를 제거하는 것은, 임의의 적절한 패턴화 및/또는 평탄화 프로세스를 포함할 수도 있다. 도전성 피쳐(406)가 노출된 이후, 도전성 피쳐(406) 상에 커넥터(404)가 배치된다.
도 4g에서, 개편화 프로세스(예시되지 않음)가, 예를 들면, 인접한 영역(150)(150A 및 150B로 레이블링됨) 사이의 스크라이브 라인(120)을 따라 수행될 수도 있다. 개편화는, 예를 들면, 기계적 톱/블레이드, 레이저, 이들의 조합, 또는 등등을 사용한 임의의 적절한 프로세스를 사용하여 수행될 수도 있다. 예시된 실시형태, 스크라이브 라인(120)은 RDL(111)의 어떠한 도전성 피쳐를 관통해서도 연장되지 않으며, 임의의 측벽 I/O 콘택트(예를 들면, I/O 콘택트(110C), 도 1 참조)가 아니라, I/O 콘택트가 커넥터(404)에 의해 단독으로 제공된다. 다른 실시형태에서, 커넥터(404)는 측벽 I/O 콘택트(예를 들면, I/O 콘택트(110C), 도 1j 참조)와 결합될 수도 있다.
도 4h는 완성된 소자 패키지(400)를 예시한다. 패키지(400)는 몰딩 화합물(116)에 캡슐화된 복수의 다이(112)를 포함한다. 도전성 피쳐(예를 들면, 도전성 피쳐(106 및 110))를 구비하는 팬아웃 RDL(111)이 다이(112)에 전기적으로 연결되고, 다이(112)까지의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해, 팬아웃 RDL(111)은 다이(112)의 에지를 지나 횡방향으로 연장될 수도 있다. 패키지(400)는 두께(T18)를 갖는데, 두께(T18)는, RDL(111)에서 도전성 라인의 하나의 층을 구비하는 실시형태에서 약 120㎛ 내지 약 170㎛ 사이에 있을 수도 있다. RDL(111)에서 도전성 라인의 두 개의 층을 구비하는 실시형태에서, 패키지(400)의 두께(T18)는 약 120㎛ 내지 약 200㎛일 수도 있다. 다른 실시형태에서, 패키지(400)는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
또한, 상기에서 설명된 바와 같이, 패키지(400)에서의 I/O 콘택트는 커넥터(404)에 의해 제공된다. 커넥터(404)는 패키지(400)의 바닥면(예를 들면, 다이(112)와 대향하는 RDL(111)의 표면) 상에 배치될 수도 있다. 커넥터(404)는, 패키지(400)에 대한 외부 커넥터를 제공하기 위해, 어레이로 구성될 수도 있다(도 4i 참조). 도 4i가 3×3 커넥터(404)의 어레이를 예시하지만, 패키지(400)는 임의의 수의 커넥터(404)를 포함할 수도 있다.
도 4j는 커넥터(404)에 의해 기판(150)에 본딩되는 패키지(400)의 단면도를 예시한다. 예를 들면, 패키지(400)는 픽업 및 배치 툴에 의해 기판(150) 상에 배치될 수도 있다. 그 다음, 커넥터(404)를 기판(150)의 콘택트 패드(152)에 본딩하기 위해 리플로우가 수행될 수도 있다. 도 4k는, 콘택트 패드(152)가 도전성 트레이스(406)로 대체되는 다른 실시형태를 예시한다. 이러한 실시형태에서, 커넥터(404)는 본딩 이후 도전성 트레이스(406)의 다수의 면을 둘러쌀 수도 있다.
상기에서 설명된 바와 같이, 패키지(122, 200, 300, 및 400) 각각은 인접한 다이(112)의 하나의 층만을 포함한다. 다른 실시형태의 패키지는 적층된 다이의 다수의 층을 포함할 수도 있다. 예를 들면, 도 5a 내지 도 5j는, 몇몇 실시형태에 따른, 적층된 다이를 구비하는 소자를 제조하는 다양한 중간 단계의 단면도를 예시한다. 도 5a에서는, 캐리어 기판(100), 이형층(102), 및 유전체층(104)이 예시된다. 캐리어 기판(100), 이형층(102), 및 유전체층(104)은 도 1a 및 도 1b에서 설명된 피쳐와 유사할 수도 있다.
다이(112)는 접착층(502)에 의해 유전체층(104)의 상면에 부착된다. 다이(112)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다. 다이(112)는 상면에서 콘택트 패드(504)를 포함할 수도 있는데, 콘택트 패드(504)는 다이(112) 내의 소자(들)에 대한 전기적 연결을 제공한다. 단일의 다이가 각각의 다이 배치 영역(150A 및 150B)에 부착되어 있는 것을 도 5a가 예시하지만, 다른 실시형태에서는 영역(150A/150B)에 임의의 수의 다이가 배치될 수도 있다(예를 들면, 도 6a 참조).
접착제(502)는, 예시에서, 다이(112)의 이면에 배치되어 다이(112)를 유전체층(104)에 부착시킨다. 접착제(502)는 임의의 적절한 접착제, 에폭시, DAF, 또는 등등일 수도 있다. 접착제(502)는 다이(112)의 이면에, 예컨대 각각의 반도체 웨이퍼의 이면에 도포될 수도 있거나 또는 캐리어 기판(100)의 표면 위에 도포될 수도 있다. 다이(112)는, 예컨대 절단 또는 다이싱에 의해 개편화될 수도 있고, 예를 들면, 픽업 및 배치 툴을 사용하여 접착제(502)에 의해 유전체층(104)에 부착될 수도 있다.
도 5b에서, 다양한 컴포넌트가 몰딩 화합물(116)에 캡슐화된다. 실시형태에서, 몰딩 화합물(116)은 에폭시, 수지, PBO와 같은 몰딩가능한 폴리머, MUF, 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(116)은 평면도(제공되지 않음)에서 다이(112)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 다이(112)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재를 제공할 수도 있다. 경화 이후, 다이(112) 상의 콘택트 패드(504)를 노출시키기 위해 평탄화가 적용될 수도 있다. 평탄화 이후, 몰딩 화합물(116)의 상면은 콘택트 패드(504)의 상면과 실질적으로 동일한 높이일 수도 있다.
도 5c에서, 몰딩 화합물(116) 및 콘택트 패드(504) 상에 유전체층(506)이 퇴적된다. 몇몇 실시형태에서, 유전체층(506)은, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(506)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성될 수 있다. 유전체층(506)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다.
도 5c에 의해 더 예시되는 바와 같이, 유전체층(506)은 퇴적 이후 패턴화된다. 패턴화는 콘택트 패드(504)의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층(506)이 감광 재료인 경우 유전체층(506)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(506)이 감광 재료이면, 유전체층(506)은 노광 이후 현상될 수 있다.
도 5d에서, 비아를 갖는 도전성 피쳐(508)(508A 및 508B로 레이블링됨)가 유전체층(506) 상에 형성된다. 도전성 피쳐를 형성하는 예로서, 유전체층(506) 위에 그리고 유전체층(506)을 통과하는 개구에서 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 도전성 피쳐(508)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 도전성 피쳐(508A 및 508B)를 형성한다. 유전체층(506)을 통과하여, 예를 들면, 콘택트 패드(504)까지 개구에 도전성 비아가 형성된다. 도전성 피쳐(508)는, 예를 들면, 다른 다이에 전기적 콘택트를 제공하는 콘택트 패드(508A)(도 5e 참조), 및 예를 들면, 완성된 소자 패키지의 측벽에서 다른 피쳐에 I/O 콘택트를 제공하는 I/O 콘택트(508B)(도 5j 참조)를 포함한다. 콘택트 패드(508A)는, 유전체층(506) 상에 형성되는 도전성 라인(도시되지 않음)에 의해 I/O 콘택트(508B)에 전기적으로 연결될 수도 있다.
도 5e에서, 도전성 피쳐(508) 및 유전층(506) 상에 유전체층(510)이 형성된다. 몇몇 실시형태에서, 유전체층(510)은 폴리머로 형성되는데, 폴리머는, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(510)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성될 수 있다. 유전체층(510)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 그 다음, 유전체층(510)이 패턴화된다. 패턴화는, 도전성 피쳐(508)(예를 들면, 콘택트 패드(508A) 및 I/O 콘택트(508B))의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층이 감광 재료인 경우 유전체층(510)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(510)이 감광 재료이면, 유전체층(510)은 노광 이후 현상될 수 있다.
도 5f에서, I/O 콘택트(508B)는, 옵션적으로는, 높이(T19)까지 연장된다. 예를 들면, 추가적인 도전성 재료가 I/O 콘택트(508B) 상에 형성된다. 다른 실시형태에서, 콘택트(508B)는 연장되지 않는다(도 6b 참조). 추가적인 도전성 재료를 형성하기 위한 예로서, I/O 콘택트(508B) 위에 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 다른 실시형태에서, I/O 콘택트(508B)는 씨드층으로서 사용되고, 별개의 씨드층은 퇴적되지 않는다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 I/O 콘택트(508B)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 한 실시형태에서, 포토레지스트는 패턴화 이후 콘택트 패드(508A)를 마스킹할 수도 있다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 옵션적으로는 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 I/O 콘택트(508B)를 형성한다. I/O 콘택트(508B)는 약 70㎛의 총 두께(T19)를 갖는다. 두께(T19)는 다른 실시형태에서는 상이할 수도 있다. 예를 들면, I/O 콘택트(508B)가 연장되지 않는 한 실시형태(도 6b 참조)에서, I/O 콘택트(508B)의 두께(T19)는 약 20㎛ 내지 약 30㎛일 수도 있다. I/O 콘택트(508B)가 더 연장되는 한 실시형태에서, I/O 콘택트(508B)의 두께(T19)는 약 100㎛ 내지 약 200㎛일 수도 있다.
따라서, 다이(112) 및 몰딩 화합물(116)에 위에, (예를 들면, 유전체층(506), 도전성 피쳐(508), 및 유전체층(510)을 포함하는) RDL(511)이 형성된다. RDL(511)이 도 5f에서 특정한 구성을 가지지만, 다른 실시형태에서, RDL(511)은 임의의 수의 도전성 라인층을 포함할 수도 있다. 예를 들면, 도 6b는, RDL(511)이 다이(112)와 유전체층(506)/도전성 피쳐(508) 사이에 추가적인 유전체층(예를 들면, 유전체층(602A 및 602B))을 포함하는 한 실시형태를 예시한다. 유전체층(602A 및 602B)은 도전성 피쳐(604A 및 604B)를 각각 포함하는데, 도전성 피쳐(604A 및 604B)는 완성된 소자 패키지에서 전력 라인, 그라운드 라인, 및/또는 신호 라인을 제공할 수도 있다. 다양한 유전체층(602A, 602B, 및 506)을 관통해서 연장되는 도전성 비아는, 도전성 라인(604A/604B), 콘택트 패드(508A), 및 I/O 콘택트(508B)를 다이(112)에 전기적으로 연결한다. RDL(511)의 도전성 피쳐는 임의의 적절한 패턴, 예컨대 도 1g, 도 1o, 도 2b, 도 2c, 또는 등등을 참조로 설명된 패턴을 구비할 수도 있다.
도 5g는, 예를 들면, 커넥터(514)를 사용하여 콘택트 패드(508A)에 본딩되는 다이(512)를 예시한다. 다이(112)는 인접한 I/O 콘택트(508B) 사이에 배치될 수도 있다. 몇몇 실시형태에서, 커넥터(114)는 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 또는 등등이다. 각각의 다이 배치 영역(150A 및 150B)에 단일의 다이(112)만이 배치되지만, 다른 실시형태는 각각의 다이 배치 영역(150A/150B)에 임의의 수의 다이(512)를 포함할 수도 있다(예를 들면, 도 6c 참조). (예를 들면, 동일한 영역에서의 또는 상이한 영역(150)에서의) 다이(512)의 두께는 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 다이(512)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다. 다이(512)는 RDL(511)의 도전성 피쳐(예를 들면, 도전성 피쳐(508)에 의해 다이(112)에 전기적으로 연결된다. 다이(112)가 수동 소자 다이만을 포함하는 실시형태에서, RDL(511)의 도전성 피쳐(예를 들면, 도 6a의 도전성 피쳐(604A/604B) 및/또는 도전성 피쳐(508))는 전력 라인과 그라운드 라인을 다이(112 및 512)로 제공한다. 도 5g가 I/O 콘택트(508B) 및 다이(512)의 상면이 실질적으로 동일한 높이인 것을 예시하지만, 다른 실시형태에서, I/O 콘택트(508B)의 상면은 (예를 들면, 도 6c에 의해 예시되는 바와 같이) 다이(512)의 상면보다 낮을 수도 있거나 또는 (예를 들면, 도 7a에 의해 예시되는 바와 같이) 다이(512)의 상면보다 더 높을 수도 있다.
도 5h에서, RDL(111) 위의 다양한 컴포넌트는 몰딩 화합물(516)에 캡슐화된다. 실시형태에서, 몰딩 화합물(516)은 에폭시, 수지, PBO와 같은 몰딩가능한 폴리머, MUF, 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(516)은 평면도(제공되지 않음)에서 다이(512)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(516)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(516)은 다이(512)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재를 제공할 수도 있다. (예를 들면, 도 7a에 의해 예시되는 바와 같은) 한 실시형태에서, 경화 이후 I/O 콘택트(508B)의 상면을 노출시키기 위해 평탄화가 적용될 수도 있다. 이러한 실시형태에서, 몰딩 화합물(516)의 상면은, 평탄화 이후, I/O 콘택트(508B)의 상면과 실질적으로 동일한 높이일 수도 있다.
도 5i에서, 유전체층(104)으로부터 캐리어 기판(100)을 탈거하기(분리하기) 위해, 캐리어 기판 디본딩이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV광과 같은 광을 이형층(102)에 투사하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서 테이프(118) 상에 놓인다.
도 5i에 의해 더 예시되는 바와 같이, 개편화 프로세스(예시되지 않음)가, 예를 들면, 인접한 영역(150)(150A 및 150B로 레이블링됨) 사이의 스크라이브 라인(120)을 따라 수행될 수도 있다. 예시된 실시형태에서, 스크라이브 라인(120)은 RDL(511)의 도전성 피쳐를 관통하여 연장된다. 예를 들면, 스크라이브 라인(120)은 I/O 콘택트(508B)를 관통해서 연장될 수도 있다. 절단은 한 영역(예를 들면, 영역(150A))의 패키지를 다른 영역(예를 들면, 영역(150B))의 다른 패키지로부터 개편화한다. 스크라이브 라인(120)을 따라 절단하기 때문에, 절단은 I/O 콘택트(508B)를 더 절단할 수도 있다. 개편화는, 예를 들면, 기계적 톱/블레이드, 레이저, 이들의 조합, 또는 등등을 사용한 임의의 적절한 프로세스를 사용하여 수행될 수도 있다. 몇몇 실시형태에서, 개편화 프로세스는, 상기에서 설명된 바와 같이, RDL(111) 내의 도전성 피쳐(예를 들면, I/O 콘택트(508B))의 두께(T19)에 따라 선택될 수도 있다.
도 5j는 완성된 소자 패키지(500)를 예시한다. 패키지(500)는, 사이에 팬아웃 RDL(511)이 배치되는 복수의 적층된 다이(112 및 512)를 포함한다. 팬아웃 RDL(511)은 도전성 피쳐(예를 들면, 도전성 피쳐(508A 및 508B))를 포함하는데, 도전성 피쳐는 다이(112)를 다이(512)에 전기적으로 연결한다. 다이(112 및 512)까지의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해, 팬아웃 RDL은 다이(112 및 512)의 에지를 지나 횡방향으로 연장될 수도 있다.
패키지(500)는 두께(T20)를 갖는데, 두께(T20)는, 약 74㎛의 두께(T21)를 갖는 (예를 들면, 유전체층(104)의 상면과 몰딩 화합물(116)의 바닥면 사이의) 제1 층 및 약 107㎛의 두께(T22)를 갖는 (예를 들면, 몰딩 화합물(116)의 바닥면과 몰딩 화합물(516)의 바닥면 사이의) 제2 층을 포함하여 약 181㎛일 수도 있다. 이러한 실시형태에서, 유전체층(104)의 두께(T23)는 약 7㎛일 수도 있고; 접착층(502)의 두께(T24)는 약 10㎛일 수도 있고; 다이(112)의 두께(T25)는 약 50㎛ 이상일 수도 있고, 다이(112)와 RDL(511) 사이의 두께(T26)는 약 7㎛일 수도 있고; 유전체층(506)의 두께(T27)는 약 5㎛일 수도 있고; 유전체층(510)의 두께(T28)는 약 7㎛일 수도 있고; 다이(512)와 유전체층(510) 사이의 거리의 두께(T29)는 약 15㎛일 수도 있고; 다이(512)의 두께(30)는 약 50㎛이상일 수도 있고; 다이(512)와 몰딩 화합물(516)의 대향 표면 사이의 두께(T30)는 약 30㎛일 수도 있다. 다른 실시형태에서, 패키지(500) 및/또는 패키지(500) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
RDL(511)에서의 몇몇 도전성 피쳐(예를 들면, I/O 콘택트(508B))는 패키지(500)의 측벽에서 노출되는 콘택트 패드를 제공한다. 예를 들면, I/O 콘택트(508B)는 패키지(500)의 측벽에서 노출된다. I/O 콘택트(508B)의 노출된 표면은, 몰딩 화합물(516)의 바닥면(516A)(예를 들면, RDL(511)과 대향하는 표면(116A))에 실질적으로 수직이다.
다양한 실시형태에서, 패키지(500)는 임의의 수의 I/O 콘택트를 포함할 수도 있다. 예를 들면, 도 5k는 두 개의 I/O 콘택트(508B)를 구비하는 패키지(500A)의 사시도를 예시한다. 도 5k에서는 하나의 콘택트가 예시되고, 제2 콘택트는 패키지의 예시된 콘택트(508B)와는 대향하는 면(도시되지 않음) 상에 배치될 수도 있다. 실시형태의 두 개의 단자 소자에서, 제1 I/O 콘택트(508B)는 전력 라인에 대한 연결을 제공하고 한편 제2 I/O 콘택트(508B)는 그라운드 라인에 대한 연결을 제공한다. 다른 예로서, 도 5l은 두 개보다 많은 I/O 콘택트(508B)를 구비하는 패키지(500B)의 사시도를 예시한다. 패키지(500B)에서, 다수의 I/O 콘택트(508B)는 패키지의 면 상에 배치될 수도 있다. 또한, 몇몇 콘택트(508B)는 패키지(500B)의 코너를 감쌀 수도 있다.
도 5m은, 예를 들면, 솔더 영역(154)에 의해 기판(150)에 본딩되는 패키지(500)의 단면도를 예시한다. 솔더 영역(154)은, 패키지(500)의 측벽에서 I/O 콘택트(508B)와 접촉하도록 패키지(500)를 따라 연장될 수도 있다. 또한, 패키지(500)는, 몰딩 화합물(516)의 표면(516A)이 기판(150)과 대향하도록 배향될 수도 있다. 본딩 이후, 패키지(500)와 기판(150) 사이에 간격(156)(예를, 공극)이 유지될 수도 있거나 또는 유지되지 않을 수도 있다.
도 6d는, 적층된 다이의 다수의 층을 갖는 다른 실시형태의 패키지(600)를 예시한다. 도 6a 내지 도 6c는, 도 5a 내지 도 5j의 상기에서 설명된 바와 같은 패키지(500)를 제조하는 프로세스와 유사할 수도 있는 패키지(600)를 제조하기 위한 중간 프로세스 단계를 예시하는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 패키지(600)는, 사이에 팬아웃 RDL(511)이 배치되는 복수의 적층된 다이(112 및 512)를 포함한다. 팬아웃 RDL(511)은 도전성 피쳐(예를 들면, 도전성 피쳐(508A, 508B, 604A, 및 604B))를 포함하는데, 도전성 피쳐는 다이(112)를 다이(512)에 전기적으로 연결한다. 패키지(500)와 비교하여, 패키지(600)는, 다이(112 및 512) 사이에 적층된 도전성 라인(604A 및 604B)의 다수의 층을 구비하는 RDL(111)을 포함할 수도 있다.
패키지(600)는 두께(T32)를 갖는데, 두께(T32)는, 약 82㎛의 두께(T34)를 갖는 (예를 들면, 유전체층(104)의 바닥면과 몰딩 화합물(116)의 상면 사이의) 제1 층 및 약 145㎛의 두께(T35)를 갖는 (예를 들면, 몰딩 화합물(116)의 상면과 몰딩 화합물(516)의 상면(516A) 사이의) 제2 층을 포함하여 약 200㎛ 내지 약 350㎛일 수도 있다. 패키지(600)에서, I/O 콘택트(508B)는 콘택트(508A)의 상면과 실질적으로 동일한 높이의 상면을 구비한다. 패키지(600)에서의 I/O 콘택트(508B)는, 예를 들면, 약 20㎛ 내지 약 30㎛의 두께(T33)를 갖는다. 또한, 예시된 실시형태에서, 유전체층(602A)은 약 5㎛의 두께(T36)를 가지며; 유전체층(602B)은 약 10㎛의 두께(T37)를 가지며; 유전체층(506)은 약 10㎛의 두께(T38)를 갖는다. 다이(512)의 두께는 패키지(600)에서 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 패키지(600)의 다른 피쳐는 패키지(500)에서의 각각의 피쳐와 유사한 치수를 가질 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 다른 실시형태에서, 패키지(600) 및/또는 패키지(600) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
도 6e는, 예를 들면, 솔더 영역(154)에 의해 기판(150)에 본딩되는 패키지(600)의 단면도를 예시한다. 솔더 영역(154)은, 패키지(500)의 측벽에서 I/O 콘택트(508B)와 접촉하도록 패키지(500)를 따라 연장될 수도 있다. 또한, 패키지(500)는, 몰딩 화합물(516)의 표면(516A)이 기판(150)과 대향하도록 배향될 수도 있다. 본딩 이후, 패키지(600)와 기판(150) 사이에 간격(156)(예를, 공극)이 유지될 수도 있거나 또는 유지되지 않을 수도 있다.
도 7a는 적층된 다이의 다수의 층을 구비하는 다른 실시형태의 패키지의 단면도를 예시한다. 패키지(700)는 패키지(600)와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 패키지(700)는, 사이에 팬아웃 RDL(511)이 배치되는 복수의 적층된 다이(112 및 512)를 포함한다. 팬아웃 RDL(511)은 도전성 피쳐(예를 들면, 도전성 피쳐(508A, 508B, 604A, 및 604B))를 포함하는데, 도전성 피쳐는 다이(112)를 다이(512)에 전기적으로 연결한다. 또한, I/O 콘택트(508B)는 다이(512)보다 더 높이 연장되고, 몰딩 화합물(516)의 상면(516A)은 I/O 콘택트(508B)의 상면과 실질적으로 동일한 높이일 수도 있다. I/O 콘택트(508B)는 약 100 내지 약 200㎛의 두께(T40)를 가질 수도 있다. 패키지(700)의 다른 피쳐는 패키지(600)에서의 각각의 피쳐와 유사한 치수를 가질 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 다른 실시형태에서, 패키지(700) 및/또는 패키지(700) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
다양한 실시형태에서, 패키지(700)는 임의의 수의 I/O 콘택트를 포함할 수도 있다. 예를 들면, 도 7b는 패키지(700)의 대향 면 상에 두 개의 I/O 콘택트(508B)를 구비하는 패키지(700A)의 사시도를 예시한다. I/O 콘택트(508B)는 몰딩 화합물(516)의 상면(516A)까지 연장되고, 따라서, I/O 콘택트(508B)는 패키지(700)의 적어도 두 면 상에 배치된다. 실시형태의 두 개의 단자 패키지에서, 제1 I/O 콘택트(508B)는 전력 라인에 대한 연결을 제공하고 한편 제2 I/O 콘택트(508B)는 그라운드 라인에 대한 연결을 제공한다. 다른 예로서, 도 7c는 두 개보다 많은 I/O 콘택트(508B)를 구비하는 패키지(700B)의 사시도를 예시한다. 패키지(700B)에서, 다수의 I/O 콘택트(508B)는 패키지의 면 상에 배치될 수도 있다. 또한, 몇몇 콘택트(508B)는 패키지(700B)의 코너를 감쌀 수도 있고 패키지(700B)의 적어도 세 개의 면 상에 배치될 수도 있다. 다른 예로서, 도 7d는 두 개보다 많은 I/O 콘택트(508B)를 구비하는 패키지(700C)의 사시도를 예시한다. 패키지(700C)에서, 다수의 I/O 콘택트(508B)는 패키지의 면 상에 배치될 수도 있다. 또한, 적어도 하나의 I/O 콘택트(508B')가 몰딩 화합물(516)의 내부 영역을 통해 연장될 수도 있고 몰딩 화합물(516)의 상면(516A)에서 노출된다. I/O 콘택트(508B')는, 예를 들면, 다이(512) 사이에 배치될 수도 있다(도 7a 참조).
I/O 콘택트(508B)는 패키지(300)를 다른 소자 피쳐에 전기적으로 연결하기 위해 사용될 수도 있다. 예를 들면, 도 7e는 I/O 콘택트(508B)의 측벽 상의 솔더 영역(154)에 의해 기판(150)에 본딩되는 패키지(700)를 예시한다. 몇몇 실시형태에서, 패키지(700)는, 몰딩 화합물(516)의 표면(516A)(RDL(511)에 대향하는 몰딩 화합물(516)의 표면)이 기판(150)과 대향하도록 배향될 수도 있다. 따라서, 기판(150)과 패키지(700) 사이에 배치되는 솔더 영역(154)의 일부는, I/O 콘택트(508B)의 노출된 측면(예를 들면, 몰딩 화합물(516)의 표면(516A)과 실질적으로 동일한 높이의 I/O 콘택트(508B)의 표면)와 접촉할 수도 있다 또한, I/O 콘택트(508B)가, RDL(511)과 대향하는 몰딩 화합물(516)의 표면(516A)까지 연장되기 때문에, 다수의 패키지(700)는, 도 7f에 의해 예시되는 바와 같이, 기판(150) 상에 수직으로 본딩되어 적층될 수도 있다. 예를 들면, 두 개의 패키지(700)가 수직으로 적층될 수도 있다. 한 실시형태에서, 패키지(700)는, 예를 들면, 솔더 영역(154)에 의해 본딩될 수도 있고, 상이한 패키지의 I/O 콘택트(508B)는 직접적으로 인접하여 서로 접촉될 수도 있다. 다른 실시형태에서, 솔더 영역(도시되지 않음)은 I/O 콘택트(508B) 측면 상에서 패키지(700) 사이에 배치될 수도 있다. 다수의 패키지(700)의 수직 적층을 허용하는 것에 의해, 증가된 컴포넌트 밀도가 유익하게 달성될 수 있다. 솔더 영역(154)은, 패키지(700)의 측벽에서 I/O 콘택트(508B)에 전기적으로 연결하도록 패키지(700)의 측벽을 따라 연장될 수도 있다.
도 8a 내지 도 8e는, 몇몇 다른 실시형태에 따른, IPD 패키지를 제조하는 다양한 중간 단계의 단면도를 예시한다. 도 8a는, 캐리어 기판(100), 이형층(102), 이형층(102)에 부착된 다이(112), 다이(112) 주위의 몰딩 화합물(116), 및 다이(112)와 몰딩 화합물(116) 위의 RDL(511)을 예시한다. RDL(511)은 유전체층(504) 및 콘택트 패드(508A)를 포함할 수도 있다. 다이(512)는 콘택트 패드(508A)에 본딩되고, 몰딩 화합물(516)은 다이(512) 주위에 배치된다. 도 8a의 다양한 피쳐는 패키지(500)(도 5j 참조)의 피쳐와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 또한, 도 8a에서 예시되는 구조체에 도달하기 위해, 도 5a 내지 도 5h를 참조로 상기에서 설명된 것과 유사한 다양한 프로세스 단계가 사용될 수도 있다. 따라서, 이들 프로세스의 추가 설명은 간략화를 위해 생략된다. 그러나, 도 8a에서, I/O 콘택트(508B)는 제외되고 도전성 비아(802)로 대체된다. 한 실시형태에서, 도전성 비아(802)는 캐리어(100)의 외주까지 연장되지 않는다. 도전성 비아(802)는 몰딩 화합물(516)을 통해 연장되고, 도전성 비아(802) 및 몰딩 화합물(516)의 상면은 실질적으로 동일 높이일 수도 있다. 도전성 비아(802)는 RDL(511) 내의 도전성 피쳐에 의해 다이(112 및 512)에 전기적으로 연결될 수도 있다.
도 8b에서, 유전체층(804)은 몰딩 화합물(516) 및 도전성 비아(802) 상에 퇴적된다. 몇몇 실시형태에서, 유전체층(804)은 폴리머로 형성되는데, 폴리머는, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(804)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성될 수 있다. 유전체층(804)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다.
그 다음, 유전체층(804)은 도 8c에 의해 예시되는 바와 같이 패턴화된다. 패턴화는 도전성 피쳐(802)의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층이 감광 재료인 경우 유전체층(804)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(804)이 감광 재료이면, 유전체층(804)은 노광 이후 현상될 수 있다.
도 8d에서는, 유전체층(804)을 통과하는 개구에, 언더 범퍼 야금(UBM)(806)이 옵션적으로 형성된다. UBM(806)을 형성하는 예로서, 유전체층(804)을 통과하는 개구의 도전성 비아(802) 위에 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 UBM(806)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 옵션적으로는 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 UBM(806)을 형성한다.
도 8e에서, UBM(806) 상에(또는 UBM(806)이 제외된 실시형태에서는 직접적으로 도전성 비아(802) 상에) 커넥터(808)가 형성된다. 커넥터(808)는, 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 및 등등일 수도 있다. 한 실시형태에서, 커넥터(808)는 볼 실장 프로세스(ball mounting process)를 사용하여 형성될 수도 있다. 다른 실시형태에서, 커넥터(808)는 UBM(806)의 패턴을 정의하기 위해 사용되는 포토레지스트를 제거하기 이전에 형성될 수도 있다. 예를 들면, 포토레지스트의 개구에 UBM(806)의 도전성 재료가 형성된 이후, UBM(806) 상에 도전층(예를 들면, 주석층(tin layer) 또는 다른 솔더 재료)을 형성하기 위해 추가적인 도금이 수행될 수도 있다. 그 다음, 상기에서 설명된 바와 같이, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트 및 씨드층이 제거된 이후, 솔더 볼(예를 들면, 커넥터(808))을 형성하기 위해 리플로우 프로세스가 수행될 수도 있다.
커넥터(808)가 형성된 이후, 상기에서 설명된 바와 같은 프로세스를 사용하여, 캐리어(100) 및 이형층(102)이 제거될 수도 있다. 스크라이브 라인(120)을 따라 상기에서 설명된 바와 같은 개편화 프로세스가 또한 수행될 수도 있다. 도 8f는 결과적으로 나타나는 패키지(800)를 예시한다. 패키지(800) 및 패키지(500)(도 5j 참조)는 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 패키지(800)는, 사이에 팬아웃 RDL(511)이 배치되는 복수의 적층된 다이(112 및 512)를 포함한다. 패키지(800)에서의 I/O 콘택트는 커넥터(808)에 의해 제공된다. 커넥터(808)는 유전체층(104)에 대향하는 패키지(800)의 표면 상에 배치될 수도 있다. 도 8f가 단지 두 개의 커넥터(808)만을 예시하지만, 패키지(800)는 임의의 수의 커넥터(808)를 포함할 수도 있다.
패키지(800)는 두께(T41)를 갖는데, 두께(T41)는, 약 74㎛의 두께(T42)를 갖는 (예를 들면, 유전체층(104)의 바닥면과 몰딩 화합물(116)의 상면 사이의) 제1 층 및 약 111㎛의 두께(T43)를 갖는 (예를 들면, 몰딩 화합물(116)의 상면과 유전체층(804)의 상면 사이의) 제2 층을 포함하여 약 185㎛(커넥터(808) 제외)일 수도 있다. 패키지(600)에서, 유전체층(804)은 약 7㎛의 두께(T44)를 갖는다. 패키지(800)의 다른 피쳐는 패키지(500)에서의 각각의 피쳐와 유사한 치수를 가질 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 다른 실시형태에서, 패키지(800) 및/또는 패키지(800) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
커넥터(808)는 패키지(800)를 다른 소자 피쳐에 본딩하기 위해 사용될 수도 있다. 예를 들면, 도 8g는 커넥터(808)에 의해 기판(150)에 본딩되는 패키지(800)의 단면도를 예시한다. 예를 들면, 패키지(800)는 픽업 및 배치 툴에 의해 기판(150) 상에 배치될 수도 있다. 그 다음, 커넥터(808)를 기판(150)의 도전성 트레이스(406)에 본딩하기 위해 리플로우가 수행될 수도 있다. 한 실시형태에서, 커넥터(808)는 본딩 이후 도전성 트레이스(406)의 다수의 면을 둘러쌀 수도 있다.
도 9a 내지 도 9e는, 몇몇 다른 실시형태에 따른, IPD 패키지를 제조하는 다양한 중간 단계의 단면도를 예시한다. 도 9a는, 캐리어 기판(100), 이형층(102), 이형층(102)에 부착된 다이(112), 다이(112) 주위의 몰딩 화합물(116), 및 다이(112)와 몰딩 화합물(116) 위의 RDL(511)을 예시한다. RDL(511)은, 유전체층(504), 콘택트 패드(508A), 유전체층(602A/602B), 및 도전성 피쳐(604A/604B)를 포함할 수도 있다. 다이(512)는 콘택트 패드(508A)에 본딩되고, 몰딩 화합물(516)은 다이(512) 주위에 배치된다. 도 9a의 다양한 피쳐는 패키지(700)(도 7a 참조)의 피쳐와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 또한, 도 9a에서 예시되는 구조체에 도달하기 위해, 도 5a 내지 도 5h를 참조로 상기에서 설명된 것과 유사한 다양한 프로세스 단계가 사용될 수도 있다. 따라서, 이들 프로세스의 추가 설명은 간략화를 위해 생략된다. 그러나, 도 9a에서, I/O 콘택트(508B)는 제외되고 도전성 비아(802)로 대체된다. 한 실시형태에서, 도전성 비아(802)는 캐리어(100)의 외주까지 연장되지 않는다. 도전성 비아(802)는 몰딩 화합물(516)을 통해 연장되고, 도전성 비아(802) 및 몰딩 화합물(516)의 상면은 실질적으로 동일 높이일 수도 있다. 도전성 비아(802)는 RDL(511) 내의 도전성 피쳐에 의해 다이(112 및 512)에 전기적으로 연결될 수도 있다.
도 9b에서, 유전체층(902)은 몰딩 화합물(516) 및 도전성 비아(802) 상에 퇴적된다. 몇몇 실시형태에서, 유전체층(902)은 폴리머로 형성되는데, 폴리머는, 리소그래피 마스크를 사용하여 패턴화될 수도 있는 감광 재료 예컨대 PBO, 폴리이미드, BCB, 또는 등등일 수도 있다. 다른 실시형태에서, 유전체층(804)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 또는 등등으로 형성될 수 있다. 유전체층(902)은, 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 그 다음, 유전체층(902)이 패턴화된다. 패턴화는 도전성 피쳐(802)의 일부를 노출시키는 개구를 형성한다. 패턴화는 허용되는 프로세스에 의할 수도 있는데, 예컨대 유전체층이 감광 재료인 경우 유전체층(902)을 광에 노출시키는 것에 의할 수도 있거나 또는, 예를 들면, 이방성 에칭을 사용한 에칭에 의할 수도 있다. 유전체층(902)이 감광 재료이면, 유전체층(902)은 노광 이후 현상될 수 있다.
도 9c에서, 비아를 갖는 도전성 피쳐(904)가 유전체층(902)을 통과하는 개구에 형성된다. 도전성 피쳐(904)를 형성하는 예로서, 유전체층(902)을 통과하는 개구의 도전 비아(802) 위에 씨드층(도시되지 않음)이 형성된다. 몇몇 실시형태에서, 씨드층은 금속층인데, 금속층은 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합층 또는 단일층일 수도 있다. 몇몇 실시형태에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 그 다음, 씨드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 도전성 피쳐(904)에 대응한다. 패턴화는, 씨드층을 노출시키기 위해, 포토레지스트를 통과하는 개구를 형성한다. 도전성 재료가 포토레지스트의 개구 안에 그리고 씨드층의 노출된 부분 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 포토레지스트 및 옵션적으로는 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용되는 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 포토레지스트가 제거되면, 씨드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용되는 에칭 프로세스를 사용하는 것에 의해, 제거된다. 도전성 재료 및 씨드층의 나머지 부분은 도전성 피쳐(904)를 형성한다.
따라서, RDL(906)은 몰딩 화합물(516)과 다이(512) 위에 형성된다. RDL(906)은 도전성 피쳐(904)를 포함하는데, 도전성 피쳐(904)는 다이(112), 다이(512), 및 RDL(511)의 도전성 피쳐에 전기적으로 연결된다. RDL(906)은, 후속하여 형성되는 외부 커넥터로의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해 포함될 수도 있다. RDL(906)이 도전성 피쳐의 단지 하나의 층만을 구비하는 것으로 예시되지만, 다른 실시형태에서, RDL(906)은 임의의 수의 층을 포함할 수도 있다.
도 9d에서, 유전체층(804) 및 UBM(806)이, 예를 들면, 도 8b 내지 도 8d를 참조로 설명된 바와 같이 형성된다. 도 9e에서, UBM(806) 상에(또는 UBM(806)이 제외된 실시형태에서는 직접적으로 도전성 비아(802) 상에) 커넥터(808)가 형성된다. 커넥터(808)는, 솔더볼, 예컨대 마이크로범프, C4 범프, BGA 볼, 및 등등일 수도 있다. 커넥터(808)는, 예를 들면, 볼 실장 기술을 사용하여 형성될 수도 있다. 다른 실시형태에서, 커넥터(808)는 UBM(806)의 패턴을 정의하기 위해 사용되는 포토레지스트를 제거하기 이전에 형성될 수도 있다. 예를 들면, 포토레지스트의 개구에 UBM(806)의 도전성 재료가 형성된 이후, UBM(806) 상에 솔더층을 형성하기 위해 추가적인 도금이 수행될 수도 있다. 그 다음, 상기에서 설명된 바와 같이, 포토레지스트 및 도전성 재료가 상부에 형성되지 않은 씨드층의 부분이 제거된다. 포토레지스트 및 씨드층이 제거된 이후, 솔더 볼(예를 들면, 커넥터(808))을 형성하기 위해 리플로우 프로세스가 수행될 수도 있다.
커넥터(808)가 형성된 이후, 상기에서 설명된 바와 같은 프로세스를 사용하여, 캐리어(100) 및 이형층(102)이 제거될 수도 있다. 스크라이브 라인(120)을 따라 상기에서 설명된 바와 같은 개편화 프로세스가 또한 수행될 수도 있다. 도 9f는 결과적으로 나타나는 패키지(900)를 예시한다. 패키지(900) 및 패키지(700)(도 5j 참조)는 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 패키지(700)는, 사이에 팬아웃 RDL(511)이 배치되는 복수의 적층된 다이(112 및 512)를 포함한다. 패키지(700)에서의 I/O 콘택트는 커넥터(808) 및 팬아웃 RDL(511)에 의해 제공된다. 커넥터(808)는 유전체층(104)에 대향하는 패키지(900)의 표면 상에 배치될 수도 있다. RDL(906)이 패키지(900)에 포함되기 때문에, 커넥터(808)는 임의의 수의 커넥터(808)를 구비하는 어레이에 배치될 수도 있다.
패키지(900)는 두께(T45)를 갖는데, 두께(T45)는, 약 82㎛의 두께(T46)를 갖는 (예를 들면, 유전체층(104)의 바닥면과 몰딩 화합물(116)의 상면 사이의) 제1 층 및 약 162㎛의 두께(T47)를 갖는 (예를 들면, 몰딩 화합물(116)의 상면과 유전체층(804)의 상면 사이의) 제2 층을 포함하여, 약 200㎛와 약 350㎛ 사이, 예컨대 약 244㎛(커넥터(808) 제외)일 수도 있다. 패키지(900)에서, 유전체층(902)은 약 10㎛의 두께(T48)를 갖는다. 패키지(900)의 다른 피쳐는 패키지(800/700)의 각각의 피쳐와 유사한 치수를 가질 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 다른 실시형태에서, 패키지(900) 및/또는 패키지(900) 내의 다양한 피쳐는 다른 두께, 예컨대 제공된 값보다 더 큰 또는 더 작은 두께를 가질 수도 있다.
커넥터(808)는 패키지(900)를 다른 소자 피쳐에 본딩하기 위해 사용될 수도 있다. 예를 들면, 도 9g는 커넥터(808)에 의해 기판(150)에 본딩되는 패키지(900)의 단면도를 예시한다. 예를 들면, 패키지(900)는 픽업 및 배치 툴에 의해 기판(150) 상에 배치될 수도 있다. 그 다음, 커넥터(808)를 기판(150)의 도전성 트레이스(406)에 본딩하기 위해 리플로우가 수행될 수도 있다. 한 실시형태에서, 커넥터(808)는 본딩 이후 도전성 트레이스(406)의 다수의 면을 둘러쌀 수도 있다.
도 10a 내지 도 10f는, 몇몇 다른 실시형태에 따른, IPD 패키지를 제조하는 다양한 중간 단계의 단면도를 예시한다. 도 10a는, 캐리어 기판(100), 이형층(102), 및 이형층(102) 위에 형성된 RDL(111)을 예시한다. RDL(111)은, 유전체층(104), 도전성 피쳐(106)(예를 들면, 도전성 라인), 유전체층(108), 및 도전성 피쳐(110)를 포함할 수도 있다. 도 10a의 다양한 피쳐는 패키지(400)(도 4a 참조)의 피쳐와 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 따라서, 이들 피쳐 및/또는 프로세스의 추가 설명은 간략화를 위해 생략된다. 그러나, 도 10a에서, 도전성 피쳐(110)는 어떠한 측벽 I/O 콘택트(110C)도 포함하지 않는다. 대신, 측벽 I/O 콘택트(110C)는 도전성 비아(1002)에 의해 대체되는데, 도전성 비아(1002)는, 예를 들면, 도 3b를 참조로 상기에서 설명된 바와 같은 유사한 프로세스를 사용하여, 예를 들면, 도전성 피쳐(110) 상에 추가적인 도전성 재료를 형성하는 것에 의해 형성될 수도 있다. 도 10a가 도전성 라인(예를 들면, 도전성 피쳐(106))의 하나의 층을 구비하는 RDL(111)을 예시하지만, 다른 실시형태는, (예를 들면, 도 2a를 참조로 설명된 것과 같이) 임의의 수의 도전성 라인을 포함할 수도 있다. RDL(111)의 도전성 피쳐는 임의의 적절한 패턴, 예컨대 도 1g, 도 2b, 도 2c, 또는 등등을 참조로 설명된 패턴을 구비할 수도 있다.
도 10b는, 예를 들면, 커넥터(114)를 사용하여 콘택트 패드(110A)에 본딩되는 다이(112)를 예시한다. 몇몇 실시형태에서, 커넥터(114)는 솔더볼, 예컨대 마이크로범프, C4 범프, 또는 등등이다. 복수의 다이(112)가 각각의 다이 배치 영역(150A 및 150B)에 배치된다. 또한, 각각의 영역(150A/150B)에 단지 하나의 다이가 배치되는 것으로 예시되지만, 실시형태는 각각의 다이 배치 영역(150)에 임의의 수의 다이를 포함할 수도 있다. 다이(112)는 모두 수동 소자 다이, 모두 능동 소자 다이, 또는 이들의 조합을 포함할 수도 있다. 다이(112)는 도전성 피쳐(110)에 의해 RDL(111)의 도전성 피쳐(예를 들면, 도전성 피쳐(106))에 전기적으로 연결된다.
도 10b에 의해 더 예시되는 바와 같이, 다양한 컴포넌트가 몰딩 화합물(116)에 캡슐화된다. 실시형태에서, 몰딩 화합물(116)은 에폭시, 수지, PBO와 같은 몰딩가능한 폴리머, MUF, 또는 다른 몰딩가능한 재료를 포함한다. 몰딩 화합물(116)은 평면도(제공되지 않음)에서 다이(112)를 둘러쌀 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 압축 몰딩, 트랜스퍼 몰딩, 또는 등등에 의해 도포될 수도 있다. 한 실시형태에서, 몰딩 화합물(116)은 다이(112)를 커버하도록 도포될 수도 있다. 몰딩 화합물(116)은 액체 형태로 도포될 수도 있고, 후속하여 경화되어 고체 캡슐재를 제공할 수도 있다. 경화 이후, 도전성 비아(1002) 및 몰딩 화합물(116)의 상면이 실질적으로 동일한 높이가 되도록 평탄화 프로세스가 적용될 수도 있다.
도 10c에서, 몰딩 화합물(116) 및 다이(112) 위에, 추가적인 피쳐, 예컨대 RDL(511), 다이(512), 및 몰딩 화합물(516)가 형성된다. RDL(511), 다이(512), 및 몰딩 화합물(516)은 패키지(600)(도 6a 내지 도 6d 참조)의 각각의 피쳐와 실질적으로 유사할 수도 있는데, 여기서 동일한 도면 부호는 동일한 엘리먼트를 나타낸다. 그러나, 도 8a에서, 패키지(600)의 I/O 콘택트(508B)(도 6d 참조)는 생략될 수도 있다.
도 10d에서, RDL(111), 예를 들면, 유전체층(104)으로부터 캐리어 기판(100)을 탈거하기(분리하기) 위해, 캐리어 기판 디본딩이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 레이저광 또는 UV광과 같은 광을 이형층(102)에 투사하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서 테이프(118) 상에 놓인다.
도 10d에서 더 예시되는 바와 같이, 캐리어 기판(100)이 디본딩된 이후, 도전성 피쳐(106)의 일부를 노출시키기 위해, 개구(402)가 유전체층(104)을 통과하여 형성된다. 개구는, 예를 들면, 레이저 드릴링, 에칭, 또는 등등을 사용하여 형성될 수도 있다. 후속하여, 유전체층(104)을 통과하는 개구에 커넥터(404)가 배치될 수도 있다. 몇몇 실시형태에서, 커넥터(404)는 솔더볼을 포함한다. 대안적으로, 캐리어 기판(100)이 디본딩된 이후, 유전체층(104)의 도전성 피쳐(예시되지 않음)는 노출된다. 유전체층(104)의 일부를 제거하는 것은, 임의의 적절한 패턴화 및/또는 평탄화 프로세스를 포함할 수도 있다. 도전성 피쳐가 노출된 이후, 도전성 피쳐 상에 커넥터(404)가 배치된다.
도 10e에서, 개편화 프로세스(예시되지 않음)가, 예를 들면, 인접한 영역(150)(150A 및 150B로 레이블링됨) 사이의 스크라이브 라인(120)을 따라 수행될 수도 있다. 개편화는, 예를 들면, 기계적 톱/블레이드, 레이저, 이들의 조합, 또는 등등을 사용한 임의의 적절한 프로세스를 사용하여 수행될 수도 있다. 예시된 실시형태에서, 스크라이브 라인(120) 및 개편화 프로세스는 RDL의 어떠한 도전성 피쳐를 관통해서도 연장되지 않으며, I/O 콘택트는, 임의의 측벽 I/O 콘택트(예를 들면, I/O 콘택트(110C), 도 1j 참조 및/또는 I/O 콘택트(508B), 도 5j 참조)가 아니라, 오직 커넥터(404)에 의해서만 제공된다. 다른 실시형태에서, 커넥터(404)는 상기에서 설명된 바와 같은 측벽 I/O 콘택트(예를 들면, I/O 콘택트(110C), 도 1j 참조 및/또는 I/O 콘택트(508B), 도 5j 참조)와 결합될 수도 있다.
도 10f는 완성된 소자 패키지(1000)를 예시한다. 패키지(1000)는 몰딩 화합물(116 및 516)에 각각 캡슐화된 복수의 다이(112 및 512)를 포함한다. 도전성 피쳐를 구비하는 팬아웃 RDL(111 및 511)이 다이(112 및 512)에 전기적으로 연결되고, 다이(112 및 512)까지의 전기적 라우팅에 이용가능한 영역을 증가시키기 위해, 팬아웃 RDL(111 및 511)은 다이(112 및 512)의 에지를 지나 횡방향으로 연장될 수도 있다. 또한, 상기에서 설명된 바와 같이, 패키지(1000)에서의 I/O 콘택트는 커넥터(404)에 의해 제공된다. 커넥터(404)는 패키지(1000)의 바닥면(예를 들면, 다이(112)와 대향하는 RDL(111)의 표면) 상에 배치될 수도 있다. 커넥터(404)는, 패키지(1000)에 대한 외부 커넥터를 제공하기 위해, 어레이로 구성될 수도 있다.
예를 들면, 도 10g는 커넥터(404)에 의해 기판(150)에 본딩되는 패키지(1000)의 단면도를 예시한다. 예를 들면, 패키지(1000)는 픽업 및 배치 툴에 의해 기판(150) 상에 배치될 수도 있다. 그 다음, 커넥터(808)를 기판(150)의 도전성 트레이스(406)에 본딩하기 위해 리플로우가 수행될 수도 있다. 이러한 실시형태에서, 커넥터(404)는 본딩 이후 도전성 트레이스(406)의 다수의 면을 둘러쌀 수도 있다.
따라서, 상기에서 설명된 바와 같이, 다수의 다이는 패키징된 다이를 제공하도록 다양한 패키징 스킴에서 집적될 수도 있다. 몇몇 실시형태에서, 다이는 IPD 다이인데, IPD 다이는, 다수의 IPD 다이가 전기적 라우팅에서 증가된 유연성을 위해 RDL과 함께 패키징되는 것을 허용한다. 상기에서 설명된 다양한 이점이 달성될 수 있다.
몇몇 실시형태에 따르면, 소자 패키지는 제1 다이, 제2 다이, 및 제1 다이 및 제2 다이의 측벽을 따라 연장되는 몰딩 화합물을 포함한다. 패키지는, 제1 다이 및 제2 다이의 에지를 지나 횡방향으로 연장되는 재분배층(RDL)을 더 포함한다. RDL은 제1 다이 및 제2 다이에 전기적으로 연결되는 입/출력(I/O) 콘택트를 포함한다.
몇몇 실시형태에 따르면, 패키지는, 기판, 기판 위의 솔더 영역, 및 솔더 영역에 의해 기판에 본딩되는 소자 패키지를 포함한다. 소자 패키지는, 복수의 수동 소자 다이, 복수의 수동 소자 다이 중 적어도 하나를 캡슐화하는 제1 몰딩 화합물, 및 복수의 수동 소자 다이의 에지를 지나 횡방향으로 연장되는 재분배층(RDL)을 포함한다. 제1 몰딩 화합물에 의해 캡슐화되는 모든 다이는 어떠한 능동 영역도 실질적으로 없다. RDL은 복수의 수동 소자 다이를 기판에 전기적으로 연결한다.
몇몇 실시형태에 따르면, 방법은, 캐리어 기판 위에 재분배층(RDL)을 형성하는 것, 제1 다이 및 제2 다이를 RDL에 본딩하는 것, 및 제1 다이 및 제2 다이를 몰딩 화합물에 캡슐화하는 것을 포함한다. 방법은, 캐리어 기판을 제거하는 것, 및 스크라이브 라인을 따라 제2 다이로부터 제1 다이를 개편화하는 것을 더 포함하는데, 스크라이브 라인은 RDL의 도전성 피쳐를 관통해서 연장된다.
상기 설명은, 기술분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 실시형태의 피쳐를 개설한다(outline). 기술분야의 숙련된 자는, 그들이 본 개시를, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조체를 설계하거나 수정하기 위한 기초로서, 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 이러한 등가의 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것과, 그리고 기술분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술분야의 숙련된 자는 인식해야 한다.

Claims (10)

  1. 소자 패키지에 있어서,
    제1 다이;
    제2 다이;
    상기 제1 다이 및 상기 제2 다이의 측벽을 따라 연장되는 몰딩 화합물; 및
    상기 제1 다이 및 상기 제2 다이의 에지를 지나 횡방향으로 연장되는 재분배층(redistribution layer; RDL)
    을 포함하며,
    상기 RDL은 상기 제1 다이 및 상기 제2 다이에 전기적으로 연결되는 입/출력(input/output; I/O) 콘택트를 포함하고, 상기 I/O 콘택트는 도전성 라인에 의해 적어도 상기 제1 다이에 전기적으로 연결되고, 상기 I/O 콘택트의 부분은 상기 소자 패키지의 측벽에서 노출되며, 상기 도전성 라인과 상기 I/O 콘택트 사이의 계면은 상기 소자 패키지의 측벽까지 연장되고, 솔더 영역이 상기 소자 패키지의 측벽에서 노출되는 상기 I/O 콘택트의 부분과 접촉하는 것인, 소자 패키지.
  2. 제1항에 있어서,
    상기 I/O 콘택트는 상기 RDL에 대향하는 상기 몰딩 화합물의 표면까지 연장되는 것인, 소자 패키지.
  3. 제1항에 있어서,
    상기 제2 다이는 i) 상기 제1 다이에 인접하거나 또는 ii) 상기 RDL의 상기 제1 다이와는 대향하는 면 상에 배치되는 것인, 소자 패키지.
  4. 삭제
  5. 패키지에 있어서,
    기판;
    상기 기판 위의 솔더 영역; 및
    상기 솔더 영역에 의해 상기 기판에 본딩되는 제1 소자 패키지
    를 포함하고,
    상기 제1 소자 패키지는,
    복수의 수동 소자 다이;
    상기 복수의 수동 소자 다이 중 적어도 하나를 캡슐화하는 제1 몰딩 화합물 - 상기 제1 몰딩 화합물에 의해 캡슐화되는 모든 다이는 어떠한 능동 영역도 없음 - ; 및
    상기 복수의 수동 소자 다이의 에지를 지나 횡방향으로 연장되고, 상기 복수의 수동 소자 다이를 상기 기판에 전기적으로 연결하는, 제1 재분배층(RDL)
    을 포함하는 것인, 패키지.
  6. 제5항에 있어서,
    상기 제1 RDL은 상기 제1 소자 패키지의 측벽에서 노출되는 제1 입/출력(I/O) 콘택트를 포함하고, 상기 솔더 영역은 상기 제1 소자 패키지의 상기 측벽에서 상기 제1 I/O 콘택트와 접촉하는 것인, 패키지.
  7. 제6항에 있어서,
    상기 제1 I/O 콘택트는 상기 제1 RDL과 대향하는 상기 제1 몰딩 화합물의 제2 표면과 동일한 높이인 제1 표면을 포함하는 것인, 패키지.
  8. 제5항에 있어서,
    상기 복수의 수동 소자 다이 중 제1 수동 소자 다이는, 상기 제1 RDL의 상기 복수의 수동 소자 다이 중 제2 수동 소자 다이와는 대향하는 면에 배치되는 것인, 패키지.
  9. 제5항에 있어서,
    상기 제1 몰딩 화합물의 상기 제1 RDL과는 대향하는 면 상에 배치되는 제3 RDL; 및
    상기 제1 몰딩 화합물을 통해 연장되며 상기 제3 RDL을 상기 제1 RDL에 전기적으로 연결하는 도전성 비아
    를 더 포함하는, 패키지.
  10. 방법에 있어서,
    캐리어 기판 위에 재분배층(RDL)을 형성하는 단계;
    제1 다이 및 제2 다이를 상기 RDL에 본딩하는 단계;
    상기 제1 다이 및 상기 제2 다이를 몰딩 화합물에 캡슐화하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    스크라이브 라인 - 상기 스크라이브 라인은 상기 RDL의 도전성 피쳐를 관통하여 연장됨 - 을 따라 상기 제1 다이를 상기 제2 다이로부터 개편화하는(singulating) 단계
    를 포함하는, 방법.
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