DE102016100021A1 - Gehäusestrukturen und Verfahren ihrer Herstellung - Google Patents

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Abstract

Eine Ausführungsform besteht aus einem Verfahren, das das Ausbilden eines ersten Gehäuses umfasst. Das Ausbilden des ersten Gehäuses umfasst das Ausbilden einer Silizium-Durchkontaktierung angrenzend an einen ersten Die, zumindest seitliches Kapseln des ersten Dies und der Silizium-Durchkontaktierung mit einem Kapselungsmittel und Ausbilden einer ersten Umverteilungsstruktur über dem ersten Die, der Silizium-Durchkontaktierung und dem Kapselungsmittel. Das Ausbilden der ersten Umverteilungsstruktur umfasst das Ausbilden einer ersten Durchkontaktierung auf der Silizium-Durchkontaktierung und das Ausbilden einer ersten Metallisierungsstruktur auf der ersten Durchkontaktierung und mindestens einer Seitenwand der ersten Metallisierungsstruktur direkt über der Silizium-Durchkontaktierung.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden. Dutzende oder Hunderte von integrierten Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Dies werden vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Dies werden dann getrennt, beispielsweise in Mehr-Chip-Modulen oder anderen Arten von Gehäusen oder Packages, gekapselt.
  • Die Halbleiterbranche verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, was es erlaubt, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten, wie integrierte Schaltungs-Dies, erfordern auch in manchen Anwendungen kleinere Gehäuse, die weniger Fläche als frühere Gehäuse benötigen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 bis 11, 12A–B und 13 bis 22 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einigen Ausführungsformen.
  • 23 bis 28, 29A–B und 30 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform.
  • 31 bis 37, 38A–B und 39 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform.
  • 40 bis 43, 44A–B und 45 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform.
  • 46A–C sind Draufsichten von Eingabe-/Ausgabekonfigurationen in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die hier beschriebenen Ausführungsformen können in einem speziellen Kontext beschrieben werden, einer Gehäusestruktur. Die Gehäusestruktur kann ein Fan-Out- oder Fan-In-Gehäuse aufweisen. Andere Ausführungsformen erwägen andere Anwendungen, etwa verschiedene Gehäusearten oder verschiedene Konfigurationen, die einem Fachmann beim Lesen der Offenbarung klar werden. Man beachte, dass die hier beschriebenen Ausführungsformen nicht notwendigerweise jede Komponente oder Merkmal zeigen müssen, die in einer Struktur vorkommen können. Mehrere Komponenten können beispielsweise in einer Figur fehlen, etwa wenn die Beschreibung einer der Komponenten ausreichen kann, um Aspekte der Ausführungsform zu vermitteln. Weiter können Ausführungsformen des Verfahrens, das hier beschrieben ist, so beschrieben werden, dass sie in einer bestimmten Reihenfolge ausgeführt werden; andere Ausführungsformen des Verfahrens können jedoch in jeder logischen Reihenfolge ausgeführt werden.
  • 1 bis 11, 12A–B und 13 bis 22 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einigen Ausführungsformen. 1 bis 11, 12A–B und 13 bis 22 zeigen Schnittansichten, wobei 12B eine Draufsicht ist. 1 zeigt ein Trägersubstrat 100 und eine Ablöseschicht 102, die auf dem Trägersubstrat 100 ausgebildet ist.
  • Das Trägersubstrat 100 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder Ähnliches sein. Das Trägersubstrat 100 kann ein Wafer sein, so dass mehrere Gehäuse gleichzeitig auf dem Trägersubstrat 100 ausgebildet sein können. Die Ablöseschicht 102 kann aus einem Polymer-basierten Material ausgebildet sein, das zusammen mit dem Trägersubstrat 100 von den darüber liegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen ist die Ablöseschicht 102 ein Epoxid-basiertes wärmelösbares Material, das seine Hafteigenschaften verliert, wenn es erwärmt wird, etwa eine Licht-Wärme-Wandlungs-(LTHC)-Ablösebeschichtung. In anderen Ausführungsformen kann die Ablöseschicht 102 ein Ultraviolett-(UV)-Klebstoff sein, der seine Hafteigenschaften verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 102 kann als Flüssigkeit aufgebracht und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 100 laminiert wird, oder Ähnliches. Die obere Fläche der Ablöseschicht 102 kann eingeebnet werden und kann ein hohes Maß an Koplanarität haben.
  • In 2 wird der integrierte Schaltungs-Die 114 an der Ablöseschicht 102 durch einen Kleber 116 befestigt. Wie in 2 beschrieben, wird ein integrierter Schaltungs-Die 114 über dem Trägersubstrat 100 befestigt und in anderen Ausführungsformen können mehr oder weniger integrierte Schaltungs-Dies über dem Trägersubstrat 100 befestigt werden.
  • Bevor er an der Ablöseschicht 102 befestigt wird, kann der integrierte Schaltungs-Die 114 durch geeignete Herstellungsverfahren verarbeitet werden, so dass integrierte Schaltungen in dem integrierten Schaltungs-Die 114 ausgebildet werden. Die integrierten Schaltungs-Dies 114 können beispielsweise je ein Halbleitersubstrat 118 wie Silizium, dotiert oder undotiert, oder eine aktive Schicht aus einem Halbleiter-auf-Isolator-(SOI)-Substrat aufweisen. Das Halbleitersubstrat kann andere Halbleitermaterialien wie Germanium; einen Verbundhalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist; oder Kombinationen daraus aufweisen. Andere Substrate wie Mehrschicht- oder Gradientsubstrate können auch verwendet werden. Vorrichtungen wie Transistoren, Dioden, Kondensatoren, Widerstände etc. können in und/oder auf dem Halbleitersubstrat 118 ausgebildet werden und können durch Verbindungsstrukturen (nicht gezeigt) mit einander verbunden werden, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 118 ausgebildet werden, so dass eine integrierte Schaltung ausgebildet wird.
  • Die integrierten Schaltungs-Dies 114 weisen weiter Kontaktstellen 122 auf, etwa Aluminiumkontaktstellen, die mit den Verbindungsstrukturen verbunden sind. Die Kontaktstellen 122 erlauben es, dass externe Verbindungen mit dem integrierten Schaltungs-Die 114 hergestellt werden. Die Kontaktstellen 122 liegen auf sogenannten entsprechenden aktiven Seiten der integrierten Schaltungs-Dies 114. Passivierungsfilme 124 liegen auf den integrierten Schaltungs-Dies 114 und auf Teilen der Kontaktstellen 122. Öffnungen reichen durch die Passivierungsfilme 124 zu den Kontaktstellen 122. Die Anschlussteile 126, etwa leitende Säulen, liegen in den Öffnungen durch die Passivierungsfilme 124 und sind mechanisch und elektrisch mit den entsprechenden Kontaktstellen 122 verbunden. Die Die-Anschlussteile 126 können durch Plattieren wie Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Die Die-Anschlussteile 126 können ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. Die Die-Anschlussteile 126 verbinden die entsprechenden integrierten Schaltungen elektrisch mit den integrierten Schaltungs-Dies 114.
  • Ein Dielektrikum 128 liegt auf den aktiven Seiten der integrierten Schaltungs-Dies 114, etwa auf den Passivierungsfilme 124 und den Die-Anschlussteilen 126. Das Dielektrikum 128 kapselt seitlich die Die-Anschlussteile 126 und das Dielektrikum 128 endet seitlich gleichauf mit den entsprechenden Schaltungs-Dies 114. Das Dielektrikum 128 kann aus einem Polymer wie Polybenzoxazole (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnlichem hergestellt sein. In anderen Ausführungsformen ist die dielektrische Schicht 104 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG) oder Ähnlichem hergestellt. Die dielektrische Schicht 104 kann durch jedes geeignete Abscheidungsverfahren wie Rotationsbeschichtung, chemischer Gasphasenabscheidung (CVD), Laminieren, Ähnlichem oder einer Kombination daraus ausgebildet werden.
  • Ein Klebstoff 116 liegt auf der Rückseite des integrierten Schaltungs-Dies 114 und befestigt den integrierten Schaltungs-Die 114 an dem Trägersubstrat 100, z. B. die Ablöseschicht 102 in der Abbildung. Der Klebstoff 116 kann jeder geeignete Klebstoff, Epoxid, Die-Befestigungsfilm (DAF) oder Ähnliches sein. Der Klebstoff 116 kann auf einer Rückseite des integrierten Schaltungs-Dies 114 aufgebracht werden, etwa auf einer Rückseite des entsprechenden Halbleiterwafers, oder kann über der Oberfläche des Trägersubstrats 100 aufgebracht werden. Die integrierten Schaltungs-Dies 114 können vereinzelt werden, etwa durch Sägen oder Schneiden, und können an der dielektrischen Schicht 108 durch den Klebstoff 116 beispielsweise durch ein Pick-and-Place-Werkzeug befestigt werden.
  • Der integrierte Schaltungs-Die 114 kann ein Logik-Die (z. B. eine Zentralprozessoreinheit, ein Mikrocontroller etc.), ein Speicher-Die (z. B. ein dynamischer Arbeitsspeicher-(DRAM)-Die, ein statischer Arbeitsspeicher-(SRAM)-Die etc.), ein Energiespar-Die (z. B. ein Power Management Integrated Circuit-(PMIC)-Die), ein Hochfrequenz-(RF)-Die, Sensor-Dies, ein Die eines mikroelektromechanischen Systems (MEMS), ein Signalverarbeitungs-Die, (z. B. ein Die zur digitalen Signalverarbeitung (DSP)), ein Front-End-Die (z. B. analoge Front-End-(AFE)-Dies), Ähnliches oder eine Kombination daraus.
  • In 3 wird ein Kapselungsmittel 130 auf den verschiedenen Komponenten ausgebildet. Das Kapselungsmittel 130 kann eine Formmasse, Epoxid oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden. Nach dem Aushärten kann das Kapselungsmittel 130 einem Schleifverfahren (z. B. einem chemisch-mechanischen Polier-(CMP)-Verfahren) unterzogen werden, um die Die-Anschlussteile 126 freizulegen. Obere Flächen der Die-Anschlussteile 126 und des Kapselungsmittels 130 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifen unterlassen werden, beispielsweise wenn die Die-Anschlussteile 126 schon freigelegt wurden.
  • In 4 wird eine Keimschicht 132 auf den verschiedenen Komponenten ausgebildet. Die Keimschicht 132 kann über der dielektrischen Schicht 128, den Die-Anschlussteilen 126 und dem Kapselungsmittel 130 ausgebildet werden. In einigen Ausführungsformen ist die Keimschicht 132 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Unterschichten aufweist, die verschiedene Materialien aufweist. In einigen Ausführungsformen weist die Keimschicht 132 eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht 132 kann beispielsweise durch physikalische Gasphasenabscheidung (PVD) oder Ähnliches ausgebildet werden.
  • In 5 wird dann ein Fotolack 134 auf der Keimschicht 132 ausgebildet und strukturiert. Der Fotolack 134 kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks 134 entspricht den Die-Anschlussteilen 126. Das Strukturieren bildet Öffnungen durch den Fotolack 134 aus, um die Keimschicht 132 über den Die-Anschlussteilen 126 freizulegen.
  • In 6 wird ein leitendes Material in den Öffnungen des Fotolacks 134 und auf den freiliegenden Teilen der Keimschicht 132 so ausgebildet, dass leitende Einrichtungen 136 ausgebildet werden. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen.
  • In 7 werden der Fotolack 134 und Teile der Keimschicht 132, auf denen das leitende Material nicht ausgebildet wird, entfernt. Der Fotolack 134 kann durch ein geeignetes Veraschungs- und Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack 134 entfernt wurde, werden freiliegende Teile der Keimschicht 132 entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht 132 und des leitenden Materials bilden die leitenden Einrichtungen 136. Die leitenden Einrichtungen 136 können als Silizium-Durchkontaktierungen 136 oder Durchkontaktierungen durch die Formmasse (TMVs) 136 bezeichnet werden. Nachfolgende Zeichnungen zeigen die Keimschicht 132 nicht. Wie in 7 gezeigt ist, werden vier Silizium-Durchkontaktierungen 136 über und verbunden mit dem integrieren Schaltungs-Die 114 ausgebildet und in anderen Ausführungsformen können mehr oder weniger Durchkontaktierungen 136 über und verbunden mit dem integrieren Schaltungs-Die 114 ausgebildet werden.
  • In 8 wird ein integrierter Schaltungs-Die 138 über dem integrieren Schaltungs-Die 114 befestigt, z. B. an der dielektrischen Schicht 128 des integrieren Schaltungs-Dies 114. Der integrierte Schaltungs-Die 138 kann an dem Klebstoff 140 befestigt werden, der dem Klebstoff 116 ähneln kann, der oben beschrieben ist, und die Beschreibung wird hier nicht wiederholt. Wie in 8 gezeigt ist, wird ein integrierter Schaltungs-Die 138 über dem integrierten Schaltungs-Die 114 befestigt und in anderen Ausführungsformen können mehr oder weniger integrierte Schaltungs-Dies über dem integrierten Schaltungs-Die 114 befestigt werden.
  • Der integrierte Schaltungs-Die 138 kann dem integrierten Schaltungs-Die 114 ähneln, der oben beschrieben ist, und die Beschreibung wird hier nicht wiederholt, obwohl die integrierten Schaltungs-Dies 114 und 138 nicht gleich sein müssen. Die Komponenten 142, 144, 146, 148 und 150 des integrieren Schaltungs-Dies 138 können den Komponenten 118, 122, 124, 126 und 128 des integrierten Schaltungs-Dies 114 ähneln, der oben beschrieben ist, und die Beschreibung wird hier nicht wiederholt, obwohl die Komponenten des integrierten Schaltungs-Dies 114 und 138 nicht gleich sein müssen.
  • In 9 wird ein Kapselungsmaterial 152 auf den verschiedenen Komponenten ausgebildet. Das Kapselungsmaterial 152 kann eine Formmasse, ein Epoxid oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden. Nach dem Aushärten kann das Kapselungsmaterial 152 einem Schleifverfahren unterzogen werden, um die Silizium-Durchkontaktierungen 136 und die Die-Anschlussteile 148 freizulegen. Obere Flächen der Silizium-Durchkontaktierungen 136, der Die-Anschlussteile 148 und des Kapselungsmaterials 152 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifen unterlassen werden, beispielsweise wenn die Silizium-Durchkontaktierungen 136 und die Die-Anschlussteile 126 schon freigelegt wurden.
  • In den 10 bis 20 wird eine vorderseitige Umverteilungsschicht 172 ausgebildet. Wie in 20 gezeigt ist, weist die vorderseitige Umverteilungsschicht 172 dielektrische Schichten 154, 162, 166 und 170 und Metallisierungsstrukturen 158, 160, 164 und 168 auf.
  • In 10 wird die dielektrische Schicht 154 auf dem Kapselungsmaterial 152, den Silizium-Durchkontaktierungen 136 und den Die-Anschlussteilen 148 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 154 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann und durch eine Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 154 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder Ähnlichem ausgebildet. Die dielektrische Schicht 154 kann durch Rotationsbeschichtung, Laminieren, CVD, Ähnlichem oder einer Kombination daraus ausgebildet werden.
  • In 11 wird die dielektrische Schicht 154 dann strukturiert. Das Strukturieren bildet Öffnungen aus, um Teile der Silizium-Durchkontaktierungen 136 und die Die-Anschlussteile 148 freizulegen. Das Strukturieren kann durch jedes geeignete Verfahren geschehen, etwa indem die dielektrische Schicht 154 belichtet wird, wenn die dielektrische Schicht 154 aus einem lichtempfindliches Material besteht, oder durch Ätzen, beispielsweise unter Verwendung einer anisotropen Ätzung. Wenn die dielektrische Schicht 154 aus einem lichtempfindlichen Material besteht, kann die dielektrische Schicht 154 nach dem Belichten entwickelt werden.
  • In 12A werden Metallisierungsstrukturen 158 und 160 mit Durchkontaktierungen auf der dielektrischen Schicht 154 ausgebildet. Als Beispiel wird, um die Metallisierungsstrukturen 158 und 160 auszubilden, eine Keimschicht (nicht gezeigt) über der dielektrischen Schicht 154 und in Öffnungen durch die dielektrische Schicht 154 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Metallschicht oder eine Verbundschicht sein kann, die mehrere Unterschichten aufweist, die aus verschiedenen Materialien ausgebildet werden. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise durch PVD oder Ähnliches ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann dann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht den Metallisierungsstrukturen 158 und 160. Das Strukturieren bildet Öffnungen durch den Fotolack aus, so dass die Keimschicht freigelegt wird. Ein leitendes Material wird in den Öffnungen des Fotolacks und auf den freigelegten Teilen der Keimschicht ausgebildet. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. Dann werden der Fotolack und Teile der Keimschicht entfernt, auf denen das leitende Material nicht ausgebildet wurde. Der Fotolack kann durch ein geeignetes Veraschungs- und Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack entfernt wurde, werden freiliegende Teile der Keimschicht entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitenden Materials bilden die Metallisierungsstrukturen 158 und 160 und die Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen durch die dielektrische Schicht 154 z. B. bis zu den Durchkontaktierungen 136 und/oder den Die-Anschlussteilen 148 ausgebildet.
  • 12B ist eine Draufsicht der Struktur in 12A, wobei die Struktur in 12A an der Linie A-A von 12B ausgerichtet ist. Die Metallisierungsstrukturen 160 können als Routing-Leitungen 160 bezeichnet werden. In einigen Ausführungsformen laufen die Routing-Leitungen 160 zwischen benachbarten Metallisierungsstrukturen 158, die mit benachbarten Silizium-Durchkontaktierungen 136 verbunden sind.
  • In einigen Ausführungsformen sind die Seitenwände von benachbarten Silizium-Durchkontaktierungen 136 durch einen Abstand S1 getrennt und die Seitenwände der entsprechenden benachbarten Metallisierungsstrukturen 158 durch einen Abstand S2 getrennt, wobei der Abstand S2 größer als der Abstand S1 ist. Mit anderen Worten sind die Metallisierungsstrukturen 158 (zumindest im Durchmesser von der Mitte der Silizium-Durchkontaktierung 136) kleiner als die Silizium-Durchkontaktierungen 136 (siehe 12B). Durch die größeren Abstände S2 gibt es mehr Raum für die Routing-Leitungen 160, um zwischen benachbarten Metallisierungsstrukturen 158 zu laufen. Das kann es möglich machen, dass mehr und/oder breitere Routing-Leitungen 160 durch benachbarte Metallisierungsstrukturen 158 laufen.
  • In 13 wird die dielektrische Schicht 162 auf den Metallisierungsstrukturen 158 und 160 und der dielektrischen Schicht 154 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 162 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann und das durch eine Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 162 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG BSG, BPSG oder Ähnlichem ausgebildet. Die dielektrische Schicht 162 kann durch Rotationsbeschichtung, Laminieren, CVD, Ähnlichem oder einer Kombination daraus ausgebildet werden.
  • In 14 wird die dielektrische Schicht 162 dann strukturiert. Das Strukturieren bildet Öffnungen aus, um Teile der Metallisierungsstrukturen 158 freizulegen. Das Strukturieren kann durch ein geeignetes Verfahren geschehen, etwa indem die dielektrische Schicht 162 belichtet wird, wenn die dielektrische Schicht aus einem lichtempfindlichen Material besteht, oder durch Ätzen, beispielsweise unter Verwendung einer anisotropen Ätzung. Wenn die dielektrische Schicht 162 aus einem lichtempfindlichen Material besteht, kann die dielektrische Schicht 162 nach dem Belichten entwickelt werden.
  • In 15 wird die Metallisierungsstruktur 164 mit Durchkontaktierungen auf der dielektrischen Schicht 162 ausgebildet. Als Beispiel, wie die Metallisierungsstruktur 164 ausgebildet wird, wird eine Keimschicht (nicht gezeigt) über der dielektrischen Schicht 162 und in Öffnungen durch die dielektrische Schicht 162 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Unterschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise durch PVD oder Ähnliches ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 164. Das Strukturieren bildet Öffnungen durch den Fotolack aus, um die Keimschicht freizulegen. Ein leitendes Material wird in den Öffnungen des Fotolacks und auf den freiliegenden Teilen der Keimschicht ausgebildet. Das leitende Material kann durch Plattieren ausgebildet werden, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. Dann wird der Fotolack und Teile der Keimschicht, auf der das leitende Material nicht ausgebildet wurde, entfernt. Der Fotolack kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack entfernt wurde, werden freiliegende Teile der Keimschicht entfernt, etwa indem ein geeignetes Ätzverfahren wie Nass- oder Trockenätzen verwendet wird. Die verbleibenden Teile der Keimschicht und des leitenden Materials bilden die Metallisierungsstruktur 164 und die Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen durch die dielektrische Schicht 162 z. B. bis zu Teilen der Metallisierungsstruktur 158 ausgebildet.
  • In 16 wird die dielektrische Schicht 166 auf der Metallisierungsstruktur 164 und der dielektrischen Schicht 162 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 166 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann und das durch eine Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 166 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder Ähnlichem ausgebildet. Die dielektrische Schicht 166 kann durch Rotationsbeschichtung, Laminieren, CVD, Ähnlichem oder einer Kombination daraus ausgebildet werden.
  • In 17 wird die dielektrische Schicht 166 dann strukturiert. Das Strukturieren bildet Öffnungen aus, so dass Teile der Metallisierungsstruktur 164 freigelegt werden. Das Strukturieren kann durch ein geeignetes Verfahren geschehen, etwa indem die dielektrische Schicht 166 belichtet wird, wenn die dielektrische Schicht aus einem lichtempfindlichen Material besteht, oder durch Ätzen beispielsweise unter Verwendung einer anisotropen Ätzung. Wenn die dielektrische Schicht 166 aus einem lichtempfindlichen Material besteht, kann die dielektrische Schicht 166 nach dem Belichten entwickelt werden.
  • In 18 wird die Metallisierungsstruktur 168 mit Durchkontaktierungen auf der dielektrischen Schicht 166 ausgebildet. Als Beispiel, wie die Metallisierungsstruktur 168 ausgebildet wird, wird eine Keimschicht (nicht gezeigt) über der dielektrischen Schicht 166 und in Öffnungen durch die dielektrische Schicht 166 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Unterschichten aufweist, die verschiedene Materialien aufweist. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise durch PVD oder Ähnliches ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann dann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 168. Das Strukturieren bildet Öffnungen durch den Fotolack aus, so dass die Keimschicht freigelegt wird. Ein leitendes Material wird in den Öffnungen des Fotolacks und auf den freigelegten Teilen der Keimschicht ausgebildet. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. Dann werden der Fotolack und Teile der Keimschicht entfernt, auf denen das leitende Material nicht ausgebildet wurde. Der Fotolack kann durch ein geeignetes Veraschungs- und Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack entfernt wurde, werden freiliegende Teile der Keimschicht entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitenden Materials bilden die Metallisierungsstruktur 168 und die Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen durch die dielektrische Schicht 166 z. B. bis zu Teilen der Metallisierungsstruktur 164 ausgebildet.
  • In 19 wird die dielektrische Schicht 170 auf der Metallisierungsstruktur 168 und der dielektrischen Schicht 155 abgeschieden. In einigen Ausführungsformen ist die dielektrische Schicht 170 aus In einigen Ausführungsformen wird die dielektrische Schicht 154 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann und durch eine Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 170 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder Ähnlichem ausgebildet. Die dielektrische Schicht 170 kann durch Rotationsbeschichtung, Laminieren, CVD, Ähnlichem oder einer Kombination daraus ausgebildet werden.
  • In 20 wird die dielektrische Schicht 170 dann strukturiert. Das Strukturieren bildet Öffnungen aus, um Teile der Metallisierungsstrukturen 168 freizulegen. Das Strukturieren kann durch ein geeignetes Verfahren geschehen, etwa indem die dielektrische Schicht 170 belichtet wird, wenn die dielektrische Schicht aus einem lichtempfindlichen Material besteht, oder durch Ätzen, beispielsweise unter Verwendung einer anisotropen Ätzung. Wenn die dielektrische Schicht 170 aus einem lichtempfindlichen Material besteht, kann die dielektrische Schicht 170 nach dem Belichten entwickelt werden.
  • Die vordere Umverteilungsstruktur 172 ist als Beispiel gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der vorderen Umverteilungsstruktur 172 ausgebildet sein. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können oben beschriebene Schritte und Verfahren unterlassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können oben beschriebene Schritte und Verfahren wiederholt werden. Ein Fachmann wird leicht erkennen, welche Schritte und Verfahren unterlassen oder wiederholt werden sollten.
  • In 21 werden Kontaktstellen 174, die als Under-Bump-Metallurgien (UBMs) bezeichnet werden können, auf einer Außenseite der vorderen Umverteilungsstruktur 172 ausgebildet. In der gezeigten Ausführungsform werden Kontaktstellen 174 durch Öffnungen durch die dielektrische Schicht 170 zu den Metallisierungsstrukturen 168 ausgebildet. Als Beispiel, wie die Kontaktstellen 174 ausgebildet werden, wird eine Keimschicht (nicht gezeigt) über der dielektrischen Schicht 170 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Unterschichten aufweist, die verschiedene Materialien aufweist. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise durch PVD oder Ähnliches ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann dann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht den Kontaktstellen 174. Das Strukturieren bildet Öffnungen durch den Fotolack aus, so dass die Keimschicht freigelegt wird. Ein leitendes Material wird in den Öffnungen des Fotolacks und auf den freigelegten Teilen der Keimschicht ausgebildet. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. Dann werden der Fotolack und Teile der Keimschicht entfernt, auf denen das leitende Material nicht ausgebildet wurde. Der Fotolack kann durch ein geeignetes Veraschungs- und Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack entfernt wurde, werden freiliegende Teile der Keimschicht entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitenden Materials bilden die Kontaktstellen 174.
  • In 22 werden externe elektrische Anschlussteile 176, etwa Lötkugeln wie Ball-Grid-Array-(BGA)-Kugeln auf den Kontaktstellen 174 ausgebildet. Die externen elektrischen Anschlussteile 176 können bei niedrigen Temperaturen aufschmelzbares Material wie Lot aufweisen, das bleifrei oder bleihaltig sein kann. Die externen elektrischen Anschlussteile 176 können ausgebildet werden, indem ein geeignetes Kugel-Tropfverfahren verwendet wird. In einigen Ausführungsformen können die Kontaktstellen 174 fehlen und die externen elektrischen Anschlussteile 176 können direkt auf den Metallisierungsstrukturen 168 durch die Öffnungen durch die dielektrische Schicht 170 ausgebildet werden.
  • Nach 22 kann ein Ablösen des Trägersubstrats ausgeführt werden, um das Trägersubstrat 100 von der Gehäusestruktur zu trennen (ablösen). In Übereinstimmung mit einigen Ausführungsformen umfasst das Ablösen das Fokussieren von Licht wie Laserlicht oder UV-Licht auf die Ablöseschicht 102, damit sich die Ablöseschicht 102 durch die Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann.
  • Die Struktur kann weiter einem Vereinzelungsverfahren unterzogen werden, indem sie entlang Schnittlinienbereichen, z. B. zwischen benachbarten Gehäusestrukturen zersägt wird.
  • Die sich ergebende Gehäusestruktur nachdem Ablösen des Trägers und dem optionalen Vereinzeln kann als integrierte Fan-Out-(InFO)-Gehäuse bezeichnet werden.
  • 23 bis 28, 29A–B und 30 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform. Diese Ausführungsform ähnelt der vorangegangenen Ausführungsform der 1 bis 11, 12A–B und 13 bis 22, außer dass in dieser Ausführungsform die Silizium-Durchkontaktierungen 136 einen ersten Abschnitt 136A und einen zweiten Abschnitt 136B aufweisen, wobei der zweite Abschnitt eine kleinere Breite als der erste Abschnitt 136A hat. Weiter zeigen die Ansichten dieser Ausführungsform, dass nur einen Teil der Gehäusestruktur (z. B. der linke Teil der Gehäusestruktur, wobei das Trägersubstrat unten fehlt) ausgebildet wird, aber ein ähnliches Verfahren und Struktur können angrenzend an diese Struktur ausgebildet werden, die zu einer ähnlichen Gesamtstruktur führen, wie die, die in der vorangegangen Ausführungsform von 22 gezeigt ist. Details bezüglich dieser Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt.
  • 23 ist an einem ähnlichen Punkt der Verarbeitung wie 4, die oben beschrieben ist, und das Verfahren und die Schritte, die bis hierher ausgeführt wurden, werden hier nicht wiederholt. 23 weist den integrierten Schaltungs-Die 114, die Anschlussteile 126, das Dielektrikum 128, das Kapselungsmittel 130 und die Keimschicht 132 auf.
  • In 26 wird dann ein Fotolack 134B auf dem Fotolack 134A und den leitenden Einrichtungen 136A ausgebildet und strukturiert. Der Fotolack 134B kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks 134B entspricht den leitenden Einrichtungen 136A. Das Strukturieren bildet Öffnungen durch den Fotolack 134B aus, um die leitenden Einrichtungen 136A freizulegen.
  • In 27 wird ein leitendes Material in den Öffnungen des Fotolacks 134B und auf den freiliegenden Teilen der leitenden Einrichtungen 136A so ausgebildet, dass leitende Einrichtungen 136B ausgebildet werden. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Die leitenden Einrichtungen 136A und 136B bilden zusammen die leitenden Einrichtungen 136 (die Silizium-Durchkontaktierungen 136). In dieser Ausführungsform ist der erste Abschnitt 136A breiter als der zweite Abschnitt 136B der Silizium-Durchkontaktierungen 136. Dieser kleinere zweite Abschnitt (obere Abschnitt) 136B der Silizium-Durchkontaktierungen 136 ermöglicht größere Abstände S1 (siehe 29B) zwischen Seitenwänden der benachbarten zweiten Abschnitte 136B, die auch größere Abstände S2 zwischen Seitenwänden der entsprechenden benachbarten Metallisierungsstrukturen 158 ermöglichen. Wie in 27 gezeigt ist, werden zwei Silizium-Durchkontaktierungen 136 über und verbunden mit dem integrierten Schaltungs-Die 114 ausgebildet und in anderen Ausführungsformen können mehr oder weniger Silizium-Durchkontaktierungen 136 über und verbunden mit dem integrierten Schaltungs-Die 114 ausgebildet werden.
  • In 28 wurden der integrierte Schaltungs-Die 138 und das Kapselungsmittel 152 befestigt und ausgebildet, wie oben in den 8 und 9 beschrieben ist, und die Beschreibungen werden hier nicht wiederholt. In den 29A und 29B werden die dielektrische Schicht 154, die Metallisierungsstrukturen 158, die Durchkontaktierungen 156 und die Routing-Leitungen 160 so ausgebildet, wie oben mit Bezug auf die 10, 11 und 12A–B beschrieben ist, außer dass in dieser Ausführungsform die Abstände S1 und S2 wegen der kleineren Breiten der zweiten Abschnitte 136B der Silizium-Durchkontaktierungen 136 größer als die in den 12A–B sein können. Daher kann es aufgrund der vergrößerten Abstände S1 und S2 in dieser Ausführungsform mehr Routing-Leitungen 160 zwischen benachbarten Metallisierungsstrukturen 158 geben.
  • In 30 fährt die Verarbeitung so fort, dass die vordere Umverteilungsstruktur 172, die Kontaktstellen 174 und die Anschlussteile 176 ausgebildet werden. Die Schritte und Verfahren, um die vordere Umverteilungsstruktur 172, die Kontaktstellen 174 und die Anschlussteile 176 auszubilden, können den Schritten und Verfahren ähneln, die oben in den 13 bis 22 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • 31 bis 37, 38A–B und 39 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform. Diese Ausführungsform ähnelt den vorangegangen Ausführungsformen, außer dass in dieser Ausführungsform mindestens eine der Silizium-Durchkontaktierungen 136 auf einer Umverteilungsschicht (siehe 190 in 37) ausgebildet ist. Weiter zeigen wie in der vorangegangen Ausführungsform die Ansichten dieser Ausführungsform nur einen Teil der Gehäusestruktur (z. B. den linken Teil der Gehäusestruktur ohne das Trägersubstrat darunter), der ausgebildet wird, aber ein ähnliches Verfahren und Struktur können angrenzend an diese Struktur ausgebildet werden, was zu einer ähnlichen Gesamtstruktur fahrt, wie die, die in der vorangegangen Ausführungsform von 22 gezeigt ist. Details bezüglich dieser Ausführungsform, die denen der vorher beschriebenen Ausführungsform ähneln, werden hier nicht wiederholt.
  • 31 ist an einem ähnlichen Punkt der Verarbeitung wie die oben beschriebene 4 und die Verfahren und Schritte, die bis hierher ausgeführt wurden, werden hier nicht wiederholt. 31 weist den integrierten Schaltungs-Die 114, die Anschlussteile 126, das Dielektrikum 128, das Kapselungsmittel 130 und die Keimschicht 132 auf.
  • In 32 wird dann ein Fotolack 180 auf der Keimschicht 132 ausgebildet und strukturiert. Der Fotolack 180 kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks 180 entspricht den Die-Anschlussteilen 126, wobei mindestens eine der Öffnungen breiter als mindestens eine andere Öffnung ist, um sich an die später ausgebildete Umverteilungsschicht 190 anzupassen. Das Strukturieren bildet Öffnungen durch den Fotolack 180 aus, um die Keimschicht 132 über den Die-Anschlussteilen 126 freizulegen.
  • In 33 wird ein leitendes Material in den Öffnungen des Fotolacks 180 und auf den freiliegenden Teilen der Keimschicht 132 so ausgebildet, dass leitende Einrichtungen 190 und 192 ausgebildet werden. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. In einigen Ausführungsform ist die leitende Einrichtung 190 größer (z. B. in der Schnittansicht von 33 breiter und/oder mit einer größeren oberen Fläche) als die leitende Einrichtung 192. Die leitende Einrichtung 190 bildet eine Umverteilungsschicht 190, um es zu erlauben, dass die später ausgebildeten entsprechenden Silizium-Durchkontaktierungen 136 seitlich verschoben werden und mehr Raum zwischen benachbarten Silizium-Durchkontaktierungen 136 bieten, was größere Abstände S1 und S2 (siehe 38A–B) ermöglicht.
  • In 34 wird der Fotolack 180 entfernt. Der Fotolack 180 kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, etwa indem ein Sauerstoffplasma oder Ähnliches verwendet wird.
  • In 35 wird dann ein Fotolack 134 auf den leitenden Einrichtungen 190 und 192 ausgebildet und strukturiert. Der Fotolack 134 kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks 134 entspricht leitenden Einrichtungen 190 und 192. Das Strukturieren bildet Öffnungen durch den Fotolack 134 aus, um die leitenden Einrichtungen 190 und 192 freizulegen.
  • In 36 wird ein leitendes Material in den Öffnungen des Fotolacks 134 und auf den freiliegenden Teilen der leitenden Einrichtungen 190 und 192 so ausgebildet, dass Silizium- Durchkontaktierungen 136 ausgebildet werden. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen.
  • In 37 werden der Fotolack 134 und Teile der Keimschicht 132, auf denen die leitenden Einrichtungen 190 und 192 nicht ausgebildet wurden, entfernt. Der Fotolack 134 kann durch ein geeignetes Veraschungs- und Entfernungsverfahren entfernt werden, etwa indem Sauerstoffplasma oder Ähnliches verwendet wird. Nachdem der Fotolack 134 entfernt wurde, werden freiliegende Teile der Keimschicht 132 entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht 132 und des leitenden Materials bilden die leitenden Einrichtungen 136 und die leitenden Einrichtungen 190 und 192. Wie in 37 gezeigt ist, werden zwei Silizium-Durchkontaktierungen 136 und eine Umverteilungsschicht 190 über und verbunden mit dem integrierten Schaltungs-Die 114 ausgebildet und in anderen Ausführungsformen können mehr oder weniger Silizium-Durchkontaktierungen 136 und/oder Umverteilungsschichten 190 über und verbunden mit dem integrieren Schaltungs-Die 114 ausgebildet werden.
  • Die leitende Einrichtung 190 bildet eine Umverteilungsschicht 190, um es zu erlauben, dass die entsprechenden Silizium-Durchkontaktierungen 136 seitlich verschoben werden und mehr Raum zwischen den benachbarten Silizium-Durchkontaktierungen 136 bieten. Dieser größere Raum zwischen benachbarten Silizium-Durchkontaktierungen 136 erlaubt größere Abstände S1 (siehe 38B) zwischen Seitenwänden der benachbarten Silizium-Durchkontaktierungen 136, was auch größere Abstände S2 zwischen Seitenwänden der entsprechenden benachbarten Metallisierungsstrukturen 158 erlaubt. Weiter kann in dieser Ausführungsform die Umverteilungsschicht 190 verwendet werden, um einige Eingabe-/Ausgabe-(I/O)-Einrichtungen umzuverteilen, etwa eine Spannungsleitung und eine Erdleitung (siehe z. B. die 46A–C).
  • In den 38A und 38B wurden der integrierte Schaltungs-Die 138 und das Kapselungsmittel 152 so befestigt und ausgebildet, wie oben in den 8 und 9 beschrieben wurde, und die Beschreibungen werden hier nicht wiederholt. Weiter werden die dielektrische Schicht 154, die Metallisierungsstrukturen 158, die Durchkontaktierungen 156 und die Routing-Leitungen 160 so ausgebildet, wie oben mit Bezug auf die 10, 11 und 12A–B beschrieben ist, außer dass in dieser Ausführungsform die Abstände S1 und S2 aufgrund dessen größer sein können als in 12A–B, dass die Umverteilungsschicht 190 seitlich über eine der Silizium-Durchkontaktierungen 136 hinausreicht. Daher können in dieser Ausführungsform aufgrund der größeren Abstände S1 und S2 mehr Routing-Leitungen 160 zwischen den benachbarten Metallisierungsstrukturen 158 liegen.
  • In 39 fahrt die Verarbeitung so fort, dass die vorderen Umverteilungsstrukturen 172, die Kontaktstellen 174 und die Anschlussteile 176 ausgebildet werden. Die Schritte und Verfahren, um die vorderen Umverteilungsstruktur 172, die Kontaktstellen 174 und die Anschlussteile 176 auszubilden, können den Schritten und Verfahren ähneln, die oben in 13 bis 22 beschrieben wurden, und die Beschreibung wird hier nicht wiederholt.
  • 40 bis 43, 44A–B und 45 sind Ansichten von Zwischenschritten während eines Ausbildungsverfahrens einer Gehäusestruktur in Übereinstimmung mit einer weiteren Ausführungsform. Diese Ausführungsform ähnelt der vorangegangen Ausführungsform, außer dass in dieser Ausführungsform mindestens eines der Die-Anschlussteile 126 als Umverteilungsschicht (siehe 198 in 40) ausgebildet wird. Weiter zeigen wie in den vorangegangen Ausführungsformen die Ansichten dieser Ausführungsform nur, dass ein Teil der Gehäusestruktur (z. B. den linken Teil der Gehäusestruktur und nicht das Trägersubstrat darunter) ausgebildet wird, aber ein ähnliches Verfahren und Struktur können angrenzend an diese Struktur ausgebildet werden, das zu einer Gesamtstruktur führt, die der ähnelt, die in der vorangegangen Ausführungsform von 22 gezeigt ist. Details bezüglich dieser Ausführungsform, die denen der vorher beschriebenen Ausführungsform ähneln, werden hier nicht wiederholt.
  • 40 ist in einem ähnlichen Verarbeitungsstadium wie 2, die oben beschrieben ist, und die Verfahren und Schritte, die bis hierher ausgefühhrt wurden, werden hier nicht wiederholt. 40 weist das Halbleitersubstrat 118, die Kontaktstellen 122, die Die-Anschlussteile 126 und den Passivierungsfilm 124 auf. Wie gezeigt, weist eines der Die-Anschlussteile 126 eine leitende Einrichtung 198 auf, die gleichzeitig wie die Die-Anschlussteile 126 ausgebildet wird. Die Die-Anschlussteile 126 und die leitende Einrichtung 198 können ausgebildet werden, indem ein leitendes Material in Öffnungen des Passivierungsfilms 124 und auf den freiliegenden Abschnitten der Kontaktstellen 122 ausgebildet wird. Das leitende Material kann durch Plattieren, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches ausgebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches aufweisen. In einigen Ausführungsform ist die leitende Einrichtung 198 größer (z. B. in der Schnittansicht von 40 breiter und/oder mit einer größeren oberen Fläche) als die Die-Anschlussteile 126, die die leitende Einrichtung 198 nicht aufweisen. Die leitende Einrichtung 198 bildet eine Umverteilungsschicht 198, um es zu erlauben, dass die später ausgebildeten entsprechenden Silizium-Durchkontaktierungen 136 seitlich verschoben werden und mehr Raum zwischen benachbarten Silizium-Durchkontaktierungen 136 bieten, was größere Abstände S1 und S2 (siehe 44A–B) ermöglicht.
  • In 41 wird das Dielektrikum 128 auf den aktiven Seiten des integrieren Schaltangs-Dies 114 ausgebildet, etwa auf den Passivierungsfilmen 124, den Die-Anschlussteilen 126 und der Umverteilungsschicht 198.
  • In 42 können, nachdem das Dielektrikum 128 ausgebildet wurde, die integrieren Schaltangs-Dies 114 vereinzelt werden, etwa durch Sägen oder Zerschneiden, und an einem Trägersubstrat (nicht gezeigt, aber man beachte das Trägersubstrat 100 in 2) beispielsweise durch ein Pick-and-Place-Werkzeug befestigt werden. Das Kapselungsmittel 130 wird auf den verschiedenen Komponenten ausgebildet. Das Kapselungsmittel 130 kann eine Formmasse, ein Epoxid oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden. Nach dem Aushärten kann das Kapselungsmittel einem Schleifverfahren (z. B. einem CMP-Verfahren) unterzogen werden, um die Die-Anschlussteile 126 und die Umverteilungsschicht 198 freizulegen. Obere Flächen der Die-Anschlussteile 126, der Umverteilungsschicht 198 und des Kapselungsmittels 130 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifen unterlassen werden, beispielsweise wenn die Die-Anschlussteile 126 und die Umverteilungsschicht 198 schon freigelegt wurden.
  • In 43 werden die Silizium-Durchkontaktierungen 136 auf den Die-Anschlussteilen 126 und den Umverteilungsschichten 198 ausgebildet. Die Umverteilungsschichten 198 erlauben es, dass die entsprechenden Silizium-Durchkontaktierungen 136 seitlich verschoben werden und bieten mehr Raum zwischen den benachbarten Silizium-Durchkontaktierungen 136. Dieser größere Raum zwischen den benachbarten Silizium-Durchkontaktierungen 136 erlaubt größere Abstände S1 (siehe 44B) zwischen Seitenwänden der benachbarten Silizium-Durchkontaktierungen 136, was auch größere Abstände S2 zwischen den entsprechenden benachbarten Metallisierungsstrukturen 158 erlaubt. Weiter kann in dieser Ausführungsform die Umverteilungsschicht 198 verwendet werden, um einige Eingabe-/Ausgabe-(I/O)-Einrichtungen umzuverteilen, etwa eine Spannungsleitung und eine Erdleitung (siehe z. B. 46A–C).
  • Wie in 43 gezeigt ist, werden zwei Silizium-Durchkontaktierungen 136 und eine Umverteilungsschicht 198 über und verbunden mit der integrierten Schaltung 114 ausgebildet und in anderen Ausführungsformen können mehr oder weniger Silizium-Durchkontaktierungen 136 und/oder Umverteilungsschichten 198 über und verbunden mit dem integrierten Schaltungs-Die 114 ausgebildet werden.
  • In den 44A und 44B wurden der integrierte Schaltungs-Die 138 und das Kapselungsmittel 152 so befestigt und ausgebildet, wie oben in den 8 und 9 beschrieben wurde, und die Beschreibungen werden hier nicht wiederholt. Weiter werden die dielektrische Schicht 154, die Metallisierungsstrukturen 158, die Durchkontaktierungen 156 und die Routing-Leitungen 160 so ausgebildet, wie oben mit Bezug auf die 10, 11 und 12A–B beschrieben wurde, außer dass in dieser Ausführungsform die Abstände S1 und S2 aufgrund dessen größer als in 12A–B sein können, dass Umverteilungsschicht 198 seitlich über mindestens eine der Silizium-Durchkontaktierungen 136 hinausreicht. Daher kann es in dieser Ausführungsform aufgrund der größeren Abstände S1 und S2 mehr Routing-Leitungen 160 zwischen benachbarten Metallisierungsstrukturen 158 geben.
  • In 45 fährt das Verfahren fort, um die vordere Umverteilungsstruktur 172, die Kontaktstellen 174 und die Anschlussteile 176 auszubilden. Die Schritte und Verfahren, um die vordere Umverteilungsstruktur 172, die Kontaktstellen 174 und die Anschlussteile 176 auszubilden, können den Schritten und Verfahren ähneln, die oben in den 13 bis 22 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • 46A–C sind Draufsichten von Eingabe-/Ausgabekonfigurationen in Übereinstimmung mit einigen Ausführungsformen. In 46A werden die Die-Anschlussteile 126 beispielsweise in einer Gitterstruktur angeordnet, wobei entsprechende Silizium-Durchkontaktierungen 136 über den Die-Anschlussteilen 126 liegen und an ihnen ausgerichtet sind. In diesem Beispiel dient jedes Die-Anschlussteil 126 in einer Reihe einem bestimmten Zweck (z. B. Erdanschlussteile, Signalanschlussteile, Spannungsanschlussteile etc.), wobei jede Reihe von Die-Anschlussteilen 126 mit einer bestimmten Funktion von einer anderen Reihe von Die-Anschlussteilen 126 mit der gleichen bestimmten Funktion getrennt ist. Wie gezeigt, sind die beiden Reihen mit Signalfunktion durch eine Reihe mit Spannungsfunktion getrennt.
  • 46B und 46C zeigen Beispiele, in denen zumindest einige der Silizium-Durchkontaktierungen 136 mit den Umverteilungsschichten 190/198 verbunden sind. Diese Umverteilungsschichten 190/198 erlauben es, dass die Silizium-Durchkontaktierungen 136, die mit ihnen verbunden sind, verschoben werden und so mehr Routing-Abstände zwischen den Silizium-Durchkontaktierungen 136 bieten, die nicht seitlich verschoben sind. In einigen Ausführungsformen erlauben es die Umverteilungsschichten 190/198, dass die Spannungs- und Erdsignale auf weniger Silizium-Durchkontaktierungen 136 verteilt werden, was beispielsweise mehr Routing-Fläche zwischen den Silizium-Durchkontaktierungen 136 freigibt, die mit den Signalanschlussteilen verbunden sind.
  • Diese Konfigurationen der Die-Anschlussteile 126, Silizium-Durchkontaktierungen 136 und Umverteilungsschichten 190/198 sind nur beispielhafte Ausführungsformen und andere Konfigurationen der Die-Anschlussteile 126, Silizium-Durchkontaktierungen 136 und Umverteilungsschichten 190/198 liegen in dem erwogenen Schutzumfang der vorliegenden Offenbarung.
  • Obwohl die offenbarten Ausführungsformen eine gestapelte Die-Struktur aufweisen, können die Lehren der Ausführungsformen auf eine Gehäusestruktur mit nur einer Schicht eines Dies in einem Gehäuse angewendet werden. In 22 kann der integrierte Schaltungs-Die 114 beispielsweise fehlen und die Silizium-Durchkontaktierungen 136 können eine hintere Umverteilungsstruktur für eine Gehäusestruktur bilden, die nur eine Schicht von Dies hat (z. B. die Schicht, die den integrierten Schaltungs-Die 138 aufweist).
  • Die Ausführungsformen der vorliegenden Offenbarung vergrößern die Abstände (z. B. den Abstand S1) zwischen Seitenwänden von benachbarten Silizium-Durchkontaktierungen 136, was die Abstände (z. B. den Abstand S2) zwischen Seitenwänden von entsprechenden benachbarten Metallisierungsstrukturen 158 erhöht. Durch größere Abstände S2 gibt es mehr Raum dafür, dass die Routing-Leitungen 160 zwischen den benachbarten Metallisierungsstrukturen 158 durchlaufen. Dies kann es erlauben, dass mehr und/oder breitere Routing-Leitungen 160 zwischen benachbarten Metallisierungsstrukturen 158 durchlaufen.
  • Eine Ausführungsform besteht aus einem Verfahren, das das Ausbilden eines ersten Gehäuses umfasst. Das Ausbilden des ersten Gehäuses umfasst das Ausbilden einer Silizium-Durchkontaktierung angrenzend an einen ersten Die, zumindest seitliches Kapseln des ersten Dies und der Silizium-Durchkontaktierung mit einem Kapselungsmittel und Ausbilden einer ersten Umverteilungsstruktur über dem ersten Die, der Silizium-Durchkontaktierung und dem Kapselungsmittel. Das Ausbilden der ersten Umverteilungsstruktur umfasst das Ausbilden einer ersten Durchkontaktierung auf der Silizium-Durchkontaktierung und das Ausbilden einer ersten Metallisierungsstruktur auf der ersten Durchkontaktierung und mindestens einer Seitenwand der ersten Metallisierungsstruktur direkt über der Silizium-Durchkontaktierung.
  • Eine weitere Ausführungsform besteht aus einem Verfahren, das das Ausbilden eines ersten Gehäuses umfasst. Das Ausbilden des ersten Gehäuses umfasst das Ausbilden einer ersten Silizium-Durchkontaktierung und einer zweiten Silizium-Durchkontaktierung angrenzend an einen ersten Die, wobei benachbarte Seitenwände der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung durch einen ersten Abstand getrennt sind, zumindest seitliches Kapseln des ersten Dies, der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung mit einem Kapselungsmittel und Ausbilden einer ersten Umverteilungsstruktur über dem ersten Die, der ersten Silizium-Durchkontaktierung, der zweiten Silizium-Durchkontaktierung und dem Kapselungsmittel. Das Ausbilden der ersten Umverteilungsschicht umfasst das Ausbilden einer ersten Durchkontaktierung auf der ersten Silizium-Durchkontaktierung, das Ausbilden einer zweiten Durchkontaktierung auf der zweiten Silizium-Durchkontaktierung, das Ausbilden einer ersten Metallisierungsstruktur auf der ersten Durchkontaktierung und das Ausbilden einer zweiten Metallisierungsstruktur auf der zweiten Durchkontaktierung, wobei benachbarte Seitenwände der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur durch einen zweiten Abstand getrennt sind, wobei der zweite Abstand größer als der erste Abstand ist.
  • Eine weitere Ausführungsform besteht aus einer Struktur, die eine erste Silizium-Durchkontaktierung und eine zweite Silizium-Durchkontaktierung benachbart zu einem ersten Die aufweist, wobei benachbarte Seitenwände der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung durch einen ersten Abstand getrennt sind, ein Kapselungsmittel zumindest seitlich den ersten Die, die erste Silizium-Durchkontaktierung und die zweite Silizium-Durchkontaktierung umgibt, eine erste Durchkontaktierung auf der ersten Silizium-Durchkontaktierung, eine zweite Durchkontaktierung auf der zweiten Silizium-Durchkontaktierung, eine erste Metallisierungsstruktur auf der ersten Durchkontaktierung und eine zweite Metallisierungsstruktur auf der zweiten Durchkontaktierung, wobei benachbarte Seitenwände der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur durch einen zweiten Abstand getrennt sind, wobei der zweite Abstand größer als der erste Abstand ist.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Ausbilden eines ersten Package, das Folgendes umfasst: Ausbilden einer Silizium-Durchkontaktierung benachbart zu einem ersten Die; zumindest seitliches Kapseln des ersten Dies und der Silizium-Durchkontaktierung mit einem Kapselungsmittel; Ausbilden einer ersten Umverteilungsstruktur über dem ersten Die, der Silizium-Durchkontaktierung und dem Kapselungsmittel, wobei das Ausbilden der ersten Umverteilungsstruktur Folgendes umfasst: Ausbilden einer ersten Durchkontaktierung auf der Silizium-Durchkontaktierung; und Ausbilden einer ersten Metallisierungsstruktur auf der ersten Durchkontaktierung, wobei mindestens eine Seitenwand der ersten Metallisierungsstruktur über der Durchkontaktierung liegt.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Silizium-Durchkontaktierung weiter Folgendes umfasst: Ausbilden eines ersten Abschnitts der Silizium-Durchkontaktierung, der eine erste Breite hat, wobei die erste Breite in einer ersten Ebene gemessen wird, wobei die erste Ebene parallel zu einer Hauptfläche des ersten Dies ist; und Ausbilden eines zweiten Abschnitts der Silizium-Durchkontaktierung auf dem ersten Abschnitt der Silizium-Durchkontaktierung, wobei der zweite Abschnitt eine zweite Breite hat, wobei die zweite Breite in der ersten Ebene gemessen wird.
  3. Verfahren nach Anspruch 2, wobei eine untere Fläche des ersten Abschnitts der Silizium-Durchkontaktierung koplanar mit einer hinteren Fläche des ersten Dies ist und wobei eine obere Fläche des zweiten Abschnitts der Silizium-Durchkontaktierung koplanar mit einer aktiven Fläche des ersten Dies ist.
  4. Verfahren nach einem der vorangegangen Ansprüche, das weiter Folgendes umfasst: Ausbilden einer zweiten Metallisierungsstruktur benachbart zu der ersten Metallisierungsstruktur, wobei die zweite Metallisierungsstruktur auf der gleichen Ebene wie die erste Metallisierungsstruktur ist, wobei ein Dielektrikum der ersten Umverteilungsstruktur zwischen der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur angeordnet ist.
  5. Verfahren nach einem der vorangegangen Ansprüche, das weiter Folgendes umfasst: vor dem Ausbilden der Silizium-Durchkontaktierung benachbart zu dem ersten Die, Befestigen einer ersten Seite des ersten Dies an eine erste Seite des zweiten Dies.
  6. Verfahren nach Anspruch 5, wobei die erste Seite des ersten Dies eine hintere Seite des ersten Dies ist und wobei die erste Seite des zweiten Dies eine aktive Oberfläche des zweiten Dies ist.
  7. Verfahren nach Anspruch 5 oder 6, das weiter Folgendes umfasst: vor dem Ausbilden der Silizium-Durchkontaktierung benachbart zu dem ersten Die, Ausbilden einer Umverteilungsschicht über und elektrisch verbunden mit dem zweiten Die, wobei die Silizium-Durchkontaktierung auf der Umverteilungsschicht ausgebildet ist.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wobei das Ausbilden der Silizium-Durchkontaktierung benachbart zu dem ersten Die weiter das Ausbilden der Silizium-Durchkontaktierung über dem zweiten Die umfasst, wobei die Silizium-Durchkontaktierung mit dem zweiten Die elektrisch verbunden ist.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei der erste Die mit dem zweiten Die über die Silizium-Durchkontaktierung und zumindest einen Teil der ersten Umverteilungsstruktur elektrisch verbunden ist.
  10. Verfahren nach einem der vorangegangen Ansprüche, wobei mindestens eine Seitenwand der ersten Metallisierungsstruktur zwischen einer nächstliegenden Seitenwand der ersten Durchkontaktierung und einer Seitenwand der Silizium-Durchkontaktierung angeordnet ist.
  11. Verfahren, das Folgendes umfasst: Ausbilden eines ersten Package, das Folgendes umfasst: Ausbilden einer ersten Silizium-Durchkontaktierung und einer zweiten Silizium-Durchkontaktierung benachbart zu einem ersten Die, wobei benachbarte Seitenwände der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung durch einen ersten Abstand getrennt sind; zumindest seitlich Kapseln des ersten Dies, der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung mit einem Kapselungsmittel; Ausbilden einer ersten Umverteilungsstruktur über dem ersten Die, der ersten Silizium-Durchkontaktierung, der zweite Silizium-Durchkontaktierung und dem Kapselungsmittel, wobei das Ausbilden der ersten Umverteilungsstruktur Folgendes umfasst: Ausbilden einer ersten Durchkontaktierung auf der ersten Silizium-Durchkontaktierung; Ausbilden einer zweiten Durchkontaktierung auf der zweiten Silizium-Durchkontaktierung; Ausbilden einer ersten Metallisierungsstruktur auf der ersten Durchkontaktierung; und Ausbilden einer zweiten Metallisierungsstruktur auf der zweiten Durchkontaktierung, wobei benachbarte Seitenwände der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur durch einen zweiten Abstand getrennt sind, wobei der zweite Abstand größer als der erste Abstand ist.
  12. Verfahren nach Anspruch 11, das weiter Folgendes umfasst: vor dem Ausbilden der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung benachbart zu dem ersten Die, Befestigen einer hinteren Fläche des ersten Dies an einer aktiven Fläche eines zweiten Dies, wobei das Kapselungsmittel an eine Seitenwand des zweiten Dies angrenzt.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Ausbilden der ersten Umverteilungsstruktur über dem ersten Die weiter Folgendes umfasst: Ausbilden einer ersten dielektrischen Schicht über der ersten Silizium-Durchkontaktierung, der zweiten Silizium-Durchkontaktierung und dem ersten Die, wobei die erste Durchkontaktierung und die zweite Durchkontaktierung sich durch die erste dielektrische Schicht erstrecken.
  14. Verfahren nach Anspruch 13, wobei die erste Metallisierungsstruktur und die zweite Metallisierungsstruktur auf einer oberen Fläche der ersten dielektrischen Schicht liegen.
  15. Verfahren nach einem der Ansprüche 13 oder 14, das weiter Folgendes umfasst: Ausbilden einer dritten Metallisierungsstruktur zwischen der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur, wobei ein Teil der ersten dielektrischen Schicht die dritte Metallisierungsstruktur von der ersten und der zweiten Metallisierungsstruktur trennt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das Ausbilden der Silizium-Durchkontaktierung weiter Folgendes umfasst: Ausbilden eines ersten Abschnitts der Silizium-Durchkontaktierung, der eine erste Breite hat, wobei die erste Breite in einer ersten Ebene gemessen wird, wobei die erste Ebene parallel zu einer Hauptfläche des ersten Dies ist; und Ausbilden eines zweiten Abschnitts der Silizium-Durchkontaktierung auf dem ersten Abschnitt der Silizium-Durchkontaktierung, wobei der zweite Abschnitt eine zweite Breite hat, wobei die zweite Breite in der ersten Ebene gemessen wird.
  17. Struktur, die Folgendes umfasst: eine erste Silizium-Durchkontaktierung und eine zweite Silizium-Durchkontaktierung benachbart zu einem erste Die, wobei benachbarte Seitenwände der ersten Silizium-Durchkontaktierung und der zweiten Silizium-Durchkontaktierung durch einen ersten Abstand getrennt sind; ein Kapselungsmittel, das zumindest seitlich den ersten Die, die erste Silizium-Durchkontaktierung und die zweite Silizium-Durchkontaktierung umgibt; eine erste Durchkontaktierung auf der ersten Silizium-Durchkontaktierung; eine zweite Durchkontaktierung auf der zweiten Silizium-Durchkontaktierung; eine erste Metallisierungsstruktur auf der ersten Durchkontaktierung; und eine zweite Metallisierungsstruktur auf der zweiten Durchkontaktierung, wobei benachbarte Seitenwände der ersten Metallisierungsstruktur und der zweiten Metallisierungsstruktur durch einen zweiten Abstand getrennt sind, wobei der zweite Abstand größer als der erste Abstand ist.
  18. Struktur nach Anspruch 17, wobei die erste Silizium-Durchkontaktierung weiter Folgendes umfasst: einen ersten Abschnitt der Silizium-Durchkontaktierung, der eine erste Breite hat, wobei die erste Breite in einer ersten Ebene gemessen wird, wobei die erste Ebene parallel zu einer Hauptfläche des ersten Dies ist; und einen zweiten Abschnitt der Silizium-Durchkontaktierung auf dem ersten Abschnitt der Silizium-Durchkontaktierung, wobei der zweite Abschnitt eine zweite Breite hat, wobei die zweite Breite in der ersten Ebene gemessen wird.
  19. Struktur nach Anspruch 18, wobei eine untere Fläche des ersten Abschnitts der Silizium-Durchkontaktierung koplanar mit einer hinteren Fläche des ersten Dies ist und wobei eine obere Fläche des zweiten Abschnitts der Silizium-Durchkontaktierung koplanar mit einer aktiven Fläche des ersten Dies ist.
  20. Struktur nach einem der Ansprüche 17 bis 19, die weiter Folgendes umfasst: einen zweiten Die, wobei eine hintere Fläche des ersten Dies an einer aktiven Oberfläche des zweiten Dies befestigt ist, wobei die erste Silizium-Durchkontaktierung und die zweite Silizium-Durchkontaktierung mit dem zweiten Die elektrisch verbunden sind.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11445617B2 (en) 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
KR102319186B1 (ko) * 2015-06-12 2021-10-28 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) * 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10510631B2 (en) * 2017-09-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fan out package structure and method of manufacturing the same
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US11158775B2 (en) 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
KR20210028398A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자
KR20210095442A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20220014492A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 팬-아웃 반도체 패키지
GB2618627A (en) * 2022-05-06 2023-11-15 Cirrus Logic Int Semiconductor Ltd Electronic circuit fabrication

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP2005332896A (ja) * 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8446017B2 (en) * 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US8318541B2 (en) * 2010-08-10 2012-11-27 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US20130049218A1 (en) * 2011-08-31 2013-02-28 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10115647B2 (en) * 2015-03-16 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Non-vertical through-via in package

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