DE102015109751A1 - Metalloxid-schichtstruktur und verfahren zum ausbilden derselben - Google Patents
Metalloxid-schichtstruktur und verfahren zum ausbilden derselben Download PDFInfo
- Publication number
- DE102015109751A1 DE102015109751A1 DE102015109751.6A DE102015109751A DE102015109751A1 DE 102015109751 A1 DE102015109751 A1 DE 102015109751A1 DE 102015109751 A DE102015109751 A DE 102015109751A DE 102015109751 A1 DE102015109751 A1 DE 102015109751A1
- Authority
- DE
- Germany
- Prior art keywords
- metal oxide
- layer
- oxide layer
- dielectric layer
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 144
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 144
- 238000000034 method Methods 0.000 title claims abstract description 61
- 238000001465 metallisation Methods 0.000 claims abstract description 144
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000000463 material Substances 0.000 claims abstract description 61
- 125000004429 atom Chemical group 0.000 claims abstract description 13
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 12
- 238000005538 encapsulation Methods 0.000 claims abstract description 10
- 125000004430 oxygen atom Chemical group O* 0.000 claims abstract description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 33
- 239000001301 oxygen Substances 0.000 claims description 33
- 229910052760 oxygen Inorganic materials 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 305
- 229920002120 photoresistant polymer Polymers 0.000 description 55
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 37
- 239000000758 substrate Substances 0.000 description 30
- 239000010949 copper Substances 0.000 description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 23
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 22
- 229910052802 copper Inorganic materials 0.000 description 22
- 239000010936 titanium Substances 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 22
- 238000000059 patterning Methods 0.000 description 20
- 238000004528 spin coating Methods 0.000 description 16
- 238000007747 plating Methods 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229910000679 solder Inorganic materials 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 11
- BERDEBHAJNAUOM-UHFFFAOYSA-N copper(i) oxide Chemical compound [Cu]O[Cu] BERDEBHAJNAUOM-UHFFFAOYSA-N 0.000 description 11
- 229920002577 polybenzoxazole Polymers 0.000 description 11
- 230000001070 adhesive effect Effects 0.000 description 10
- 229920000642 polymer Polymers 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 10
- 229910001868 water Inorganic materials 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 238000003475 lamination Methods 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000002131 composite material Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000000746 purification Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229940108928 copper Drugs 0.000 description 1
- 229960004643 cupric oxide Drugs 0.000 description 1
- KRFJLUBVMFXRPN-UHFFFAOYSA-N cuprous oxide Chemical compound [O-2].[Cu+].[Cu+] KRFJLUBVMFXRPN-UHFFFAOYSA-N 0.000 description 1
- 229940112669 cuprous oxide Drugs 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 229920006332 epoxy adhesive Polymers 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
Abstract
Es werden einige Ausführungsformen von Strukturen und Verfahren beschrieben. Eine Struktur beinhaltet einen integrierten Schaltungschip, der wenigstens seitlich durch ein Verkapselungsmaterial verkapselt ist, und eine Umverteilungstruktur auf dem integrierten Schaltungschip und dem Verkapselungsmaterial. Die Umverteilungstruktur ist mit dem integrierten Schaltungschip elektrisch gekoppelt. Die Umverteilungstruktur enthält eine erste dielektrische Schicht auf wenigstens dem Verkapselungsmaterial, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Metalloxid-Schichtstruktur auf der Metallisierungsstruktur und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Metallisierungsstruktur. Die Metalloxid-Schichtstruktur weist eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen auf, welches im Wesentlichen 1:1 beträgt, und eine Dicke der Metalloxid-Schichtstruktur beträgt wenigstens 50 Å. Die zweite dielektrische Schicht besteht aus einem photoempfindlichen Material. Die Metalloxid-Schichtstruktur ist zwischen der Metallisierungsstruktur und der zweiten dielektrischen Schicht angeordnet.
Description
- Diese Anmeldung beansprucht die Priorität und den Vorteil der am 13. Februar 2015 eingereichten vorläufigen US-Patentanmeldung Nr. 62/116,170 mit dem Titel ”Metal Oxide Layered Structure and Methods of Forming the Same”, wobei diese Anmeldung hiermit in ihrer Gesamtheit durch Querverweis in die vorliegende Anmeldung aufgenommen ist.
- HINTERGRUND
- Halbleiterbauelemente werden in vielfältigen elektronischen Anwendungen verwendet, wie zum Beispiel in Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten von Material auf einem Halbleitersubstrat aufgebracht werden und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und Schaltungselemente darauf auszubilden. Typischerweise werden Dutzende oder Hunderte von integrierten Schaltungen auf einer einzigen Halbleiterscheibe (Wafer) hergestellt. Die einzelnen Chips werden vereinzelt, indem die integrierten Schaltungen entlang einer Ritzlinie gesägt werden. Die einzelnen Chips werden dann separat, zum Beispiel in Mehrchipmodulen oder in anderen Kapselungsarten, gekapselt.
- Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verkleinerung der minimalen Bauteilgröße, was es ermöglicht, dass mehr Bauteile in einen gegebenen Bereich integriert werden. Diese kleineren elektronischen Bauteile, wie etwa integrierte Schaltungschips, können auch kleinere Gehäuse (Packages) erfordern, welche bei manchen Anwendungen eine kleinere Fläche einnehmen als frühere Gehäuse.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden aus der vorliegenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten ersichtlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
- Die
1 bis3 sind Schnittansichten allgemeiner Aspekte von Zwischenschritten während der Bearbeitung gemäß einigen Ausführungsformen. - Die
4A und4B zeigen eine erste beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen. - Die
5A und5B zeigen eine zweite beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen. - Die
6A und6B zeigen eine dritte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen. - Die
7A und7B zeigen eine vierte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen. - Die
8A und8B zeigen eine fünfte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen. - Die
9 bis23 sind Schnittansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Chip-on-Package-(CoP-) und/oder einer Package-on-Package-(PoP-)Struktur gemäß einigen Ausführungsformen. -
24 zeigt eine CoP-Struktur gemäß einigen Ausführungsformen. -
25 zeigt eine erste PoP-Struktur gemäß einigen Ausführungsformen. -
26 zeigt eine zweite PoP-Struktur gemäß einigen Ausführungsformen. -
27 zeigt eine dritte PoP-Struktur gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des vorgesehenen Gegenstands bereit. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sind nicht als einschränkend anzusehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Weiterhin können sich in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und stellt an sich noch keinen Zusammenhang zwischen der verschiedenen erörterten Ausführungsformen und/oder Konfigurationen her.
- Ferner können Begriffe, die räumliche Beziehungen bezeichnen, wie ”unterhalb”, ”unter”, ”untere(r)”, ”oberhalb” ”obere(r)” usw., hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. In ähnlicher Weise können solche Begriffe wie ”Vorderseite” und ”Rückseite” hier verwendet werden, um verschiedene Komponenten einfacher zu identifizieren, und können angeben, dass sich diese Komponenten zum Beispiel auf gegenüberliegenden Seiten einer anderen Komponente befinden. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden.
- Hier erläuterte Ausführungsformen können in einem speziellen Kontext erläutert werden, nämlich einem Fan-Out-Package oder Fan-In-Package auf Wafer-Ebene, wie es in einer Chip-on-Package-(CoP-) und/oder Package-on-Package-(PoP-)Struktur verwendet wird. Bei anderen Ausführungsformen sind andere Anwendungen denkbar, wie etwa andere Kapselungstypen oder andere Konfigurationen, welche für einen Durchschnittsfachmann beim Studium dieser Beschreibung leicht ersichtlich sind. Es ist anzumerken, dass bei den hier erläuterten Ausführungsformen nicht unbedingt jede Komponente oder jedes Merkmal, die bzw. das in einer Struktur vorhanden sein kann, dargestellt ist. Zum Beispiel können zusätzliche Exemplare einer Komponente in einer Figur weggelassen werden, etwa wenn die Erläuterung einer der Komponenten ausreichend ist, um Aspekte der Ausführungsform zu vermitteln. Ferner können hier erläuterte Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt erläutert werden; andere Ausführungsformen können jedoch in einer beliebigen logischen Reihenfolge ausgeführt werden.
- Die
1 bis3 zeigen Schnittansichten allgemeiner Aspekte von Zwischenschritten während der Bearbeitung gemäß einigen Ausführungsformen.1 zeigt eine erste dielektrische Schicht30 , eine Metallisierungsstruktur32 auf der ersten dielektrischen Schicht30 und ein natürliches Oxid34 auf der Metallisierungsstruktur32 . Bei einigen Ausführungsformen ist die erste dielektrische Schicht30 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches sein kann. Die erste dielektrische Schicht30 kann durch einen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, auf einem beliebigen Trägersubstrat ausgebildet werden, wobei einige Beispiele davon in Verbindung mit nachfolgenden Figuren beschrieben sind. - Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur
32 eine Keimschicht (nicht dargestellt) auf der ersten dielektrischen Schicht30 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Anwendung von zum Beispiel physikalischer Gasphasenabscheidung (Physical Vapor Deposition, PVD), Sputtern oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur32 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa durch Nass- oder Trockenätzen, entfernt werden. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur32 . - Das natürliche Oxid
34 kann von dem Metall der Metallisierungsstruktur32 gebildet werden, das in einer umgebenden Umwelt mit Sauerstoff reagiert. Zum Beispiel kann das natürliche Oxid34 durch eine Reaktion zwischen dem Metall und Wasser, Wasserstoffperoxid oder Ähnlichem gebildet werden, wenn das Metall nach einer Ätzung gereinigt wird. Ferner kann das natürliche Oxid34 durch eine Reaktion zwischen dem Metall und Sauerstoff in Luft gebildet werden, wenn das Metall Luft ausgesetzt wird. Das natürliche Oxid34 kann auf vielerlei Weise gebildet werden. - In
2 wird eine Metalloxid-Schichtstruktur36 auf der Metallisierungsstruktur32 ausgebildet. Die Metalloxid-Schichtstruktur36 kann bei einigen Ausführungsformen das natürliche Oxid34 enthalten, oder bei anderen Ausführungsformen kann das natürliche Oxid34 entfernt sein. Beispiele und weitere Einzelheiten verschiedener Metalloxid-Schichtstrukturen36 werden unter Bezugnahme auf die4A –B,5A –B,6A –B,7A –B und8A –B dargestellt und erläutert. Die Metalloxid-Schichtstruktur36 weist eine Schicht aus einem Metalloxid auf, die im Wesentlichen aus Atomen eines Metalls, wie etwa Atomen des Metalls der Metallisierungsstruktur32 , und Atomen von Sauerstoff in einem Verhältnis von im Wesentlichen 1:1 besteht (nur der Einfachheit halber wird dieses Verhältnis im Folgenden als ”Mx:O = 1:1” bezeichnet). Ein Verhältnis von im Wesentlichen 1:1 kann Verhältnisse von 0,8:1 bis 1,2:1, wie etwa von 0,9:1 bis 1,1:1 beinhalten. Zum Beispiel enthält bei einigen Ausführungsformen, bei denen die Metallisierungsstruktur32 Kupfer ist, die Metalloxid-Schichtstruktur36 eine Schicht aus Kupfer(II)-oxid (CuO), und ein Verhältnis von Kupferatomen zu Sauerstoffatomen in dieser Schicht beträgt im Wesentlichen 1:1. Für einen Durchschnittsfachmann ist klar, dass auch andere zufällige Atome, wie etwa Stickstoff und/oder Kohlenstoff, in einer Schicht eines Metalloxids enthalten sein können, die im Wesentlichen aus Atomen eines Metalls und Atomen von Sauerstoff in einem Verhältnis von im Wesentlichen 1:1 besteht, zum Beispiel infolge einer Bearbeitung. - In
3 wird eine zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36 und der ersten dielektrischen Schicht30 ausgebildet. Bei einigen Ausführungsformen ist die zweite dielektrische Schicht38 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches sein kann. Der Begriff ”photoempfindliches Material”, wie er hier verwendet wird, schließt ein entwickeltes Material ein, welches vor dem Entwickeln photoempfindlich war. Die zweite dielektrische Schicht38 kann durch einen beliebigen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, ausgebildet werden. - Die
4A und4B zeigen eine erste beispielhafte Metalloxid-Schichtstruktur36A und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur36A gemäß einigen Ausführungsformen.4A zeigt die Metallisierungsstruktur32 , welche in Schritt200 von4B ausgebildet wird, wie im Zusammenhang mit1 erläutert wurde. Wie zu1 weiter erläutert wurde, kann ein natürliches Oxid34 auf der Metallisierungsstruktur32 gebildet werden. In Schritt202 von4B wird das natürliche Oxid34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff-(N2-)Plasma-Prozess. In Schritt204 von4B wird eine Metalloxidschicht40 mit Mx:O = 1:1 unmittelbar auf der Metallisierungsstruktur32 ausgebildet. Die Metalloxidschicht40 kann durch Behandlung der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur32 aus Kupfer bestehen, und die Metalloxidschicht40 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur36A aus der Metalloxidschicht40 mit Mx:O = 1:1. In Schritt206 von4B wird die zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36A ausgebildet, wie im Zusammenhang mit3 erläutert. - Die
5A und5B zeigen eine zweite beispielhafte Metalloxid-Schichtstruktur36B und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur36B gemäß einigen Ausführungsformen.5A zeigt die Metallisierungsstruktur32 , welche in Schritt210 von5B ausgebildet wird, wie im Zusammenhang mit1 erläutert wurde. Wie zu1 weiter erläutert wurde, kann ein natürliches Oxid34 auf der Metallisierungsstruktur32 gebildet werden. In Schritt212 von53 wird das natürliche Oxid34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff-(N2-)Plasma-Prozess. In Schritt214 von5B wird eine Metalloxidschicht42 mit Mx:O = 1:1 unmittelbar auf der Metallisierungsstruktur32 ausgebildet. Die Metalloxidschicht42 kann durch Behandlung der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt216 von5B wird ein natürliches Oxid44 auf der Metalloxidschicht42 gebildet. Das natürliche Oxid44 kann gebildet werden, indem die Metallisierungsstruktur32 und die Metalloxidschicht42 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. Beispielsweise kann die Metallisierungsstruktur32 aus Kupfer bestehen; die Metalloxidschicht42 kann aus Kupfer(II)-oxid (CuO) bestehen; und das natürliche Oxid44 kann Kupfer(I)-oxid (Cu2O) sein. Wie dargestellt, besteht die Metalloxid-Schichtstruktur36B aus der Metalloxidschicht42 mit Mx:O = 1:1 und dem natürlichen Oxid44 . In Schritt218 von5B wird die zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36B ausgebildet, wie im Zusammenhang mit3 erläutert. - Die
6A und6B zeigen eine dritte beispielhafte Metalloxid-Schichtstruktur36C und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur36C gemäß einigen Ausführungsformen.6A zeigt die Metallisierungsstruktur32 , welche in Schritt220 von6B ausgebildet wird, wie im Zusammenhang mit1 erläutert wurde. Wie zu1 weiter erläutert wurde, wird in Schritt222 von6B ein natürliches Oxid46 unmittelbar auf der Metallisierungsstruktur32 gebildet. In Schritt224 von6B wird eine Metalloxidschicht48 mit Mx:O = 1:1 unmittelbar auf dem natürlichen Oxid46 ausgebildet. Die Metalloxidschicht48 kann durch Behandlung des natürlichen Oxids46 und der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur32 aus Kupfer bestehen; das natürliche Oxid46 kann Kupfer(I)-oxid (Cu2O) sein; und die Metalloxidschicht48 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur36C aus dem natürlichen Oxid46 und der Metalloxidschicht48 mit Mx:O = 1:1. In Schritt226 von6B wird die zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36C ausgebildet, wie im Zusammenhang mit3 erläutert. - Die
7A und7B zeigen eine vierte beispielhafte Metalloxid-Schichtstruktur36D und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur36D gemäß einigen Ausführungsformen.7A zeigt die Metallisierungsstruktur32 , welche in Schritt230 von7B ausgebildet wird, wie im Zusammenhang mit1 erläutert wurde. Wie zu1 weiter erläutert wurde, kann ein natürliches Oxid34 auf der Metallisierungsstruktur32 gebildet werden. In Schritt232 von7B wird das natürliche Oxid34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff-(N2-)Plasma-Prozess. In Schritt234 von7B wird eine Metalloxidschicht50 mit Mx:O = 1:1 unmittelbar auf der Metallisierungsstruktur32 ausgebildet. Die Metalloxidschicht50 kann durch Behandlung der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt236 von7B wird ein natürliches Oxid52 auf der Metalloxidschicht50 gebildet. Das natürliche Oxid52 kann gebildet werden, indem die Metallisierungsstruktur32 und die Metalloxidschicht50 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. In Schritt238 von7B wird eine Metalloxidschicht54 mit Mx:O = 1:1 unmittelbar auf dem natürlichen Oxid52 ausgebildet. Die Metalloxidschicht54 kann durch Behandlung des natürlichen Oxids52 , der Metalloxidschicht50 und der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur32 aus Kupfer bestehen; die Metalloxidschicht50 kann aus Kupfer(II)-oxid (CuO) bestehen; das natürliche Oxid52 kann Kupfer(I)-oxid (Cu2O) sein; und die Metalloxidschicht54 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur36D aus der Metalloxidschicht50 mit Mx:O = 1:1, dem natürlichen Oxid52 und der Metalloxidschicht54 mit Mx:O = 1:1. In Schritt240 von7B wird die zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36D ausgebildet, wie im Zusammenhang mit3 erläutert. - Die
8A und8B zeigen eine fünfte beispielhafte Metalloxid-Schichtstruktur36E und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur36E gemäß einigen Ausführungsformen.8A zeigt die Metallisierungsstruktur32 , welche in Schritt250 von8B ausgebildet wird, wie im Zusammenhang mit1 erläutert wurde. Wie zu1 weiter erläutert wurde, wird in Schritt252 von8B ein natürliches Oxid56 unmittelbar auf der Metallisierungsstruktur32 gebildet. In Schritt254 von8B wird eine Metalloxidschicht58 mit Mx:O = 1:1 unmittelbar auf dem natürlichen Oxid56 ausgebildet. Die Metalloxidschicht58 kann durch Behandlung des natürlichen Oxids56 und der Metallisierungsstruktur32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3), Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt256 von8B wird ein natürliches Oxid60 auf der Metalloxidschicht58 gebildet. Das natürliche Oxid60 kann gebildet werden, indem die Metallisierungsstruktur32 und die Metalloxidschicht58 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. Beispielsweise kann die Metallisierungsstruktur32 aus Kupfer bestehen; das natürliche Oxid56 kann Kupfer(I)-oxid (Cu2O) sein; die Metalloxidschicht58 kann aus Kupfer(II)-oxid (CuO) bestehen; und das natürliche Oxid60 kann Kupfer(I)-oxid (Cu2O) sein. Wie dargestellt, besteht die Metalloxid-Schichtstruktur36E aus dem natürlichen Oxid56 , der Metalloxidschicht58 mit Mx:O = 1:1 und dem natürlichen Oxid60 . In Schritt258 von8B wird die zweite dielektrische Schicht38 auf der Metalloxid-Schichtstruktur36E ausgebildet, wie im Zusammenhang mit3 erläutert. - Eine Metalloxid-Schichtstruktur
36 , wie etwa die Metalloxid-Schichtstrukturen36A ,36B ,36C ,36D und36E , kann die Haftung zwischen der darunterliegenden Metallisierung und der darüberliegenden dielektrischen Schicht, welche, wie oben erläutert, ein photoempfindliches Material sein kann, fördern. Daher kann die Metalloxid-Schichtstruktur36 als eine Haftstruktur bezeichnet werden. Bei einigen Ausführungsformen ist eine Dicke der Metalloxid-Schichtstruktur36 größer als oder gleich etwa 50 Å, liegt etwa in einem Bereich von etwa 50 Å bis etwa 200 Å und insbesondere in einem Bereich von etwa 50 Å bis etwa 100 Å. Es wurde festgestellt, dass eine Dicke einer Metalloxid-Schichtstruktur36 , die größer als oder gleich etwa 50 Å ist, die Haftung erhöht. - Es ist anzumerken, dass, obwohl spezielle Beispiele angegeben wurden, in denen Kupfer, Kupfer(II)-oxid und Kupfer(I)-oxid verwendet werden, auch andere Metalle und Oxide verwendet werden können. Für einen Durchschnittsfachmann ist leicht ersichtlich, welche verschiedenen Oxide gebildet werden können, wenn ein anderes Metall, wie etwa Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches, verwendet wird.
- Die
9 bis23 zeigen Schnittansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Chip-on-Package-(CoP-) und/oder einer Package-on-Package-(PoP-)Struktur gemäß einigen Ausführungsformen.9 zeigt ein Trägersubstrat100 und eine auf dem Trägersubstrat100 ausgebildete Trennschicht102 . Das Trägersubstrat100 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder Ähnliches sein. Das Trägersubstrat100 kann ein Wafer sein, so dass mehrere Gehäuse gleichzeitig auf dem Trägersubstrat100 ausgebildet sein können. Die Trennschicht102 kann aus einem polymerbasierten Material ausgebildet sein, welches zusammen mit dem Trägersubstrat100 von den darüberliegenden Strukturen, welche in nachfolgenden Schritten ausgebildet werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Trennschicht102 ein epoxidbasiertes thermisches Trennmaterial, welches seine Hafteigenschaft verliert, wenn es erwärmt wird, wie etwa eine Licht-Wärmeumwandlungs-(Light-to-Heat-Conversion, LTHC)Trennschicht. Bei anderen Ausführungsformen kann die Trennschicht102 ein Ultraviolett-(UV-)Klebstoff sein, welcher seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht102 kann als eine Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat100 auflaminiert wird, oder Ähnliches. Die Oberseite der Trennschicht102 kann eingeebnet sein und kann einen hohen Grad an Koplanarität aufweisen. - In den
9 bis11 wird eine Rückseiten-Umverteilungstruktur114 ausgebildet. Die Rückseiten-Umverteilungstruktur umfasst dielektrische Schichte104 und110 und eine Metallisierungsstruktur106 . Wie in9 dargestellt, ist die dielektrische Schicht104 auf der Trennschicht102 ausgebildet. Die Unterseite der dielektrischen Schicht104 kann sich mit der Oberseite der Trennschicht102 in Kontakt befinden. Bei einigen Ausführungsformen ist die dielektrische Schicht104 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht104 kann durch einen beliebigen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, ausgebildet werden. - In
10 wird die Metallisierungsstruktur106 auf der dielektrischen Schicht104 ausgebildet. Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur106 eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht104 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur106 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur106 . - Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur
106 eine Metalloxid-Schichtstruktur108 ausgebildet. Die Metalloxid-Schichtstruktur108 kann irgendeine der Strukturen aufweisen, die in den4A ,5A ,6A ,7A und8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den4B ,5B ,6B ,7B und8B skizziert sind, oder dergleichen. - In
11 wird die dielektrische Schicht110 auf der Metallisierungsstruktur106 und der dielektrischen Schicht104 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht110 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht110 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht110 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte112 der Metalloxid-Schichtstruktur108 auf der Metallisierungsstruktur106 freizulegen. Wenn die dielektrische Schicht110 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht110 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht110 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden. - Wie dargestellt, weist die Rückseiten-Umverteilungstruktur
114 zwei dielektrische Schichten104 und110 und eine Metallisierungsstruktur106 auf. Bei anderen Ausführungsformen kann die Rückseiten-Umverteilungstruktur114 eine beliebige Anzahl von dielektrischen Schichten, Metallisierungsstrukturen und Vias (Kontaktlöcher) auf. Eine oder mehrere zusätzliche Metallisierungsstrukturen und dielektrischen Schichten können auf der Rückseiten-Umverteilungstruktur114 ausgebildet werden, indem die Vorgänge zur Ausbildung einer Metallisierungsstruktur106 und einer dielektrischen Schicht110 wiederholt werden. Vias können während der Bildung einer Metallisierungsstruktur ausgebildet werden, indem die Keimschicht und Metall der Metallisierungsstruktur in den Öffnungen der darunter befindlichen dielektrischen Schicht ausgebildet werden. Die Vias können daher die verschiedenen Metallisierungsstrukturen miteinander verbinden und elektrisch koppeln. - In
12 werden Durchkontaktierungen116 ausgebildet. Als ein Beispiel zur Ausbildung der Durchkontaktierungen116 werden die freiliegenden Abschnitte112 der Metalloxid-Schichtstruktur108 entfernt, um Abschnitte der Metallisierungsstruktur106 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht110 und den freiliegenden Abschnitten der Metallisierungsstruktur106 ausgebildet. Die freiliegenden Abschnitte112 der Metalloxid-Schichtstruktur108 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte112 der Metalloxid-Schichtstruktur108 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht den Durchkontaktierungen116 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden Durchkontaktierungen116 . Da die Abschnitte112 der Metalloxid-Schichtstruktur108 von der Metallisierungsstruktur106 entfernt wurden, sind direkte Metall-Metall-Grenzflächen118 zwischen den Durchkontaktierungen116 und der Metallisierungsstruktur106 ausgebildet. - Weiterhin wird in
12 ein integrierter Schaltungschip119 durch einen Klebstoff120 an die dielektrische Schicht110 geklebt. Wie dargestellt, ist ein integrierter Schaltungschip119 in einer Gehäusestruktur angeklebt, und bei anderen Ausführungsformen können mehrere integrierte Schaltungschips in einer Gehäusestruktur angeklebt sein. Bevor er an die dielektrische Schicht110 geklebt wird, kann der integrierte Schaltungschip119 mittels entsprechender Fertigungsprozesse bearbeitet werden, um eine integrierte Schaltung in dem integrierten Schaltungschip119 auszubilden. Zum Beispiel umfasst der integrierte Schaltungschip119 eine Halbleitersubstrat122 . Das Halbleitersubstrat122 kann ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-(Semiconductor-on-Insulator, SOI) Substrat, ein Mehrschicht- oder Gradientensubstrat oder Ähnliches sein. Das Halbleitermaterial des Halbleitersubstrats122 kann dotiert oder undotiert sein und kann einen elementaren Halbleiter wie etwa Silicium oder Germanium; einen Verbindungs- oder Legierungshalbleiter, darunter SiGe, SiC, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Ähnliches; oder eine Kombination davon beinhalten. Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf dem Halbleitersubstrat122 ausgebildet sein und können durch Verbindungsstrukturen124 miteinander verbunden sein, die zum Beispiel von Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat122 gebildet sein können, um eine integriert Schaltung zu bilden. - Der integrierte Schaltungschip
119 umfasst ferner Kontaktflächen126 , wie etwa Aluminiumkontaktflächen, zu denen externe Verbindungen hergestellt werden. Die Kontaktflächen126 sind auf der Seite angeordnet, die als eine aktive Seite des integrierten Schaltungschips119 bezeichnet werden kann. Ein Passivierungsfilm128 befindet sich auf dem integrierten Schaltungschip119 und auf Abschnitten der Kontaktflächen126 . Öffnungen erstrecken sich durch den Passivierungsfilm128 hindurch zu den Kontaktflächen126 . Chip-Verbinder (die connectors)130 , wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie etwa Kupfer umfassen), befinden sich in den Öffnungen durch den Passivierungsfilm128 und sind mechanisch und elektrisch mit den jeweiligen Kontaktflächen126 gekoppelt. Die Chip-Verbinder130 können zum Beispiel durch Plattieren oder Ähnliches ausgebildet werden. Die Chip-Verbinder130 schließen die integrierte Schaltung des integrierten Schaltungschips119 elektrisch an. - Ein dielektrisches Material
132 befindet sich auf der aktiven Seite des integrierten Schaltungschips119 , wie etwa auf dem Passivierungsfilm128 und den Chip-Verbindern130 . Das dielektrische Material132 verkapselt die Chip-Verbinder130 seitlich, und das dielektrische Material132 endet seitlich auf einer Linie mit dem integrierten Schaltungschip119 . Das dielektrische Material132 kann ein Polymer wie etwa PBO, Polyimid, BCB oder Ähnliches; ein Nitrid wie etwa Siliciumnitrid oder Ähnliches; ein Oxid wie etwa Siliciumoxid, PSG, BSG, BPSG oder Ähnliches; oder Ähnliches, oder eine Kombination davon sein, und kann zum Beispiel durch Rotationsbeschichtung, Laminierung, CVD oder Ähnliches ausgebildet sein. - Ein Klebstoff
120 befindet sich auf einer Rückseite des integrierten Schaltungschips119 und klebt den integrierten Schaltungschip119 an die Rückseiten-Umverteilungstruktur114 , wie etwa in der Abbildung an die dielektrische Schicht110 . Der Klebstoff120 kann ein beliebiger geeigneter Klebstoff sein, ein Epoxidkleber oder Ähnliches. Der Klebstoff120 kann auf eine Rückseite des integrierten Schaltungschips119 aufgebracht sein, wie etwa auf eine Rückseite des jeweiligen Halbleiterwafers. Der integrierte Schaltungschip119 kann vereinzelt werden, etwa durch Sägen oder Trennschleifen (Dicing), und mittels des Klebstoffs120 an die dielektrische Schicht110 geklebt werden, zum Beispiel unter Verwendung eines Pick-and-Place-Werkzeugs. - In
13 wird ein Verkapselungsmaterial134 auf den verschiedenen Komponenten ausgebildet. Das Verkapselungsmaterial134 kann eine Formmasse, Epoxidharz oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden. Nach dem Aushärten kann das Verkapselungsmaterial134 einem Schleifprozess unterzogen werden, um die Durchkontaktierungen116 und Chip-Verbinder130 freizulegen. Die Oberseiten der Durchkontaktierungen116 , der Chip-Verbinder130 und des Verkapselungsmaterials134 sind nach dem Schleifprozess koplanar. Bei einigen Ausführungsformen kann auf das Schleifen verzichtet werden, zum Beispiel wenn Durchkontaktierungen116 und Chip-Verbinder130 bereits freiliegen. - In den
14 bis20 wird eine Vorderseiten-Umverteilungstruktur166 ausgebildet. Wie dann in20 dargestellt ist, umfasst die Vorderseiten-Umverteilungstruktur166 dielektrische Schichten136 ,142 ,152 und162 und Metallisierungsstrukturen138 ,146 und156 . - In
14 wird die dielektrische Schicht134 auf dem Verkapselungsmaterial134 , den Durchkontaktierungen116 und den Chip-Verbindern130 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht136 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht136 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht136 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte112 der Durchkontaktierungen116 und Chip-Verbinder130 freizulegen. Wenn die dielektrische Schicht136 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht136 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht136 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden. - In
15 wird eine Metallisierungsstruktur138 mit Vias auf der dielektrischen Schicht136 ausgebildet. Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur138 eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht136 und in Öffnungen durch die dielektrische Schicht136 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Anwendung von zum Beispiel PVD oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur138 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann ein Metall wie Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur138 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht136 hindurch ausgebildet, z. B. zu den Durchkontaktierungen116 und/oder den Chip-Verbindern130 . - Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur
138 eine Metalloxid-Schichtstruktur140 ausgebildet. Die Metalloxid-Schichtstruktur140 kann irgendeine der Strukturen aufweisen, die in den4A ,5A ,6A ,7A und8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den4B ,5B ,6B ,7B und8B skizziert sind, oder dergleichen. - In
16 wird die dielektrische Schicht142 auf der Metallisierungsstruktur138 und der dielektrischen Schicht136 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht142 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht142 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht142 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte144 der Metalloxid-Schichtstruktur140 auf der Metallisierungsstruktur138 freizulegen. Wenn die dielektrische Schicht142 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht142 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht142 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden. - In
17 wird eine Metallisierungsstruktur146 mit Vias auf der dielektrischen Schicht142 ausgebildet. Als ein Beispiel zur Ausbildung der Metallisierungsstruktur146 werden die freiliegenden Abschnitte144 der Metalloxid-Schichtstruktur140 entfernt, um Abschnitte der Metallisierungsstruktur138 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht142 und den freiliegenden Abschnitten der Metallisierungsstruktur138 ausgebildet. Die freiliegenden Abschnitte144 der Metalloxid-Schichtstruktur140 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte144 der Metalloxid-Schichtstruktur140 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur146 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur146 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht142 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur138 . Da die Abschnitte144 der Metalloxid-Schichtstruktur140 von der Metallisierungsstruktur138 entfernt wurden, sind direkte Metall-Metall-Grenzflächen148 zwischen den Vias der Metallisierungsstruktur146 und der Metallisierungsstruktur138 ausgebildet. - Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur
146 eine Metalloxid-Schichtstruktur150 ausgebildet. Die Metalloxid-Schichtstruktur150 kann irgendeine der Strukturen aufweisen, die in den4A ,5A ,6A ,7A und8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den4B ,5B ,6B ,7B und8B skizziert sind, oder dergleichen. - In
18 wird die dielektrische Schicht152 auf der Metallisierungsstruktur146 und der dielektrischen Schicht142 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht152 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht152 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht152 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte154 der Metalloxid-Schichtstruktur150 auf der Metallisierungsstruktur146 freizulegen. Wenn die dielektrische Schicht152 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht152 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht152 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden. - In
19 wird eine Metallisierungsstruktur156 mit Vias auf der dielektrischen Schicht152 ausgebildet. Als ein Beispiel werden zum Ausbilden einer Metallisierungsstruktur156 die freiliegenden Abschnitt154 der Metalloxid-Schichtstruktur150 entfernt, um Abschnitte der Metallisierungsstruktur146 freizulegen, und anschließend wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht152 und den freiliegenden Abschnitten der Metallisierungsstruktur146 ausgebildet. Die freiliegenden Abschnitte154 der Metalloxid-Schichtstruktur150 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte154 der Metalloxid-Schichtstruktur150 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur156 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur156 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht152 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur146 . Da die Abschnitte154 der Metalloxid-Schichtstruktur150 von der Metallisierungsstruktur146 entfernt wurden, sind direkte Metall-Metall-Grenzflächen158 zwischen den Vias der Metallisierungsstruktur156 und der Metallisierungsstruktur146 ausgebildet. - Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur
156 eine Metalloxid-Schichtstruktur160 ausgebildet. Die Metalloxid-Schichtstruktur160 kann irgendeine der Strukturen aufweisen, die in den4A ,5A ,6A ,7A und8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den4B ,5B ,6B ,7B und8B skizziert sind, oder dergleichen. - In
20 wird die dielektrische Schicht162 auf der Metallisierungsstruktur156 und der dielektrischen Schicht152 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht162 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht162 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht162 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte164 der Metalloxid-Schichtstruktur160 auf der Metallisierungsstruktur156 freizulegen. Wenn die dielektrische Schicht162 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht162 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht162 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden. - Die Vorderseiten-Umverteilungstruktur
166 ist als ein Beispiel dargestellt. Es können auch mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen in der Vorderseiten-Umverteilungstruktur166 ausgebildet sein. Falls weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können einige der oben erläuterten Schritte und Prozesse entfallen. Falls mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können oben erläuterte Schritte und Prozesse wiederholt werden. Für einen Durchschnittsfachmann ist leicht ersichtlich, welche Schritte und Prozesse weggelassen oder wiederholt würden. - In
21 werden Kontaktflächen168 , welche als Under-Bump-Metallisierungen (Under Bump Metallurgies, UBMs) bezeichnet werden können, auf einer Außenseite der Vorderseiten-Umverteilungstruktur166 ausgebildet. Bei der dargestellten Ausführungsform werden Kontaktflächen168 durch Öffnungen durch die dielektrische Schicht162 hindurch zu der Metallisierungsstruktur156 ausgebildet. Als ein Beispiel zur Ausbildung der Kontaktflächen168 werden die freiliegenden Abschnitte164 der Metalloxid-Schichtstruktur160 entfernt, um Abschnitte der Metallisierungsstruktur156 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht162 und den freiliegenden Abschnitten der Metallisierungsstruktur156 ausgebildet. Die freiliegenden Abschnitte164 der Metalloxid-Schichtstruktur160 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte164 der Metalloxid-Schichtstruktur160 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht den Kontaktflächen168 . Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden Kontaktflächen168 . Die Kontaktflächen168 sind in Öffnungen durch die dielektrische Schicht162 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur156 . Da die Abschnitte164 der Metalloxid-Schichtstruktur160 von der Metallisierungsstruktur156 entfernt wurden, sind direkte Metall-Metall-Grenzflächen170 zwischen den Kontaktflächen168 und der Metallisierungsstruktur156 ausgebildet. - In
22 werden äußere elektrische Verbinder172 , wie etwa Lotkugeln, wie Kugeln einer Kugelgitteranordnung (Ball Grid Array, BGA), auf den Kontaktflächen168 ausgebildet. Die äußeren elektrischen Verbinder172 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, welches bleifrei oder bleihaltig sein kann. Die äußeren elektrischen Verbinder172 können unter Anwendung eines geeigneten Ball-Drop-(Kugel-Tropf-)Prozesses ausgebildet werden. Bei einigen Ausführungsformen kann auf die Kontaktflächen168 verzichtet werden, und die äußeren elektrischen Verbinder172 können durch die Öffnungen durch die dielektrische Schicht162 hindurch unmittelbar auf der Metallisierungsstruktur156 ausgebildet werden. - In
23 wird ein Debonding (Entkleben) des Trägersubstrats durchgeführt, um das Trägersubstrat100 von der Rückseiten-Umverteilungstruktur114 , z. B. der dielektrischen Schicht104 , zu lösen (zu ”debonden”). Gemäß einigen Ausführungsformen beinhaltet das Debonding das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines UV-Lichts, auf die Trennschicht102 , so dass sich die Trennschicht102 unter der Wärme des Lichts zersetzt und das Trägersubstrat100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Band174 angeordnet. Es werden Öffnungen durch die dielektrische Schicht104 ausgebildet, um Abschnitte der Metallisierungsstruktur106 freizulegen. Die Öffnungen können zum Beispiel unter Anwendung von Laserbohren, Ätzen oder Ähnlichem ausgebildet werden. - Obwohl dies nicht speziell dargestellt ist, ist für einen Durchschnittsfachmann leicht ersichtlich, dass typischerweise die in den
9 bis23 ausgebildeten Strukturen auch gleichzeitig in anderen Bereichen des Trägersubstrats100 , welches ein Wafer sein kann, ausgebildet werden. Dementsprechend wird ein Vereinzelungsprozess durchgeführt, etwa durch Sägen, um ein einzelnes Gehäuse180 von anderen Gehäusen zu vereinzeln, welche möglicherweise gleichzeitig mit dem Gehäuse180 ausgebildet worden sind. - Wie in den
24 bis27 dargestellt, kann das Gehäuse180 in vielfältige Chip-on-Package-(CoP-) und Package-on-Package-(PoP-)Strukturen integriert sein. Die24 bis27 zeigen beispielhafte Strukturen, und das Gehäuse180 kann in eine beliebige Gehäusestruktur integriert sein. In den24 bis27 ist das Gehäuse180 an einem Substrat182 befestigt. Die äußeren elektrischen Verbinder172 sind elektrisch und mechanisch mit Kontaktflächen184 auf dem Substrat182 gekoppelt. Das Substrat182 kann zum Beispiel eine Leiterplatte (Printed Circuit Board, PCB) oder Ähnliches sein. - In
24 ist ein integrierter Schaltungschip300 (oder Chip) an der Rückseiten-Umverteilungstruktur114 des Gehäuses180 durch äußere elektrische Verbinder302 befestigt. Der integrierte Schaltungschip300 kann ein beliebiger integrierter Schaltungschip300 sein, wie etwa ein Logikchip, ein analoger Chip, ein Speicherchip oder Ähnliches. Der integrierte Schaltungschip300 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur114 durch äußere elektrische Verbinder302 gekoppelt, die an der Metallisierungsstruktur106 durch Öffnungen durch die dielektrische Schicht104 hindurch befestigt sind. Die äußeren elektrischen Verbinder302 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder302 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder302 Flip-Chip-Bumps (Controlled Collapse Chip Connection Bumps, C4-Bumps), Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder302 wiederverflüssigt werden, um den integrierten Schaltungschip300 an dem Gehäuse180 zu befestigen. Es kann auch ein Unterfüllmaterial304 zwischen dem integrierten Schaltungschip300 und der Rückseiten-Umverteilungstruktur114 des Gehäuses180 und um die äußeren elektrischen Verbinder302 herum vorgesehen werden. - In
25 ist eine Gehäusekomponente310 an der Rückseiten-Umverteilungstruktur114 des Gehäuses180 durch äußere elektrische Verbinder302 befestigt. Die Gehäusekomponente310 enthält in diesem Beispiel einen integrierten Schaltungschip, der mittels Flip-Chip-Montage an einem Interposer befestigt ist. Der integrierte Schaltungschip kann ein beliebiger integrierter Schaltungschip sein, wie etwa ein Logikchip, ein analoger Chip, ein Speicherchip oder Ähnliches. Die Gehäusekomponente310 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur114 durch äußere elektrische Verbinder312 gekoppelt, die an der Metallisierungsstruktur106 durch Öffnungen durch die dielektrische Schicht104 hindurch befestigt sind. Die äußeren elektrischen Verbinder312 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder312 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder312 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder312 wiederverflüssigt werden, um die Gehäusekomponente310 an dem Gehäuse180 zu befestigen. - In
26 ist ein Gehäuse320 an der Rückseiten-Umverteilungstruktur114 des Gehäuses180 durch äußere elektrische Verbinder322 befestigt. Das Gehäuse320 umfasst ein Substrat, zwei gestapelte integrierte Schaltungschips auf dem Substrat, Drahtbonds, welche den integrierten Schaltungschip elektrisch mit dem Substrat koppeln, und ein Verkapselungsmaterial, das die gestapelten integrierten Schaltungschips und die Drahtbonds einkapselt. In einem Beispiel sind die integrierten Schaltungschips des Gehäuses320 Speicherchips, wie etwa dynamische Direktzugriffsspeicher-(Dynamic Random Access Memory, DRAM)Chips. Das Gehäuse320 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur114 durch äußere elektrische Verbinder322 gekoppelt, die an der Metallisierungsstruktur106 durch Öffnungen durch die dielektrische Schicht104 hindurch befestigt sind. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder322 ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder322 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder322 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder322 wiederverflüssigt werden, um das Gehäuse320 an der Metallisierungsstruktur106 zu befestigen. Die integrierten Schaltungschips des Gehäuses320 sind elektrisch und kommunikativ mit dem integrierten Schaltungschip119 durch zum Beispiel die Drahtbonds und das Substrat in dem Gehäuse320 , die äußeren elektrischen Verbinder322 , die Rückseiten-Umverteilungstruktur114 , Durchkontaktierungen116 und die Vorderseiten-Umverteilungstruktur166 gekoppelt. - In
27 ist ein Gehäuse330 an der Rückseiten-Umverteilungstruktur114 des Gehäuses180 durch äußere elektrische Verbinder332 befestigt. Das Gehäuse kann dem Gehäuse180 ähnlich sein und durch ähnliche Prozesse ausgebildet sein. zum Beispiel fehlen beim Gehäuse330 im Vergleich zum Gehäuse180 im Allgemeinen eine Rückseiten-Umverteilungstruktur und Durchkontaktierungen. In einem Beispiel kann der integrierte Schaltungschip des Gehäuses330 ein Logikchip, ein analoger Chip, ein Speicherchip wie etwa ein dynamischer Direktzugriffsspeicher-(Dynamic Random Access Memory, DRAM)Chip oder Ähnliches sein. Das Gehäuse330 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur114 durch äußere elektrische Verbinder332 gekoppelt, die an der Metallisierungsstruktur106 durch Öffnungen durch die dielektrische Schicht104 hindurch befestigt sind. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder332 ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder332 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder332 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder332 wiederverflüssigt werden, um das Gehäuse330 an der Metallisierungsstruktur106 zu befestigen. Die integrierten Schaltungschips des Gehäuses330 sind elektrisch und kommunikativ mit dem integrierten Schaltungschip119 durch zum Beispiel die Vorderseiten-Umverteilungstruktur des Gehäuses330 , die äußeren elektrischen Verbinder332 , die Rückseiten-Umverteilungstruktur114 , Durchkontaktierungen116 und die Vorderseiten-Umverteilungstruktur166 gekoppelt. - Bei einigen Ausführungsformen können weitere Vorteile erzielt werden. Zum Beispiel kann durch Vorsehen einer Metalloxid-Schichtstruktur auf einer Metallisierungsstruktur und zwischen der Metallisierungsstruktur und einer dielektrischen Schicht, wie etwa einem photoempfindlichen dielektrischen Material, die Haftung verbessert werden. Diese verbesserte Haftung kann die Gefahr einer Delaminierung zwischen der Metallisierungsstruktur und der dielektrischen Schicht verringern.
- Eine Ausführungsform ist eine Struktur. Die Struktur enthält einen integrierten Schaltungschip, der wenigstens seitlich durch ein Verkapselungsmaterial verkapselt ist, und eine Umverteilungstruktur auf dem integrierten Schaltungschip und dem Verkapselungsmaterial. Die Umverteilungstruktur ist mit dem integrierten Schaltungschip elektrisch gekoppelt. Die Umverteilungstruktur enthält eine erste dielektrische Schicht auf wenigstens dem Verkapselungsmaterial, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Metalloxid-Schichtstruktur auf der Metallisierungsstruktur und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Metallisierungsstruktur. Die Metalloxid-Schichtstruktur weist eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen auf, welches im Wesentlichen 1:1 beträgt, und eine Dicke der Metalloxid-Schichtstruktur beträgt wenigstens 50 Å. Die zweite dielektrische Schicht besteht aus einem photoempfindlichen Material. Die Metalloxid-Schichtstruktur ist zwischen der Metallisierungsstruktur und der zweiten dielektrischen Schicht angeordnet.
- Eine weitere Ausführungsform ist eine Struktur. Die Struktur umfasst einen integrierten Schaltungschip, ein Verkapselungsmaterial, welches den integrierten Schaltungschip wenigstens seitlich verkapselt, eine erste dielektrische Schicht auf dem Verkapselungsmaterial und einer aktiven Seite des integrierten Schaltungschips, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Haftschicht auf der Metallisierungsstruktur und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Haftschicht. Die Metallisierungsstruktur ist mit der aktiven Seite des integrierten Schaltungschips elektrisch gekoppelt. Die Haftschicht umfasst eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches im Wesentlichen 1:1 beträgt, und eine Dicke der Haftschicht beträgt wenigstens 50 Å. Die zweite dielektrische Schicht besteht aus einem photoempfindlichen Material.
- Eine weitere Ausführungsform beinhaltet ein Verfahren. Das Verfahren umfasst Verkapseln eines integrierten Schaltungschips mit einem Verkapselungsmaterial; Ausbilden einer dielektrischen Schicht über dem Verkapselungsmaterial und dem integrierten Schaltungschip; Ausbilden einer Metallisierungsstruktur über der dielektrischen Schicht; Behandeln der Metallisierungsstruktur mit einem sauerstoffhaltigen Plasma, wobei durch die Behandlung eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches im Wesentlichen 1:1 beträgt, über der Metallisierungsstruktur ausgebildet wird, wobei eine Dicke der Metalloxidschicht wenigstens 50 Å beträgt; und Ausbilden eines photoempfindlichen Materials über der Metalloxidschicht.
- Im Obigen wurden Merkmale verschiedener Ausführungsformen dargelegt, um Fachleuten auf dem Gebiet ein besseres Verständnis der Aspekte der vorliegenden Offenbarung zu ermöglichen. Für Fachleute sollte klar sein, dass sie die vorliegende Offenbarung in einfacher Weise als Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen zum Bewirken der gleichen Zwecke und/oder Erzielen der gleichen Vorteile der hier vorgestellten Ausführungsformen verwenden können. Für Fachleute sollte außerdem klar sein, dass solche äquivalenten Konstruktionen nicht von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Modifikationen daran vornehmen können, ohne von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Struktur, welche umfasst: einen integrierten Schaltungschip, der wenigstens seitlich durch ein Verkapselungsmaterial verkapselt ist; und eine Umverteilungstruktur auf dem integrierten Schaltungschip und dem Verkapselungsmaterial, wobei die Umverteilungstruktur mit dem integrierten Schaltungschip elektrisch gekoppelt ist, wobei die Umverteilungstruktur umfasst: eine erste dielektrische Schicht auf wenigstens dem Verkapselungsmaterial, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Metalloxid-Schichtstruktur auf der Metallisierungsstruktur, wobei die Metalloxid-Schichtstruktur eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen umfasst, welches im Wesentlichen 1:1 beträgt, wobei eine Dicke der Metalloxid-Schichtstruktur wenigstens 50 Å beträgt, und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Metallisierungsstruktur, wobei die zweite dielektrische Schicht aus einem photoempfindlichen Material besteht, wobei die Metalloxid-Schichtstruktur zwischen der Metallisierungsstruktur und der zweiten dielektrischen Schicht angeordnet ist.
- Struktur nach Anspruch 1, wobei die Metalloxid-Schichtstruktur im Wesentlichen aus der Metalloxidschicht besteht, wobei die Metalloxidschicht der Metallisierungsstruktur unmittelbar benachbart ist.
- Struktur nach Anspruch 1, wobei die Metalloxid-Schichtstruktur ferner eine natürliche Oxidschicht umfasst, wobei die natürliche Oxidschicht der Metallisierungsstruktur unmittelbar benachbart ist, wobei die Metalloxidschicht der natürlichen Oxidschicht unmittelbar benachbart ist.
- Struktur nach Anspruch 1, wobei die Metalloxid-Schichtstruktur ferner eine natürliche Oxidschicht umfasst, wobei die Metalloxidschicht der Metallisierungsstruktur unmittelbar benachbart ist, wobei die natürliche Oxidschicht der Metalloxidschicht unmittelbar benachbart ist.
- Struktur nach einem der vorhergehenden Ansprüche, wobei die Dicke nicht mehr als 200 Å beträgt.
- Struktur nach einem der vorhergehenden Ansprüche, wobei die Dicke nicht mehr als 100 Å beträgt.
- Struktur nach Anspruch 5, wobei eine Dicke der Metalloxidschicht in einem Bereich von 50 Å bis 200 Å liegt.
- Struktur nach Anspruch 6, wobei eine Dicke der Metalloxidschicht in einem Bereich von 50 Å bis 100 Å liegt.
- Struktur, welche umfasst: einen integrierten Schaltungschip; ein Verkapselungsmaterial, welches den integrierten Schaltungschip wenigstens seitlich verkapselt; eine erste dielektrische Schicht auf dem Verkapselungsmaterial und einer aktiven Seite des integrierten Schaltungschips; eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, wobei die Metallisierungsstruktur mit der aktiven Seite des integrierten Schaltungschips elektrisch gekoppelt ist; eine Haftschicht auf der Metallisierungsstruktur, wobei die Haftschicht eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches im Wesentlichen 1:1 beträgt, umfasst, wobei eine Dicke der Haftschicht wenigstens 50 Å beträgt; und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Haftschicht, wobei die zweite dielektrische Schicht aus einem photoempfindlichen Material besteht.
- Struktur nach Anspruch 9, wobei die Metalloxidschicht der Metallisierungsstruktur unmittelbar benachbart ist.
- Struktur nach Anspruch 9, wobei die Haftschicht ferner eine natürliche Oxidschicht umfasst, wobei die natürliche Oxidschicht der Metallisierungsstruktur unmittelbar benachbart ist, wobei die Metalloxidschicht der natürlichen Oxidschicht unmittelbar benachbart ist.
- Struktur nach einem der Ansprüche 9 bis 11, wobei die Dicke nicht mehr als 200 Å beträgt.
- Struktur nach einem der Ansprüche 9 bis 12, wobei die Dicke nicht mehr als 100 Å beträgt.
- Struktur nach Anspruch 12, wobei eine Dicke der Metalloxidschicht in einem Bereich von 50 Å bis 200 Å liegt.
- Struktur nach Anspruch 13, wobei eine Dicke der Metalloxidschicht in einem Bereich von 50 Å bis 100 Å liegt.
- Verfahren, welches umfasst: Verkapseln eines integrierten Schaltungschips mit einem Verkapselungsmaterial; Ausbilden einer dielektrischen Schicht über dem Verkapselungsmaterial und dem integrierten Schaltungschip; Ausbilden einer Metallisierungsstruktur über der dielektrischen Schicht; Behandeln der Metallisierungsstruktur mit einem sauerstoffhaltigen Plasma, wobei durch die Behandlung eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches im Wesentlichen 1:1 beträgt, über der Metallisierungsstruktur ausgebildet wird, wobei eine Dicke der Metalloxidschicht wenigstens 50 Å beträgt; und Ausbilden eines photoempfindlichen Materials über der Metalloxidschicht.
- Verfahren nach Anspruch 16, welches ferner das Entfernen eines natürlichen Oxids von der Metallisierungsstruktur vor dem Behandeln der Metallisierungsstruktur umfasst.
- Verfahren nach Anspruch 16, wobei das Behandeln der Metallisierungsstruktur die Ausbildung der Metalloxidschicht auf einem natürlichen Oxid bewirkt, wobei das natürliche Oxid zwischen der Metallisierungsstruktur und der Metalloxidschicht angeordnet ist.
- Verfahren nach einem der Ansprüche 16 bis 18, wobei die Dicke nicht mehr als 200 Å beträgt.
- Verfahren nach Anspruch 19, wobei die Dicke nicht mehr als 100 Å beträgt.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562116170P | 2015-02-13 | 2015-02-13 | |
US62/116,170 | 2015-02-13 | ||
US14/697,380 US10153175B2 (en) | 2015-02-13 | 2015-04-27 | Metal oxide layered structure and methods of forming the same |
US14/697,380 | 2015-04-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015109751A1 true DE102015109751A1 (de) | 2016-08-18 |
DE102015109751B4 DE102015109751B4 (de) | 2022-07-28 |
Family
ID=56551915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015109751.6A Active DE102015109751B4 (de) | 2015-02-13 | 2015-06-18 | Metalloxid-schichtstruktur und verfahren zum ausbilden derselben |
Country Status (5)
Country | Link |
---|---|
US (5) | US10153175B2 (de) |
KR (1) | KR101761008B1 (de) |
CN (1) | CN105895616B (de) |
DE (1) | DE102015109751B4 (de) |
TW (1) | TWI612594B (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10153175B2 (en) | 2015-02-13 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide layered structure and methods of forming the same |
US9832865B2 (en) * | 2016-04-26 | 2017-11-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Methods and devices for providing increased routing flexibility in multi-layer printed circuit boards |
US10014260B2 (en) | 2016-11-10 | 2018-07-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method for forming the same |
US10269587B2 (en) * | 2017-06-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit packages and methods of forming same |
CN107507816A (zh) * | 2017-08-08 | 2017-12-22 | 中国电子科技集团公司第五十八研究所 | 扇出型晶圆级多层布线封装结构 |
US11101209B2 (en) * | 2017-09-29 | 2021-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Redistribution structures in semiconductor packages and methods of forming same |
US11410918B2 (en) * | 2017-11-15 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier |
DE102018106038A1 (de) | 2017-11-15 | 2019-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltkreis-packages und verfahren zu deren herstellung |
KR102486561B1 (ko) | 2017-12-06 | 2023-01-10 | 삼성전자주식회사 | 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법 |
KR102395199B1 (ko) | 2018-02-22 | 2022-05-06 | 삼성전자주식회사 | 반도체 패키지 |
CN110429089B (zh) * | 2019-08-15 | 2023-02-03 | 京东方科技集团股份有限公司 | 驱动背板及其制作方法、显示装置 |
DE102020121223A1 (de) | 2020-04-24 | 2021-10-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren |
US11948930B2 (en) | 2020-04-29 | 2024-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method of manufacturing the same |
DE102020131125A1 (de) * | 2020-04-29 | 2021-11-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiterpaket und Verfahren zum Herstellen desselben |
US11996371B2 (en) | 2021-02-12 | 2024-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chiplet interposer |
US11791332B2 (en) * | 2021-02-26 | 2023-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked semiconductor device and method |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4998157A (en) * | 1988-08-06 | 1991-03-05 | Seiko Epson Corporation | Ohmic contact to silicon substrate |
US5565378A (en) * | 1992-02-17 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution |
US5753975A (en) * | 1994-09-01 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film |
US6155198A (en) * | 1994-11-14 | 2000-12-05 | Applied Materials, Inc. | Apparatus for constructing an oxidized film on a semiconductor wafer |
US5989999A (en) * | 1994-11-14 | 1999-11-23 | Applied Materials, Inc. | Construction of a tantalum nitride film on a semiconductor wafer |
US6707152B1 (en) | 1999-04-16 | 2004-03-16 | Micron Technology, Inc. | Semiconductor device, electrical conductor system, and method of making |
JP2002321970A (ja) | 2001-04-25 | 2002-11-08 | Murata Mfg Co Ltd | セラミック焼結体の製造方法および積層型セラミック電子部品の製造方法 |
KR20060000106A (ko) | 2004-06-28 | 2006-01-06 | 삼성전자주식회사 | 최외곽 수지층의 접착성을 향상시킨 인쇄 회로 기판과 그제조방법, 그 인쇄 회로 기판을 포함하는 반도체 패키지및 그 제조방법 |
US8193034B2 (en) * | 2006-11-10 | 2012-06-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertical interconnect structure using stud bumps |
CN101570854A (zh) | 2008-04-28 | 2009-11-04 | 财团法人工业技术研究院 | 图案化金属氧化物层的制作方法 |
US8592992B2 (en) | 2011-12-14 | 2013-11-26 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP |
JP5229026B2 (ja) | 2009-03-16 | 2013-07-03 | セイコーエプソン株式会社 | 発光素子、発光装置、表示装置および電子機器 |
TWI389223B (zh) * | 2009-06-03 | 2013-03-11 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US7939421B2 (en) | 2009-07-08 | 2011-05-10 | Nanya Technology Corp. | Method for fabricating integrated circuit structures |
JP5355504B2 (ja) | 2009-07-30 | 2013-11-27 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
TWI411075B (zh) * | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US9355975B2 (en) | 2010-05-11 | 2016-05-31 | Xintec Inc. | Chip package and method for forming the same |
US9818734B2 (en) * | 2012-09-14 | 2017-11-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming build-up interconnect structures over a temporary substrate |
US9087832B2 (en) | 2013-03-08 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage reduction and adhesion improvement of semiconductor die package |
US8916972B2 (en) * | 2013-03-12 | 2014-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adhesion between post-passivation interconnect structure and polymer |
CN104347576B (zh) | 2013-07-24 | 2017-06-09 | 精材科技股份有限公司 | 晶片封装体及其制造方法 |
US9159556B2 (en) * | 2013-09-09 | 2015-10-13 | GlobalFoundries, Inc. | Alleviation of the corrosion pitting of chip pads |
US10153175B2 (en) * | 2015-02-13 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide layered structure and methods of forming the same |
-
2015
- 2015-04-27 US US14/697,380 patent/US10153175B2/en active Active
- 2015-06-18 DE DE102015109751.6A patent/DE102015109751B4/de active Active
- 2015-08-21 KR KR1020150118040A patent/KR101761008B1/ko active IP Right Grant
- 2015-11-11 CN CN201510768173.2A patent/CN105895616B/zh active Active
- 2015-11-24 TW TW104138927A patent/TWI612594B/zh active
-
2018
- 2018-07-31 US US16/051,273 patent/US10658195B2/en active Active
-
2020
- 2020-05-18 US US16/876,938 patent/US11443957B2/en active Active
-
2022
- 2022-07-20 US US17/869,150 patent/US11854826B2/en active Active
-
2023
- 2023-11-29 US US18/523,457 patent/US20240096642A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TWI612594B (zh) | 2018-01-21 |
CN105895616B (zh) | 2019-03-08 |
US11443957B2 (en) | 2022-09-13 |
US11854826B2 (en) | 2023-12-26 |
US20220359223A1 (en) | 2022-11-10 |
US20180337062A1 (en) | 2018-11-22 |
KR20160100196A (ko) | 2016-08-23 |
US20200279750A1 (en) | 2020-09-03 |
US10658195B2 (en) | 2020-05-19 |
KR101761008B1 (ko) | 2017-07-24 |
CN105895616A (zh) | 2016-08-24 |
TW201703162A (zh) | 2017-01-16 |
US20160240480A1 (en) | 2016-08-18 |
US10153175B2 (en) | 2018-12-11 |
US20240096642A1 (en) | 2024-03-21 |
DE102015109751B4 (de) | 2022-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102015109751B4 (de) | Metalloxid-schichtstruktur und verfahren zum ausbilden derselben | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102015105981B4 (de) | Gehäuse und Verfahren zum Bilden von Gehäusen | |
DE102014019414B4 (de) | Fan-out-Gehäuse und Verfahren zu seiner Herstellung | |
DE102013101192B4 (de) | Halbleitergehäuse | |
DE102014114633A1 (de) | Gehäusestrukturen und Verfahren zu ihrer Ausbildung | |
DE102015106585A1 (de) | Gehäuse mit UBM und Verfahren zum Bilden | |
DE102016119033A1 (de) | Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem | |
DE102017117810A1 (de) | Umverteilungsschichten in halbleiter-packages und verfahren zu deren herstellung | |
DE102018130035B4 (de) | Package und verfahren | |
DE102015117881A1 (de) | Packagestrukturen und Verfahren zu deren Bildung | |
DE102016100021A1 (de) | Gehäusestrukturen und Verfahren ihrer Herstellung | |
DE102015110635A1 (de) | Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren | |
DE102015105855A1 (de) | Halbleitergehäuse und Verfahren zu ihrer Ausbildung | |
DE102015113437A1 (de) | Halbleitervorrichtung und ihr Herstellungsverfahren | |
DE102013104970A1 (de) | Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren | |
DE102020104147A1 (de) | Halbleiter-bauelemente und verfahren zu deren herstellung | |
DE102019129834B4 (de) | Integriertes schaltungs-package und verfahren | |
DE102018121879A1 (de) | Halbleiter-Package und Verfahren | |
DE102019114074A1 (de) | Integriertes-schaltkreis-package und verfahren | |
DE102020124229A1 (de) | Halbleitervorrichtung und verfahren | |
DE102018124848A1 (de) | Package-Struktur und Verfahren | |
DE102017126181A1 (de) | Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben | |
DE102020131125A1 (de) | Halbleiterpaket und Verfahren zum Herstellen desselben | |
DE102015111002A1 (de) | Packagestrukturen und Verfahren zu deren Bildung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |