DE102015109751B4 - Metalloxid-schichtstruktur und verfahren zum ausbilden derselben - Google Patents

Metalloxid-schichtstruktur und verfahren zum ausbilden derselben Download PDF

Info

Publication number
DE102015109751B4
DE102015109751B4 DE102015109751.6A DE102015109751A DE102015109751B4 DE 102015109751 B4 DE102015109751 B4 DE 102015109751B4 DE 102015109751 A DE102015109751 A DE 102015109751A DE 102015109751 B4 DE102015109751 B4 DE 102015109751B4
Authority
DE
Germany
Prior art keywords
layer
metal oxide
dielectric layer
metallization
metallization structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015109751.6A
Other languages
English (en)
Other versions
DE102015109751A1 (de
Inventor
Jing-Cheng Lin
Cheng-Lin Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015109751A1 publication Critical patent/DE102015109751A1/de
Application granted granted Critical
Publication of DE102015109751B4 publication Critical patent/DE102015109751B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)

Abstract

Struktur, welche umfasst:
einen integrierten Schaltungschip (119), der wenigstens seitlich durch ein Verkapselungsmaterial (134) verkapselt ist; und
eine Umverteilungstruktur (166) auf dem integrierten Schaltungschip (119) und dem Verkapselungsmaterial (134), wobei die Umverteilungstruktur (166) mit dem integrierten Schaltungschip (119) elektrisch gekoppelt ist, wobei die Umverteilungstruktur (166) umfasst:
eine erste dielektrische Schicht (30, 136) auf wenigstens dem Verkapselungsmaterial (134),
eine Metallisierungsstruktur (32, 138) auf der ersten dielektrischen Schicht (136),
eine Metalloxid-Schichtstruktur (36, 140) auf der Metallisierungsstruktur (32, 138), wobei die Metalloxid-Schichtstruktur (36, 140) drei Schichten umfasst, die eine oder mehrere Metalloxidschichten (40, 42, 48, 50, 54, 58) und eine oder mehrere natürliche Oxidschichten umfassen, und
eine zweite dielektrische Schicht (142) auf der ersten dielektrischen Schicht (136) und der Metallisierungsstruktur (32, 138), wobei die zweite dielektrische Schicht (142) aus einem photoempfindlichen Material besteht, wobei die Metalloxid-Schichtstruktur (36, 140) zwischen der Metallisierungsstruktur (32, 138) und der zweiten dielektrischen Schicht (142) angeordnet ist.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden in vielfältigen elektronischen Anwendungen verwendet, wie zum Beispiel in Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten von Material auf einem Halbleitersubstrat aufgebracht werden und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und Schaltungselemente darauf auszubilden. Typischerweise werden Dutzende oder Hunderte von integrierten Schaltungen auf einer einzigen Halbleiterscheibe (Wafer) hergestellt. Die einzelnen Chips werden vereinzelt, indem die integrierten Schaltungen entlang einer Ritzlinie gesägt werden. Die einzelnen Chips werden dann separat, zum Beispiel in Mehrchipmodulen oder in anderen Kapselungsarten, gekapselt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verkleinerung der minimalen Bauteilgröße, was es ermöglicht, dass mehr Bauteile in einen gegebenen Bereich integriert werden. Diese kleineren elektronischen Bauteile, wie etwa integrierte Schaltungschips, können auch kleinere Gehäuse (Packages) erfordern, welche bei manchen Anwendungen eine kleinere Fläche einnehmen als frühere Gehäuse.
    Die US 2005/0285230 A1 betrifft ein Verfahren und eine Vorrichtung zur Herstellung einer Halbleitervorrichtung mit einer Vielzahl von Metalldrähten, einem äußersten Harzschichtmuster, das auf der Oberfläche eines Hauptkörpers ausgebildet ist und eine Metalloxidschicht, die zwischen der Vielzahl von Metalldrähten und dem äußersten Harzschichtmuster angeordnet ist.
    Die EP 1171915 B1 betrifft eine Halbleitervorrichtung mit Kupferspuren zum Verbinden aktiver Elemente. Auf den Spuren sind isolierende Schichten aus schwarzem Oxid (Kupferoxid) gebildet. Die US 2014/0264853 A1 betrifft eine integrierte Ausführungsstruktur mit einem Substrat, einem Metallpad über dem Substrat, einer Post-Passivierungs-Verbindungsstruktur (PPI) über dem Substrat und einer Dünnoxidfilmschicht direkt über einer Oberseite der PPI-Struktur.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der vorliegenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten ersichtlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 3 sind Schnittansichten allgemeiner Aspekte von Zwischenschritten während der Bearbeitung gemäß einigen Ausführungsformen.
    • Die 4A und 4B zeigen eine erste beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen.
    • Die 5A und 5B zeigen eine zweite beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen.
    • Die 6A und 6B zeigen eine dritte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen.
    • Die 7A und 7B zeigen eine vierte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen.
    • Die 8A und 8B zeigen eine fünfte beispielhafte Metalloxid-Schichtstruktur und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur gemäß einigen Ausführungsformen.
    • Die 9 bis 23 sind Schnittansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Chip-on-Package- (CoP-) und/oder einer Package-on-Package- (PoP-) Struktur gemäß einigen Ausführungsformen.
    • 24 zeigt eine CoP-Struktur gemäß einigen Ausführungsformen.
    • 25 zeigt eine erste PoP-Struktur gemäß einigen Ausführungsformen.
    • 26 zeigt eine zweite PoP-Struktur gemäß einigen Ausführungsformen.
    • 27 zeigt eine dritte PoP-Struktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des vorgesehenen Gegenstands bereit. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sind nicht als einschränkend anzusehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Weiterhin können sich in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und stellt an sich noch keinen Zusammenhang zwischen der verschiedenen erörterten Ausführungsformen und/oder Konfigurationen her.
  • Ferner können Begriffe, die räumliche Beziehungen bezeichnen, wie „unterhalb“, „unter“, „untere(r)“, „oberhalb“, „obere(r)“ usw., hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. In ähnlicher Weise können solche Begriffe wie „Vorderseite“ und „Rückseite“ hier verwendet werden, um verschiedene Komponenten einfacher zu identifizieren, und können angeben, dass sich diese Komponenten zum Beispiel auf gegenüberliegenden Seiten einer anderen Komponente befinden. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden.
  • Hier erläuterte Ausführungsformen können in einem speziellen Kontext erläutert werden, nämlich einem Fan-Out-Package oder Fan-In-Package auf Wafer-Ebene, wie es in einer Chip-on-Package- (CoP-) und/oder Package-on-Package- (PoP-) Struktur verwendet wird. Bei anderen Ausführungsformen sind andere Anwendungen denkbar, wie etwa andere Kapselungstypen oder andere Konfigurationen, welche für einen Durchschnittsfachmann beim Studium dieser Beschreibung leicht ersichtlich sind. Es ist anzumerken, dass bei den hier erläuterten Ausführungsformen nicht unbedingt jede Komponente oder jedes Merkmal, die bzw. das in einer Struktur vorhanden sein kann, dargestellt ist. Zum Beispiel können zusätzliche Exemplare einer Komponente in einer Figur weggelassen werden, etwa wenn die Erläuterung einer der Komponenten ausreichend ist, um Aspekte der Ausführungsform zu vermitteln. Ferner können hier erläuterte Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt erläutert werden; andere Ausführungsformen können jedoch in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 3 zeigen Schnittansichten allgemeiner Aspekte von Zwischenschritten während der Bearbeitung gemäß einigen Ausführungsformen. 1 zeigt eine erste dielektrische Schicht 30, eine Metallisierungsstruktur 32 auf der ersten dielektrischen Schicht 30 und ein natürliches Oxid 34 auf der Metallisierungsstruktur 32. Bei einigen Ausführungsformen ist die erste dielektrische Schicht 30 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches sein kann. Die erste dielektrische Schicht 30 kann durch einen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, auf einem beliebigen Trägersubstrat ausgebildet werden, wobei einige Beispiele davon in Verbindung mit nachfolgenden Figuren beschrieben sind.
  • Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur 32 eine Keimschicht (nicht dargestellt) auf der ersten dielektrischen Schicht 30 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Anwendung von zum Beispiel physikalischer Gasphasenabscheidung (Physical Vapor Deposition, PVD), Sputtern oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 32. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa durch Nass- oder Trockenätzen, entfernt werden. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur 32.
  • Das natürliche Oxid 34 kann von dem Metall der Metallisierungsstruktur 32 gebildet werden, das in einer umgebenden Umwelt mit Sauerstoff reagiert. Zum Beispiel kann das natürliche Oxid 34 durch eine Reaktion zwischen dem Metall und Wasser, Wasserstoffperoxid oder Ähnlichem gebildet werden, wenn das Metall nach einer Ätzung gereinigt wird. Ferner kann das natürliche Oxid 34 durch eine Reaktion zwischen dem Metall und Sauerstoff in Luft gebildet werden, wenn das Metall Luft ausgesetzt wird. Das natürliche Oxid 34 kann auf vielerlei Weise gebildet werden.
  • In 2 wird eine Metalloxid-Schichtstruktur 36 auf der Metallisierungsstruktur 32 ausgebildet. Die Metalloxid-Schichtstruktur 36 kann bei einigen Ausführungsformen das natürliche Oxid 34 enthalten, oder bei anderen Ausführungsformen kann das natürliche Oxid 34 entfernt sein. Beispiele und weitere Einzelheiten verschiedener Metalloxid-Schichtstrukturen 36 werden unter Bezugnahme auf die 4A-B, 5A-B, 6A-B, 7A-B und 8A-B dargestellt und erläutert. Die Metalloxid-Schichtstruktur 36 weist eine Schicht aus einem Metalloxid auf, die im Wesentlichen aus Atomen eines Metalls, wie etwa Atomen des Metalls der Metallisierungsstruktur 32, und Atomen von Sauerstoff in einem Verhältnis von im Wesentlichen 1:1 besteht (nur der Einfachheit halber wird dieses Verhältnis im Folgenden als „Mx:O=1:1“ bezeichnet). Ein Verhältnis von im Wesentlichen 1:1 kann Verhältnisse von 0,8:1 bis 1,2:1, wie etwa von 0,9:1 bis 1,1:1 beinhalten. Zum Beispiel enthält bei einigen Ausführungsformen, bei denen die Metallisierungsstruktur 32 Kupfer ist, die Metalloxid-Schichtstruktur 36 eine Schicht aus Kupfer(II)-oxid (CuO), und ein Verhältnis von Kupferatomen zu Sauerstoffatomen in dieser Schicht beträgt im Wesentlichen 1:1. Für einen Durchschnittsfachmann ist klar, dass auch andere zufällige Atome, wie etwa Stickstoff und/oder Kohlenstoff, in einer Schicht eines Metalloxids enthalten sein können, die im Wesentlichen aus Atomen eines Metalls und Atomen von Sauerstoff in einem Verhältnis von im Wesentlichen 1:1 besteht, zum Beispiel infolge einer Bearbeitung.
  • In 3 wird eine zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36 und der ersten dielektrischen Schicht 30 ausgebildet. Bei einigen Ausführungsformen ist die zweite dielektrische Schicht 38 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches sein kann. Der Begriff „photoempfindliches Material“, wie er hier verwendet wird, schließt ein entwickeltes Material ein, welches vor dem Entwickeln photoempfindlich war. Die zweite dielektrische Schicht 38 kann durch einen beliebigen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, ausgebildet werden.
  • Die 4A und 4B zeigen eine erste beispielhafte Metalloxid-Schichtstruktur 36A und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur 36A gemäß einigen Ausführungsformen. 4A zeigt die Metallisierungsstruktur 32, welche in Schritt 200 von 4B ausgebildet wird, wie im Zusammenhang mit 1 erläutert wurde. Wie zu 1 weiter erläutert wurde, kann ein natürliches Oxid 34 auf der Metallisierungsstruktur 32 gebildet werden. In Schritt 202 von 4B wird das natürliche Oxid 34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff- (N2-) Plasma-Prozess. In Schritt 204 von 4B wird eine Metalloxidschicht 40 mit Mx:0=1:1 unmittelbar auf der Metallisierungsstruktur 32 ausgebildet. Die Metalloxidschicht 40 kann durch Behandlung der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur 32 aus Kupfer bestehen, und die Metalloxidschicht 40 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur 36A aus der Metalloxidschicht 40 mit Mx:O=1:1. In Schritt 206 von 4B wird die zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36A ausgebildet, wie im Zusammenhang mit 3 erläutert.
  • Die 5A und 5B zeigen eine zweite beispielhafte Metalloxid-Schichtstruktur 36B und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur 36B gemäß einigen Ausführungsformen. 5A zeigt die Metallisierungsstruktur 32, welche in Schritt 210 von 5B ausgebildet wird, wie im Zusammenhang mit 1 erläutert wurde. Wie zu 1 weiter erläutert wurde, kann ein natürliches Oxid 34 auf der Metallisierungsstruktur 32 gebildet werden. In Schritt 212 von 5B wird das natürliche Oxid 34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff- (N2-) Plasma-Prozess. In Schritt 214 von 5B wird eine Metalloxidschicht 42 mit Mx:0=1:1 unmittelbar auf der Metallisierungsstruktur 32 ausgebildet. Die Metalloxidschicht 42 kann durch Behandlung der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2) , Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt 216 von 5B wird ein natürliches Oxid 44 auf der Metalloxidschicht 42 gebildet. Das natürliche Oxid 44 kann gebildet werden, indem die Metallisierungsstruktur 32 und die Metalloxidschicht 42 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. Beispielsweise kann die Metallisierungsstruktur 32 aus Kupfer bestehen; die Metalloxidschicht 42 kann aus Kupfer(II)-oxid (CuO) bestehen; und das natürliche Oxid 44 kann Kupfer(I)-oxid (Cu2O) sein. Wie dargestellt, besteht die Metalloxid-Schichtstruktur 36B aus der Metalloxidschicht 42 mit Mx:O=1:1 und dem natürlichen Oxid 44. In Schritt 218 von 5B wird die zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36B ausgebildet, wie im Zusammenhang mit 3 erläutert.
  • Die 6A und 6B zeigen eine dritte beispielhafte Metalloxid-Schichtstruktur 36C und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur 36C gemäß einigen Ausführungsformen. 6A zeigt die Metallisierungsstruktur 32, welche in Schritt 220 von 6B ausgebildet wird, wie im Zusammenhang mit 1 erläutert wurde. Wie zu 1 weiter erläutert wurde, wird in Schritt 222 von 6B ein natürliches Oxid 46 unmittelbar auf der Metallisierungsstruktur 32 gebildet. In Schritt 224 von 6B wird eine Metalloxidschicht 48 mit Mx:0=1:1 unmittelbar auf dem natürlichen Oxid 46 ausgebildet. Die Metalloxidschicht 48 kann durch Behandlung des natürlichen Oxids 46 und der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur 32 aus Kupfer bestehen; das natürliche Oxid 46 kann Kupfer(I)-oxid (CU2O) sein; und die Metalloxidschicht 48 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur 36C aus dem natürlichen Oxid 46 und der Metalloxidschicht 48 mit Mx:O=1:1. In Schritt 226 von 6B wird die zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36C ausgebildet, wie im Zusammenhang mit 3 erläutert.
  • Die 7A und 7B zeigen eine vierte beispielhafte Metalloxid-Schichtstruktur 36D und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur 36D gemäß einigen Ausführungsformen. 7A zeigt die Metallisierungsstruktur 32, welche in Schritt 230 von 7B ausgebildet wird, wie im Zusammenhang mit 1 erläutert wurde. Wie zu 1 weiter erläutert wurde, kann ein natürliches Oxid 34 auf der Metallisierungsstruktur 32 gebildet werden. In Schritt 232 von 7B wird das natürliche Oxid 34 entfernt. Das Entfernen kann durch einen geeigneten Reinigungsprozess erfolgen, wie etwa einen Stickstoff- (N2-) Plasma-Prozess. In Schritt 234 von 7B wird eine Metalloxidschicht 50 mit Mx:0=1:1 unmittelbar auf der Metallisierungsstruktur 32 ausgebildet. Die Metalloxidschicht 50 kann durch Behandlung der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt 236 von 7B wird ein natürliches Oxid 52 auf der Metalloxidschicht 50 gebildet. Das natürliche Oxid 52 kann gebildet werden, indem die Metallisierungsstruktur 32 und die Metalloxidschicht 50 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. In Schritt 238 von 7B wird eine Metalloxidschicht 54 mit Mx:O=1:1 unmittelbar auf dem natürlichen Oxid 52 ausgebildet. Die Metalloxidschicht 54 kann durch Behandlung des natürlichen Oxids 52, der Metalloxidschicht 50 und der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2) , Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. Beispielsweise kann die Metallisierungsstruktur 32 aus Kupfer bestehen; die Metalloxidschicht 50 kann aus Kupfer(II)-oxid (CuO) bestehen; das natürliche Oxid 52 kann Kupfer (I) -oxid (CU2O) sein; und die Metalloxidschicht 54 kann aus Kupfer(II)-oxid (CuO) bestehen. Wie dargestellt, besteht die Metalloxid-Schichtstruktur 36D aus der Metalloxidschicht 50 mit Mx:O=1:1, dem natürlichen Oxid 52 und der Metalloxidschicht 54 mit Mx:O=1:1. In Schritt 240 von 7B wird die zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36D ausgebildet, wie im Zusammenhang mit 3 erläutert.
  • Die 8A und 8B zeigen eine fünfte beispielhafte Metalloxid-Schichtstruktur 36E und ein Verfahren zum Ausbilden der Metalloxid-Schichtstruktur 36E gemäß einigen Ausführungsformen. 8A zeigt die Metallisierungsstruktur 32, welche in Schritt 250 von 8B ausgebildet wird, wie im Zusammenhang mit 1 erläutert wurde. Wie zu 1 weiter erläutert wurde, wird in Schritt 252 von 8B ein natürliches Oxid 56 unmittelbar auf der Metallisierungsstruktur 32 gebildet. In Schritt 254 von 8B wird eine Metalloxidschicht 58 mit Mx:0=1:1 unmittelbar auf dem natürlichen Oxid 56 ausgebildet. Die Metalloxidschicht 58 kann durch Behandlung des natürlichen Oxids 56 und der Metallisierungsstruktur 32 mit einem sauerstoffhaltigen Plasma gebildet werden, wie etwa einem Plasma, das Sauerstoff (O2), Ozon (O3) , Wasser (H2O) oder Ähnliches oder eine Kombination davon umfasst. Das sauerstoffhaltige Plasma kann weitere Plasmaarten umfassen, wie etwa Stickstoff (N2), Wasserstoff (H2), Argon (Ar) oder Ähnliches, oder eine Kombination davon. In Schritt 256 von 8B wird ein natürliches Oxid 60 auf der Metalloxidschicht 58 gebildet. Das natürliche Oxid 60 kann gebildet werden, indem die Metallisierungsstruktur 32 und die Metalloxidschicht 58 einer Umgebung ausgesetzt werden, welche Sauerstoff enthält, wie etwa während eines Reinigungsprozesses, bei dem Wasser verwendet wird, oder indem die Struktur Luft ausgesetzt wird. Beispielsweise kann die Metallisierungsstruktur 32 aus Kupfer bestehen; das natürliche Oxid 56 kann Kupfer(I)-oxid (CU2O) sein; die Metalloxidschicht 58 kann aus Kupfer(II)-oxid (CuO) bestehen; und das natürliche Oxid 60 kann Kupfer (I) -oxid (Cu2O) sein. Wie dargestellt, besteht die Metalloxid-Schichtstruktur 36E aus dem natürlichen Oxid 56, der Metalloxidschicht 58 mit Mx:0=1:1 und dem natürlichen Oxid 60. In Schritt 258 von 8B wird die zweite dielektrische Schicht 38 auf der Metalloxid-Schichtstruktur 36E ausgebildet, wie im Zusammenhang mit 3 erläutert.
  • Eine Metalloxid-Schichtstruktur 36, wie etwa die Metalloxid-Schichtstrukturen 36A, 36B, 36C, 36D und 36E, kann die Haftung zwischen der darunterliegenden Metallisierung und der darüberliegenden dielektrischen Schicht, welche, wie oben erläutert, ein photoempfindliches Material sein kann, fördern. Daher kann die Metalloxid-Schichtstruktur 36 als eine Haftstruktur bezeichnet werden. Bei einigen Ausführungsformen ist eine Dicke der Metalloxid-Schichtstruktur 36 größer als oder gleich etwa 5 nm (50 Å), liegt etwa in einem Bereich von etwa 5 nm (50 Å) bis etwa 20 nm (200 Å) und insbesondere in einem Bereich von etwa 5 nm (50 Å) bis etwa 10 nm (100 Å) . Es wurde festgestellt, dass eine Dicke einer Metalloxid-Schichtstruktur 36, die größer als oder gleich etwa 5 nm (50 Å) ist, die Haftung erhöht.
  • Es ist anzumerken, dass, obwohl spezielle Beispiele angegeben wurden, in denen Kupfer, Kupfer(II)-oxid und Kupfer(I)-oxid verwendet werden, auch andere Metalle und Oxide verwendet werden können. Für einen Durchschnittsfachmann ist leicht ersichtlich, welche verschiedenen Oxide gebildet werden können, wenn ein anderes Metall, wie etwa Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches, verwendet wird.
  • Die 9 bis 23 zeigen Schnittansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Chip-on-Package- (CoP-) und/oder einer Package-on-Package- (PoP-) Struktur gemäß einigen Ausführungsformen. 9 zeigt ein Trägersubstrat 100 und eine auf dem Trägersubstrat 100 ausgebildete Trennschicht 102. Das Trägersubstrat 100 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder Ähnliches sein. Das Trägersubstrat 100 kann ein Wafer sein, so dass mehrere Gehäuse gleichzeitig auf dem Trägersubstrat 100 ausgebildet sein können. Die Trennschicht 102 kann aus einem polymerbasierten Material ausgebildet sein, welches zusammen mit dem Trägersubstrat 100 von den darüberliegenden Strukturen, welche in nachfolgenden Schritten ausgebildet werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Trennschicht 102 ein epoxidbasiertes thermisches Trennmaterial, welches seine Hafteigenschaft verliert, wenn es erwärmt wird, wie etwa eine Licht-Wärmeumwandlungs- (Light-to-Heat-Conversion, LTHC) Trennschicht. Bei anderen Ausführungsformen kann die Trennschicht 102 ein Ultraviolett- (UV-) Klebstoff sein, welcher seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 102 kann als eine Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 100 auflaminiert wird, oder Ähnliches. Die Oberseite der Trennschicht 102 kann eingeebnet sein und kann einen hohen Grad an Koplanarität aufweisen.
  • In den 9 bis 11 wird eine Rückseiten-Umverteilungstruktur 114 ausgebildet. Die Rückseiten-Umverteilungstruktur umfasst dielektrische Schichte 104 und 110 und eine Metallisierungsstruktur 106. Wie in 9 dargestellt, ist die dielektrische Schicht 104 auf der Trennschicht 102 ausgebildet. Die Unterseite der dielektrischen Schicht 104 kann sich mit der Oberseite der Trennschicht 102 in Kontakt befinden. Bei einigen Ausführungsformen ist die dielektrische Schicht 104 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 104 kann durch einen beliebigen geeigneten Abscheidungsprozess, wie etwa Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon, ausgebildet werden.
  • In 10 wird die Metallisierungsstruktur 106 auf der dielektrischen Schicht 104 ausgebildet. Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur 106 eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 104 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 106. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur 106.
  • Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur 106 eine Metalloxid-Schichtstruktur 108 ausgebildet. Die Metalloxid-Schichtstruktur 108 kann irgendeine der Strukturen aufweisen, die in den 4A, 5A, 6A, 7A und 8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den 4B, 5B, 6B, 7B und 8B skizziert sind, oder dergleichen.
  • In 11 wird die dielektrische Schicht 110 auf der Metallisierungsstruktur 106 und der dielektrischen Schicht 104 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht 110 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 110 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 110 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte 112 der Metalloxid-Schichtstruktur 108 auf der Metallisierungsstruktur 106 freizulegen. Wenn die dielektrische Schicht 110 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht 110 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht 110 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden.
  • Wie dargestellt, weist die Rückseiten-Umverteilungstruktur 114 zwei dielektrische Schichten 104 und 110 und eine Metallisierungsstruktur 106 auf. Bei anderen Ausführungsformen kann die Rückseiten-Umverteilungstruktur 114 eine beliebige Anzahl von dielektrischen Schichten, Metallisierungsstrukturen und Vias (Kontaktlöcher) auf. Eine oder mehrere zusätzliche Metallisierungsstrukturen und dielektrischen Schichten können auf der Rückseiten-Umverteilungstruktur 114 ausgebildet werden, indem die Vorgänge zur Ausbildung einer Metallisierungsstruktur 106 und einer dielektrischen Schicht 110 wiederholt werden. Vias können während der Bildung einer Metallisierungsstruktur ausgebildet werden, indem die Keimschicht und Metall der Metallisierungsstruktur in den Öffnungen der darunter befindlichen dielektrischen Schicht ausgebildet werden. Die Vias können daher die verschiedenen Metallisierungsstrukturen miteinander verbinden und elektrisch koppeln.
  • In 12 werden Durchkontaktierungen 116 ausgebildet. Als ein Beispiel zur Ausbildung der Durchkontaktierungen 116 werden die freiliegenden Abschnitte 112 der Metalloxid-Schichtstruktur 108 entfernt, um Abschnitte der Metallisierungsstruktur 106 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht 110 und den freiliegenden Abschnitten der Metallisierungsstruktur 106 ausgebildet. Die freiliegenden Abschnitte 112 der Metalloxid-Schichtstruktur 108 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte 112 der Metalloxid-Schichtstruktur 108 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht den Durchkontaktierungen 116. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden Durchkontaktierungen 116. Da die Abschnitte 112 der Metalloxid-Schichtstruktur 108 von der Metallisierungsstruktur 106 entfernt wurden, sind direkte Metall-Metall-Grenzflächen 118 zwischen den Durchkontaktierungen 116 und der Metallisierungsstruktur 106 ausgebildet.
  • Weiterhin wird in 12 ein integrierter Schaltungschip 119 durch einen Klebstoff 120 an die dielektrische Schicht 110 geklebt. Wie dargestellt, ist ein integrierter Schaltungschip 119 in einer Gehäusestruktur angeklebt, und bei anderen Ausführungsformen können mehrere integrierte Schaltungschips in einer Gehäusestruktur angeklebt sein. Bevor er an die dielektrische Schicht 110 geklebt wird, kann der integrierte Schaltungschip 119 mittels entsprechender Fertigungsprozesse bearbeitet werden, um eine integrierte Schaltung in dem integrierten Schaltungschip 119 auszubilden. Zum Beispiel umfasst der integrierte Schaltungschip 119 eine Halbleitersubstrat 122. Das Halbleitersubstrat 122 kann ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-(Semiconductor-on-Insulator, SOI) Substrat, ein Mehrschicht- oder Gradientensubstrat oder Ähnliches sein. Das Halbleitermaterial des Halbleitersubstrats 122 kann dotiert oder undotiert sein und kann einen elementaren Halbleiter wie etwa Silicium oder Germanium; einen Verbindungs- oder Legierungshalbleiter, darunter SiGe, SiC, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Ähnliches; oder eine Kombination davon beinhalten. Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf dem Halbleitersubstrat 122 ausgebildet sein und können durch Verbindungsstrukturen 124 miteinander verbunden sein, die zum Beispiel von Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 122 gebildet sein können, um eine integriert Schaltung zu bilden.
  • Der integrierte Schaltungschip 119 umfasst ferner Kontaktflächen 126, wie etwa Aluminiumkontaktflächen, zu denen externe Verbindungen hergestellt werden. Die Kontaktflächen 126 sind auf der Seite angeordnet, die als eine aktive Seite des integrierten Schaltungschips 119 bezeichnet werden kann. Ein Passivierungsfilm 128 befindet sich auf dem integrierten Schaltungschip 119 und auf Abschnitten der Kontaktflächen 126. Öffnungen erstrecken sich durch den Passivierungsfilm 128 hindurch zu den Kontaktflächen 126. Chip-Verbinder (die connectors) 130, wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie etwa Kupfer umfassen), befinden sich in den Öffnungen durch den Passivierungsfilm 128 und sind mechanisch und elektrisch mit den jeweiligen Kontaktflächen 126 gekoppelt. Die Chip-Verbinder 130 können zum Beispiel durch Plattieren oder Ähnliches ausgebildet werden. Die Chip-Verbinder 130 schließen die integrierte Schaltung des integrierten Schaltungschips 119 elektrisch an.
  • Ein dielektrisches Material 132 befindet sich auf der aktiven Seite des integrierten Schaltungschips 119, wie etwa auf dem Passivierungsfilm 128 und den Chip-Verbindern 130. Das dielektrische Material 132 verkapselt die Chip-Verbinder 130 seitlich, und das dielektrische Material 132 endet seitlich auf einer Linie mit dem integrierten Schaltungschip 119. Das dielektrische Material 132 kann ein Polymer wie etwa PBO, Polyimid, BCB oder Ähnliches; ein Nitrid wie etwa Siliciumnitrid oder Ähnliches; ein Oxid wie etwa Siliciumoxid, PSG, BSG, BPSG oder Ähnliches; oder Ähnliches, oder eine Kombination davon sein, und kann zum Beispiel durch Rotationsbeschichtung, Laminierung, CVD oder Ähnliches ausgebildet sein.
  • Ein Klebstoff 120 befindet sich auf einer Rückseite des integrierten Schaltungschips 119 und klebt den integrierten Schaltungschip 119 an die Rückseiten-Umverteilungstruktur 114, wie etwa in der Abbildung an die dielektrische Schicht 110. Der Klebstoff 120 kann ein beliebiger geeigneter Klebstoff sein, ein Epoxidkleber oder Ähnliches. Der Klebstoff 120 kann auf eine Rückseite des integrierten Schaltungschips 119 aufgebracht sein, wie etwa auf eine Rückseite des jeweiligen Halbleiterwafers. Der integrierte Schaltungschip 119 kann vereinzelt werden, etwa durch Sägen oder Trennschleifen (Dicing), und mittels des Klebstoffs 120 an die dielektrische Schicht 110 geklebt werden, zum Beispiel unter Verwendung eines Pick-and-Place-Werkzeugs.
  • In 13 wird ein Verkapselungsmaterial 134 auf den verschiedenen Komponenten ausgebildet. Das Verkapselungsmaterial 134 kann eine Formmasse, Epoxidharz oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden. Nach dem Aushärten kann das Verkapselungsmaterial 134 einem Schleifprozess unterzogen werden, um die Durchkontaktierungen 116 und Chip-Verbinder 130 freizulegen. Die Oberseiten der Durchkontaktierungen 116, der Chip-Verbinder 130 und des Verkapselungsmaterials 134 sind nach dem Schleifprozess koplanar. Bei einigen Ausführungsformen kann auf das Schleifen verzichtet werden, zum Beispiel wenn Durchkontaktierungen 116 und Chip-Verbinder 130 bereits freiliegen.
  • In den 14 bis 20 wird eine Vorderseiten-Umverteilungstruktur 166 ausgebildet. Wie dann in 20 dargestellt ist, umfasst die Vorderseiten-Umverteilungstruktur 166 dielektrische Schichten 136, 142, 152 und 162 und Metallisierungsstrukturen 138, 146 und 156.
  • In 14 wird die dielektrische Schicht 134 auf dem Verkapselungsmaterial 134, den Durchkontaktierungen 116 und den Chip-Verbindern 130 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht 136 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 136 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 136 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte 112 der Durchkontaktierungen 116 und Chip-Verbinder 130 freizulegen. Wenn die dielektrische Schicht 136 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht 136 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht 136 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden.
  • In 15 wird eine Metallisierungsstruktur 138 mit Vias auf der dielektrischen Schicht 136 ausgebildet. Als ein Beispiel wird zum Ausbilden einer Metallisierungsstruktur 138 eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 136 und in Öffnungen durch die dielektrische Schicht 136 ausgebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Anwendung von zum Beispiel PVD oder Ähnlichem gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 138. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann ein Metall wie Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur 138 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht 136 hindurch ausgebildet, z. B. zu den Durchkontaktierungen 116 und/oder den Chip-Verbindern 130.
  • Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur 138 eine Metalloxid-Schichtstruktur 140 ausgebildet. Die Metalloxid-Schichtstruktur 140 kann irgendeine der Strukturen aufweisen, die in den 4A, 5A, 6A, 7A und 8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den 4B, 5B, 6B, 7B und 8B skizziert sind, oder dergleichen.
  • In 16 wird die dielektrische Schicht 142 auf der Metallisierungsstruktur 138 und der dielektrischen Schicht 136 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht 142 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 142 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 142 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte 144 der Metalloxid-Schichtstruktur 140 auf der Metallisierungsstruktur 138 freizulegen. Wenn die dielektrische Schicht 142 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht 142 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht 142 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden.
  • In 17 wird eine Metallisierungsstruktur 146 mit Vias auf der dielektrischen Schicht 142 ausgebildet. Als ein Beispiel zur Ausbildung der Metallisierungsstruktur 146 werden die freiliegenden Abschnitte 144 der Metalloxid-Schichtstruktur 140 entfernt, um Abschnitte der Metallisierungsstruktur 138 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht 142 und den freiliegenden Abschnitten der Metallisierungsstruktur 138 ausgebildet. Die freiliegenden Abschnitte 144 der Metalloxid-Schichtstruktur 140 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte 144 der Metalloxid-Schichtstruktur 140 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 146. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur 146 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht 142 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur 138. Da die Abschnitte 144 der Metalloxid-Schichtstruktur 140 von der Metallisierungsstruktur 138 entfernt wurden, sind direkte Metall-Metall-Grenzflächen 148 zwischen den Vias der Metallisierungsstruktur 146 und der Metallisierungsstruktur 138 ausgebildet.
  • Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur 146 eine Metalloxid-Schichtstruktur 150 ausgebildet. Die Metalloxid-Schichtstruktur 150 kann irgendeine der Strukturen aufweisen, die in den 4A, 5A, 6A, 7A und 8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den 4B, 5B, 6B, 7B und 8B skizziert sind, oder dergleichen.
  • In 18 wird die dielektrische Schicht 152 auf der Metallisierungsstruktur 146 und der dielektrischen Schicht 142 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht 152 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 152 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 152 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte 154 der Metalloxid-Schichtstruktur 150 auf der Metallisierungsstruktur 146 freizulegen. Wenn die dielektrische Schicht 152 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht 152 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht 152 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden.
  • In 19 wird eine Metallisierungsstruktur 156 mit Vias auf der dielektrischen Schicht 152 ausgebildet. Als ein Beispiel werden zum Ausbilden einer Metallisierungsstruktur 156 die freiliegenden Abschnitt 154 der Metalloxid-Schichtstruktur 150 entfernt, um Abschnitte der Metallisierungsstruktur 146 freizulegen, und anschließend wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht 152 und den freiliegenden Abschnitten der Metallisierungsstruktur 146 ausgebildet. Die freiliegenden Abschnitte 154 der Metalloxid-Schichtstruktur 150 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte 154 der Metalloxid-Schichtstruktur 150 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 156. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Nickel, Cobalt, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden die Metallisierungsstruktur 156 und Vias. Die Vias sind in Öffnungen durch die dielektrische Schicht 152 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur 146. Da die Abschnitte 154 der Metalloxid-Schichtstruktur 150 von der Metallisierungsstruktur 146 entfernt wurden, sind direkte Metall-Metall-Grenzflächen 158 zwischen den Vias der Metallisierungsstruktur 156 und der Metallisierungsstruktur 146 ausgebildet.
  • Anschließend wird auf freiliegenden Flächen der Metallisierungsstruktur 156 eine Metalloxid-Schichtstruktur 160 ausgebildet. Die Metalloxid-Schichtstruktur 160 kann irgendeine der Strukturen aufweisen, die in den 4A, 5A, 6A, 7A und 8A dargestellt sind, oder dergleichen, und kann durch irgendeines der Verfahren ausgebildet werden, die in den 4B, 5B, 6B, 7B und 8B skizziert sind, oder dergleichen.
  • In 20 wird die dielektrische Schicht 162 auf der Metallisierungsstruktur 156 und der dielektrischen Schicht 152 ausgebildet. Bei einigen Ausführungsformen ist die dielektrische Schicht 162 aus einem Polymer ausgebildet, welches ein photoempfindliches Material wie etwa PBO, Polyimid, BCB oder Ähnliches sein kann. Die dielektrische Schicht 162 kann durch Rotationsbeschichtung, Laminierung oder Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 162 wird anschließend strukturiert, um Öffnungen auszubilden, um Abschnitte 164 der Metalloxid-Schichtstruktur 160 auf der Metallisierungsstruktur 156 freizulegen. Wenn die dielektrische Schicht 162 aus einem photoempfindlichen Material besteht, kann die Strukturierung erfolgen, indem die dielektrische Schicht 162 unter Verwendung einer Lithografiemaske belichtet wird und anschließend die dielektrische Schicht 162 entwickelt wird. Es können auch andere Strukturierungstechniken wie etwa Ätzen angewendet werden.
  • Die Vorderseiten-Umverteilungstruktur 166 ist als ein Beispiel dargestellt. Es können auch mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen in der Vorderseiten-Umverteilungstruktur 166 ausgebildet sein. Falls weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können einige der oben erläuterten Schritte und Prozesse entfallen. Falls mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können oben erläuterte Schritte und Prozesse wiederholt werden. Für einen Durchschnittsfachmann ist leicht ersichtlich, welche Schritte und Prozesse weggelassen oder wiederholt würden.
  • In 21 werden Kontaktflächen 168, welche als Under-Bump-Metallisierungen (Under Bump Metallurgies, UBMs) bezeichnet werden können, auf einer Außenseite der Vorderseiten-Umverteilungstruktur 166 ausgebildet. Bei der dargestellten Ausführungsform werden Kontaktflächen 168 durch Öffnungen durch die dielektrische Schicht 162 hindurch zu der Metallisierungsstruktur 156 ausgebildet. Als ein Beispiel zur Ausbildung der Kontaktflächen 168 werden die freiliegenden Abschnitte 164 der Metalloxid-Schichtstruktur 160 entfernt, um Abschnitte der Metallisierungsstruktur 156 freizulegen, und danach wird eine Keimschicht (nicht dargestellt) auf der dielektrischen Schicht 162 und den freiliegenden Abschnitten der Metallisierungsstruktur 156 ausgebildet. Die freiliegenden Abschnitte 164 der Metalloxid-Schichtstruktur 160 können durch eine Sputter-Ätzung oder Ähnliches entfernt werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst, sein kann. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, Sputtern oder Ähnlichem gebildet werden. Die freiliegenden Abschnitte 164 der Metalloxid-Schichtstruktur 160 können in derselben Behandlungskammer entfernt werden, in der die Keimschicht gebildet wird. Anschließend wird ein Photoresist auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht den Kontaktflächen 168. Die Strukturierung bildet Öffnungen durch den Photoresist hindurch aus, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht wird ein Metall ausgebildet. Das Metall kann durch Plattieren gebildet werden, wie etwa Elektroplattieren oder nichtelektrisches Plattieren oder Ähnliches. Das Metall kann Kupfer, Titan, Wolfram, Aluminium oder Ähnliches sein. Danach werden der Photoresist und Abschnitte der Keimschicht, auf denen das Metall nicht ausgebildet ist, entfernt. Der Photoresist kann durch einen geeigneten Vorgang des Plasmaätzens oder Strippens, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Photoresist entfernt worden ist, werden freiliegende Abschnitte der Keimschicht entfernt, etwa unter Anwendung eines geeigneten Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des Metalls bilden Kontaktflächen 168. Die Kontaktflächen 168 sind in Öffnungen durch die dielektrische Schicht 162 hindurch ausgebildet, z. B. zu Abschnitten der Metallisierungsstruktur 156. Da die Abschnitte 164 der Metalloxid-Schichtstruktur 160 von der Metallisierungsstruktur 156 entfernt wurden, sind direkte Metall-Metall-Grenzflächen 170 zwischen den Kontaktflächen 168 und der Metallisierungsstruktur 156 ausgebildet.
  • In 22 werden äußere elektrische Verbinder 172, wie etwa Lotkugeln, wie Kugeln einer Kugelgitteranordnung (Ball Grid Array, BGA), auf den Kontaktflächen 168 ausgebildet. Die äußeren elektrischen Verbinder 172 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, welches bleifrei oder bleihaltig sein kann. Die äußeren elektrischen Verbinder 172 können unter Anwendung eines geeigneten Ball-Drop- (Kugel-Tropf-) Prozesses ausgebildet werden. Bei einigen Ausführungsformen kann auf die Kontaktflächen 168 verzichtet werden, und die äußeren elektrischen Verbinder 172 können durch die Öffnungen durch die dielektrische Schicht 162 hindurch unmittelbar auf der Metallisierungsstruktur 156 ausgebildet werden.
  • In 23 wird ein Debonding (Entkleben) des Trägersubstrats durchgeführt, um das Trägersubstrat 100 von der Rückseiten-Umverteilungstruktur 114, z. B. der dielektrischen Schicht 104, zu lösen (zu „debonden“). Gemäß einigen Ausführungsformen beinhaltet das Debonding das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 102, so dass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Band 174 angeordnet. Es werden Öffnungen durch die dielektrische Schicht 104 ausgebildet, um Abschnitte der Metallisierungsstruktur 106 freizulegen. Die Öffnungen können zum Beispiel unter Anwendung von Laserbohren, Ätzen oder Ähnlichem ausgebildet werden.
  • Obwohl dies nicht speziell dargestellt ist, ist für einen Durchschnittsfachmann leicht ersichtlich, dass typischerweise die in den 9 bis 23 ausgebildeten Strukturen auch gleichzeitig in anderen Bereichen des Trägersubstrats 100, welches ein Wafer sein kann, ausgebildet werden. Dementsprechend wird ein Vereinzelungsprozess durchgeführt, etwa durch Sägen, um ein einzelnes Gehäuse 180 von anderen Gehäusen zu vereinzeln, welche möglicherweise gleichzeitig mit dem Gehäuse 180 ausgebildet worden sind.
  • Wie in den 24 bis 27 dargestellt, kann das Gehäuse 180 in vielfältige Chip-on-Package- (CoP-) und Package-on-Package- (PoP-) Strukturen integriert sein. Die 24 bis 27 zeigen beispielhafte Strukturen, und das Gehäuse 180 kann in eine beliebige Gehäusestruktur integriert sein. In den 24 bis 27 ist das Gehäuse 180 an einem Substrat 182 befestigt. Die äußeren elektrischen Verbinder 172 sind elektrisch und mechanisch mit Kontaktflächen 184 auf dem Substrat 182 gekoppelt. Das Substrat 182 kann zum Beispiel eine Leiterplatte (Printed Circuit Board, PCB) oder Ähnliches sein.
  • In 24 ist ein integrierter Schaltungschip 300 (oder Chip) an der Rückseiten-Umverteilungstruktur 114 des Gehäuses 180 durch äußere elektrische Verbinder 302 befestigt. Der integrierte Schaltungschip 300 kann ein beliebiger integrierter Schaltungschip 300 sein, wie etwa ein Logikchip, ein analoger Chip, ein Speicherchip oder Ähnliches. Der integrierte Schaltungschip 300 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur 114 durch äußere elektrische Verbinder 302 gekoppelt, die an der Metallisierungsstruktur 106 durch Öffnungen durch die dielektrische Schicht 104 hindurch befestigt sind. Die äußeren elektrischen Verbinder 302 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder 302 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder 302 Flip-Chip-Bumps (Controlled Collapse Chip Connection Bumps, C4-Bumps), Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 302 wiederverflüssigt werden, um den integrierten Schaltungschip 300 an dem Gehäuse 180 zu befestigen. Es kann auch ein Unterfüllmaterial 304 zwischen dem integrierten Schaltungschip 300 und der Rückseiten-Umverteilungstruktur 114 des Gehäuses 180 und um die äußeren elektrischen Verbinder 302 herum vorgesehen werden.
  • In 25 ist eine Gehäusekomponente 310 an der Rückseiten-Umverteilungstruktur 114 des Gehäuses 180 durch äußere elektrische Verbinder 302 befestigt. Die Gehäusekomponente 310 enthält in diesem Beispiel einen integrierten Schaltungschip, der mittels Flip-Chip-Montage an einem Interposer befestigt ist. Der integrierte Schaltungschip kann ein beliebiger integrierter Schaltungschip sein, wie etwa ein Logikchip, ein analoger Chip, ein Speicherchip oder Ähnliches. Die Gehäusekomponente 310 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur 114 durch äußere elektrische Verbinder 312 gekoppelt, die an der Metallisierungsstruktur 106 durch Öffnungen durch die dielektrische Schicht 104 hindurch befestigt sind. Die äußeren elektrischen Verbinder 312 können ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder 312 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder 312 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 312 wiederverflüssigt werden, um die Gehäusekomponente 310 an dem Gehäuse 180 zu befestigen.
  • In 26 ist ein Gehäuse 320 an der Rückseiten-Umverteilungstruktur 114 des Gehäuses 180 durch äußere elektrische Verbinder 322 befestigt. Das Gehäuse 320 umfasst ein Substrat, zwei gestapelte integrierte Schaltungschips auf dem Substrat, Drahtbonds, welche den integrierten Schaltungschip elektrisch mit dem Substrat koppeln, und ein Verkapselungsmaterial, das die gestapelten integrierten Schaltungschips und die Drahtbonds einkapselt. In einem Beispiel sind die integrierten Schaltungschips des Gehäuses 320 Speicherchips, wie etwa dynamische Direktzugriffsspeicher-(Dynamic Random Access Memory, DRAM) Chips. Das Gehäuse 320 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur 114 durch äußere elektrische Verbinder 322 gekoppelt, die an der Metallisierungsstruktur 106 durch Öffnungen durch die dielektrische Schicht 104 hindurch befestigt sind. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 322 ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder 322 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder 322 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 322 wiederverflüssigt werden, um das Gehäuse 320 an der Metallisierungsstruktur 106 zu befestigen. Die integrierten Schaltungschips des Gehäuses 320 sind elektrisch und kommunikativ mit dem integrierten Schaltungschip 119 durch zum Beispiel die Drahtbonds und das Substrat in dem Gehäuse 320, die äußeren elektrischen Verbinder 322, die Rückseiten-Umverteilungstruktur 114, Durchkontaktierungen 116 und die Vorderseiten-Umverteilungstruktur 166 gekoppelt.
  • In 27 ist ein Gehäuse 330 an der Rückseiten-Umverteilungstruktur 114 des Gehäuses 180 durch äußere elektrische Verbinder 332 befestigt. Das Gehäuse kann dem Gehäuse 180 ähnlich sein und durch ähnliche Prozesse ausgebildet sein. zum Beispiel fehlen beim Gehäuse 330 im Vergleich zum Gehäuse 180 im Allgemeinen eine Rückseiten-Umverteilungstruktur und Durchkontaktierungen. In einem Beispiel kann der integrierte Schaltungschip des Gehäuses 330 ein Logikchip, ein analoger Chip, ein Speicherchip wie etwa ein dynamischer Direktzugriffsspeicher- (Dynamic Random Access Memory, DRAM) Chip oder Ähnliches sein. Das Gehäuse 330 ist elektrisch und mechanisch mit der Rückseiten-Umverteilungstruktur 114 durch äußere elektrische Verbinder 332 gekoppelt, die an der Metallisierungsstruktur 106 durch Öffnungen durch die dielektrische Schicht 104 hindurch befestigt sind. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 332 ein bei niedriger Temperatur wiederverflüssigbares Material wie etwa Lot aufweisen, wie etwa ein bleifreies Lot, und bei weiteren Ausführungsformen können die äußeren elektrischen Verbinder 332 Metallsäulen beinhalten. Bei einigen Ausführungsformen sind die äußeren elektrischen Verbinder 332 C4-Bumps, Mikrobumps oder Ähnliches. Bei einigen Ausführungsformen können die äußeren elektrischen Verbinder 332 wiederverflüssigt werden, um das Gehäuse 330 an der Metallisierungsstruktur 106 zu befestigen. Die integrierten Schaltungschips des Gehäuses 330 sind elektrisch und kommunikativ mit dem integrierten Schaltungschip 119 durch zum Beispiel die Vorderseiten-Umverteilungstruktur des Gehäuses 330, die äußeren elektrischen Verbinder 332, die Rückseiten-Umverteilungstruktur 114, Durchkontaktierungen 116 und die Vorderseiten-Umverteilungstruktur 166 gekoppelt.
  • Bei einigen Ausführungsformen können weitere Vorteile erzielt werden. Zum Beispiel kann durch Vorsehen einer Metalloxid-Schichtstruktur auf einer Metallisierungsstruktur und zwischen der Metallisierungsstruktur und einer dielektrischen Schicht, wie etwa einem photoempfindlichen dielektrischen Material, die Haftung verbessert werden. Diese verbesserte Haftung kann die Gefahr einer Delaminierung zwischen der Metallisierungsstruktur und der dielektrischen Schicht verringern.
  • Die Erfindung betrifft eine Struktur. Die Struktur umfasst einen integrierten Schaltungschip, der wenigstens seitlich durch ein Verkapselungsmaterial verkapselt ist, und eine Umverteilungstruktur auf dem integrierten Schaltungschip und dem Verkapselungsmaterial. Die Umverteilungstruktur ist mit dem integrierten Schaltungschip elektrisch gekoppelt. Die Umverteilungstruktur umfasst eine erste dielektrische Schicht auf wenigstens dem Verkapselungsmaterial, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Metalloxid-Schichtstruktur auf der Metallisierungsstruktur, wobei die Metalloxid-Schichtstruktur drei Schichten umfasst, die eine oder mehrere Metalloxidschichten und ein oder mehrere natürliche Oxidschichten umfassen, und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Metallisierungsstruktur. Die zweite dielektrische Schicht besteht aus einem photoempfindlichen Material. Die Metalloxid-Schichtstruktur ist zwischen der Metallisierungsstruktur und der zweiten dielektrischen Schicht angeordnet.
  • Die Erfindung betrifft eine weitere Struktur. Diese Struktur umfasst einen integrierten Schaltungschip, ein Verkapselungsmaterial, welches den integrierten Schaltungschip wenigstens seitlich verkapselt, eine erste dielektrische Schicht auf dem Verkapselungsmaterial und einer aktiven Seite des integrierten Schaltungschips, eine Metallisierungsstruktur auf der ersten dielektrischen Schicht, eine Haftschicht auf der Metallisierungsstruktur und eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht und der Haftschicht. Die Metallisierungsstruktur ist mit der aktiven Seite des integrierten Schaltungschips elektrisch gekoppelt. Die Haftschicht umfasst drei Schichten, die eine oder mehrere Metalloxidschichten und eine oder mehrere natürliche Oxidschichten umfassen. Die zweite dielektrische Schicht besteht aus einem photoempfindlichen Material.
  • Die Erfindung betrifft ferner ein Verfahren. Das Verfahren umfasst Verkapseln eines integrierten Schaltungschips mit einem Verkapselungsmaterial; Ausbilden einer dielektrischen Schicht über dem Verkapselungsmaterial und dem integrierten Schaltungschip; Ausbilden einer Metallisierungsstruktur über der dielektrischen Schicht; Behandeln der Metallisierungsstruktur mit einem sauerstoffhaltigen Plasma, wobei durch die Behandlung eine Metalloxidschicht mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches 1:1 beträgt, über der Metallisierungsstruktur ausgebildet wird, wobei eine Dicke der Metalloxidschicht wenigstens 5 nm (50 Å) beträgt; und Ausbilden eines photoempfindlichen Materials über der Metalloxidschicht; und Entfernen eines natürlichen Oxids von der Metallisierungsstruktur vor dem Behandeln der Metallisierungsstruktur.

Claims (18)

  1. Struktur, welche umfasst: einen integrierten Schaltungschip (119), der wenigstens seitlich durch ein Verkapselungsmaterial (134) verkapselt ist; und eine Umverteilungstruktur (166) auf dem integrierten Schaltungschip (119) und dem Verkapselungsmaterial (134), wobei die Umverteilungstruktur (166) mit dem integrierten Schaltungschip (119) elektrisch gekoppelt ist, wobei die Umverteilungstruktur (166) umfasst: eine erste dielektrische Schicht (30, 136) auf wenigstens dem Verkapselungsmaterial (134), eine Metallisierungsstruktur (32, 138) auf der ersten dielektrischen Schicht (136), eine Metalloxid-Schichtstruktur (36, 140) auf der Metallisierungsstruktur (32, 138), wobei die Metalloxid-Schichtstruktur (36, 140) drei Schichten umfasst, die eine oder mehrere Metalloxidschichten (40, 42, 48, 50, 54, 58) und eine oder mehrere natürliche Oxidschichten umfassen, und eine zweite dielektrische Schicht (142) auf der ersten dielektrischen Schicht (136) und der Metallisierungsstruktur (32, 138), wobei die zweite dielektrische Schicht (142) aus einem photoempfindlichen Material besteht, wobei die Metalloxid-Schichtstruktur (36, 140) zwischen der Metallisierungsstruktur (32, 138) und der zweiten dielektrischen Schicht (142) angeordnet ist.
  2. Struktur nach Anspruch 1, wobei eine der Metalloxidschichten (40, 42, 48, 50, 54, 58) der Metalloxid-Schichtstruktur (36, 140) der Metallisierungsstruktur (32, 138) unmittelbar benachbart ist.
  3. Struktur nach Anspruch 1, wobei eine natürliche Oxidschicht (44, 46, 52, 56, 60) der Metalloxid-Schichtstruktur (36, 140) der Metallisierungsstruktur (32, 138) unmittelbar benachbart ist, und wobei eine Metalloxidschicht (40, 42, 48, 50, 54, 58) der Metalloxid-Schichtstruktur (36, 140) der natürlichen Oxidschicht (44, 46, 52, 56, 60) unmittelbar benachbart ist.
  4. Struktur nach Anspruch 1, wobei eine natürliche Oxidschicht (44, 46, 52, 56, 60) der Metalloxid-Schichtstruktur (36, 140) der Metallisierungsstruktur (32, 138) unmittelbar benachbart ist, wobei die natürliche Oxidschicht (44, 46, 52, 56, 60) einer Metalloxidschicht (40, 42, 48, 50, 54, 58) der Metalloxid-Schichtstruktur (36, 140) unmittelbar benachbart ist.
  5. Struktur nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Metalloxid-Schichtstruktur (36, 140) nicht mehr als 20 nm beträgt.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Metalloxid-Schichtstruktur (36, 140) nicht mehr als 10 nm beträgt.
  7. Struktur nach Anspruch 5, wobei die Dicke einer Metalloxidschicht (40, 42, 48, 50, 54, 58) der Metalloxid-Schichtstruktur (36, 140) in einem Bereich von 5 nm bis 20 nm liegt.
  8. Struktur nach Anspruch 6, wobei die Dicke einer Metalloxidschicht (40, 42, 48, 50, 54, 58) der Metalloxid-Schichtstruktur (36, 140) in einem Bereich von 5 nm bis 10 nm liegt.
  9. Struktur, welche umfasst: einen integrierten Schaltungschip (119); ein Verkapselungsmaterial (134), welches den integrierten Schaltungschip (119) wenigstens seitlich verkapselt; eine erste dielektrische Schicht (30, 136) auf dem Verkapselungsmaterial (134) und einer aktiven Seite des integrierten Schaltungschips (119); eine Metallisierungsstruktur (32, 138) auf der ersten dielektrischen Schicht (30, 136), wobei die Metallisierungsstruktur (32, 138) mit der aktiven Seite des integrierten Schaltungschips (119) elektrisch gekoppelt ist; eine Haftschicht (36, 140) auf der Metallisierungsstruktur (32, 138), wobei die Haftschicht drei Schichten umfasst, die eine oder mehrere Metalloxidschichten (40, 42, 48, 50, 54, 58) und eine oder mehrere natürliche Oxidschichten umfassen; und eine zweite dielektrische Schicht (38, 142) auf der ersten dielektrischen Schicht (30, 136) und der Haftschicht (36, 140), wobei die zweite dielektrische Schicht (38, 142) aus einem photoempfindlichen Material besteht.
  10. Struktur nach Anspruch 9, wobei eine Metalloxidschicht (40, 42, 48, 50, 54, 58) der Haftschicht (36, 140) der Metallisierungsstruktur (32, 138) unmittelbar benachbart ist.
  11. Struktur nach Anspruch 9, wobei eine natürliche Oxidschicht (44, 46, 52, 56, 60) der Haftschicht (36, 140) der Metallisierungsstruktur (32, 138) unmittelbar benachbart ist, wobei eine Metalloxidschicht (40, 42, 48, 50, 54, 58) der Haftschicht (36, 140) der natürlichen Oxidschicht (44, 46, 52, 56, 60) unmittelbar benachbart ist.
  12. Struktur nach einem der Ansprüche 9 bis 11, wobei eine Dicke der Haftschicht (36, 140) nicht mehr als 20 nm beträgt.
  13. Struktur nach einem der Ansprüche 9 bis 12, wobei eine Dicke der Haftschicht (36, 140) nicht mehr als 10 nm beträgt.
  14. Struktur nach Anspruch 12, wobei eine Dicke einer Metalloxidschicht (40, 42, 48, 50, 54, 58) der Haftschicht (36, 140) in einem Bereich von 5 nm bis 20 nm liegt.
  15. Struktur nach Anspruch 13, wobei eine Dicke einer Metalloxidschicht (40, 42, 48, 50, 54, 58) der Haftschicht (36, 140) in einem Bereich von 5 nm bis 10 nm liegt.
  16. Verfahren, welches umfasst: Verkapseln eines integrierten Schaltungschips (119) mit einem Verkapselungsmaterial (134); Ausbilden einer dielektrischen Schicht (30, 136) über dem Verkapselungsmaterial (134) und dem integrierten Schaltungschip (119); Ausbilden einer Metallisierungsstruktur (32, 138) über der dielektrischen Schicht (30, 136); Behandeln der Metallisierungsstruktur (32, 138) mit einem sauerstoffhaltigen Plasma, wobei durch die Behandlung eine Metalloxidschicht (40, 42, 48, 50, 54, 58) mit einem Verhältnis von Metallatomen zu Sauerstoffatomen, welches 1:1 beträgt, über der Metallisierungsstruktur (32, 138) ausgebildet wird, wobei eine Dicke der Metalloxidschicht (40, 42, 48, 50, 54, 58) wenigstens 5 nm beträgt; und Ausbilden eines photoempfindlichen Materials über der Metalloxidschicht (40, 42, 48, 50, 54, 58), Entfernen eines natürlichen Oxids (44, 46, 52, 56, 60) von der Metallisierungsstruktur (32, 138) vor dem Behandeln der Metallisierungsstruktur (32, 138).
  17. Verfahren nach Anspruch 16, wobei die Dicke nicht mehr als 20 nm beträgt.
  18. Verfahren nach Anspruch 17, wobei die Dicke nicht mehr als 10 nm beträgt.
DE102015109751.6A 2015-02-13 2015-06-18 Metalloxid-schichtstruktur und verfahren zum ausbilden derselben Active DE102015109751B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562116170P 2015-02-13 2015-02-13
US62/116,170 2015-02-13
US14/697,380 2015-04-27
US14/697,380 US10153175B2 (en) 2015-02-13 2015-04-27 Metal oxide layered structure and methods of forming the same

Publications (2)

Publication Number Publication Date
DE102015109751A1 DE102015109751A1 (de) 2016-08-18
DE102015109751B4 true DE102015109751B4 (de) 2022-07-28

Family

ID=56551915

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015109751.6A Active DE102015109751B4 (de) 2015-02-13 2015-06-18 Metalloxid-schichtstruktur und verfahren zum ausbilden derselben

Country Status (5)

Country Link
US (5) US10153175B2 (de)
KR (1) KR101761008B1 (de)
CN (1) CN105895616B (de)
DE (1) DE102015109751B4 (de)
TW (1) TWI612594B (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153175B2 (en) 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
US9832865B2 (en) * 2016-04-26 2017-11-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and devices for providing increased routing flexibility in multi-layer printed circuit boards
US10014260B2 (en) 2016-11-10 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10269587B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
CN107507816A (zh) * 2017-08-08 2017-12-22 中国电子科技集团公司第五十八研究所 扇出型晶圆级多层布线封装结构
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
DE102018106038A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung
US11410918B2 (en) * 2017-11-15 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier
KR102486561B1 (ko) 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
KR102395199B1 (ko) 2018-02-22 2022-05-06 삼성전자주식회사 반도체 패키지
CN110429089B (zh) * 2019-08-15 2023-02-03 京东方科技集团股份有限公司 驱动背板及其制作方法、显示装置
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11948930B2 (en) 2020-04-29 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of manufacturing the same
DE102020131125A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpaket und Verfahren zum Herstellen desselben
US11996371B2 (en) * 2021-02-12 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplet interposer
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285230A1 (en) 2004-06-28 2005-12-29 Hyeong-Seob Kim Semiconductor package including a semiconductor device, and method of manufacturing the same
EP1171915B1 (de) 1999-04-16 2008-12-31 Micron Technology, Inc. Elektrische leiteranordnung für ein halbleiterbauelement und verfahren zu ihrer herstellung
US20140264853A1 (en) 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
US5565378A (en) * 1992-02-17 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution
US5753975A (en) * 1994-09-01 1998-05-19 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
US6155198A (en) * 1994-11-14 2000-12-05 Applied Materials, Inc. Apparatus for constructing an oxidized film on a semiconductor wafer
US5989999A (en) * 1994-11-14 1999-11-23 Applied Materials, Inc. Construction of a tantalum nitride film on a semiconductor wafer
JP2002321970A (ja) 2001-04-25 2002-11-08 Murata Mfg Co Ltd セラミック焼結体の製造方法および積層型セラミック電子部品の製造方法
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
CN101570854A (zh) 2008-04-28 2009-11-04 财团法人工业技术研究院 图案化金属氧化物层的制作方法
US8592992B2 (en) 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
JP5229026B2 (ja) 2009-03-16 2013-07-03 セイコーエプソン株式会社 発光素子、発光装置、表示装置および電子機器
TWI389223B (zh) * 2009-06-03 2013-03-11 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US7939421B2 (en) 2009-07-08 2011-05-10 Nanya Technology Corp. Method for fabricating integrated circuit structures
JP5355504B2 (ja) 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
TWI411075B (zh) * 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US9355975B2 (en) 2010-05-11 2016-05-31 Xintec Inc. Chip package and method for forming the same
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
CN204045565U (zh) 2013-07-24 2014-12-24 精材科技股份有限公司 晶片封装体
US9159556B2 (en) * 2013-09-09 2015-10-13 GlobalFoundries, Inc. Alleviation of the corrosion pitting of chip pads
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1171915B1 (de) 1999-04-16 2008-12-31 Micron Technology, Inc. Elektrische leiteranordnung für ein halbleiterbauelement und verfahren zu ihrer herstellung
US20050285230A1 (en) 2004-06-28 2005-12-29 Hyeong-Seob Kim Semiconductor package including a semiconductor device, and method of manufacturing the same
US20140264853A1 (en) 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer

Also Published As

Publication number Publication date
DE102015109751A1 (de) 2016-08-18
US10658195B2 (en) 2020-05-19
US10153175B2 (en) 2018-12-11
KR20160100196A (ko) 2016-08-23
US11854826B2 (en) 2023-12-26
US20180337062A1 (en) 2018-11-22
US20240096642A1 (en) 2024-03-21
CN105895616B (zh) 2019-03-08
TW201703162A (zh) 2017-01-16
KR101761008B1 (ko) 2017-07-24
CN105895616A (zh) 2016-08-24
US20200279750A1 (en) 2020-09-03
US11443957B2 (en) 2022-09-13
TWI612594B (zh) 2018-01-21
US20220359223A1 (en) 2022-11-10
US20160240480A1 (en) 2016-08-18

Similar Documents

Publication Publication Date Title
DE102015109751B4 (de) Metalloxid-schichtstruktur und verfahren zum ausbilden derselben
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102015106585B4 (de) Gehäuse mit UBM und Verfahren zum Bilden
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018130035B4 (de) Package und verfahren
DE102015105952B4 (de) Halbleitereinrichtung und Verfahren
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102013101192B4 (de) Halbleitergehäuse
DE102017117810A1 (de) Umverteilungsschichten in halbleiter-packages und verfahren zu deren herstellung
DE102019109592B4 (de) Die-stapel und deren ausbildungsverfahren
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102019129834B4 (de) Integriertes schaltungs-package und verfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102018127314A1 (de) Integriertes Schaltkreis-Package und Verfahren
DE102020107216A1 (de) Doppelseitiges Routing in 3D-SIP-Struktur
DE102021117899B3 (de) Verfahren zur herstellung eines integrierten schaltungs-packages
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102019126974B4 (de) Integriertes schaltungs-package und verfahren
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102017123326A1 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102023109817A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102018108409B4 (de) Integrierte schaltkreis-packages und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final