DE102019109592B4 - Die-stapel und deren ausbildungsverfahren - Google Patents

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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    • H01L2224/0554—External layer
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/1701—Structure
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
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Abstract

Verfahren, umfassend:Ausbilden eines Speicher-Die-Stapels (42), umfassend:Anordnen (310) eines ersten Speicher-Dies (42A) auf einer unteren dielektrischen Schicht;Ausbilden (308) einer ersten Mehrzahl von Metallpfosten (38A) über der unteren dielektrischen Schicht;Einkapseln (312) des ersten Speicher-Dies (42A) in ein erstes Einkapselungsmittel (50);Ausbilden (312) einer ersten Umverteilungsstruktur (41B), umfassend:Ausbilden einer ersten Mehrzahl von dielektrischen Schichten (34) über dem ersten Einkapselungsmittel (50); undAusbilden einer ersten Mehrzahl von Umverteilungsleitungen (36) in der ersten Mehrzahl von dielektrischen Schichten (34), wobei die erste Mehrzahl von Umverteilungsleitungen (36) elektrisch mit der ersten Mehrzahl von Metallpfosten (38A) und dem ersten Speicher-Die (42A) verbunden sind;Anordnen (314) eines zweiten Speicher-Dies (42B) über der ersten Umverteilungsstruktur (41B);Ausbilden einer zweiten Mehrzahl von Metallpfosten (38B) über der ersten Umverteilungsstruktur (41B), wobei die zweite Mehrzahl von Metallpfosten (38B) mit der ersten Mehrzahl von Metallpfosten (38A) elektrisch verbunden sind;Einkapseln des zweiten Speicher-Dies (42B) in ein zweites Einkapselungsmittel (50);Ausbilden einer zweiten Umverteilungsstruktur (41C), umfassend:Ausbilden einer zweiten Mehrzahl von dielektrischen Schichten (34) über dem zweiten Einkapselungsmittel (50); undAusbilden einer zweiten Mehrzahl von Umverteilungsleitungen (36) in der zweiten Mehrzahl von dielektrischen Schichten (34), wobei die zweite Mehrzahl von Umverteilungsleitungen (36) elektrisch mit der zweiten Mehrzahl von Metallpfosten (38B) und dem zweiten Speicher-Die (42B) verbunden sind,wobei das Verfahren ferner umfasst:Ausbilden (306) einer zusätzlichen Umverteilungsstruktur (41A), umfassend:Verdünnen (304) eines Halbleitersubstrats (22) eines Vorrichtungs-Dies (20'), sodass Durchkontaktierungen (26) an einer Rückseite des Vorrichtungs-Dies (20') freigelegt werden, die sich in das Halbleitersubstrat (22) erstrecken;Ausbilden einer zusätzlichen Mehrzahl von dielektrischen Schichten (34) über dem Vorrichtungs-Die (20'), wobei die untere dielektrische Schicht in der zusätzlichen Mehrzahl von dielektrischen Schichten (34) enthalten ist; undAusbilden einer zusätzlichen Mehrzahl von Umverteilungsleitungen (36) in der zusätzlichen Mehrzahl von dielektrischen Schichten (34), wobei die zusätzliche Mehrzahl von Umverteilungsleitungen (36) elektrisch mit den Durchkontaktierungen (26) verbunden sind,wobei die zusätzliche Umverteilungsstruktur (41A) auf der Rückseite des Vorrichtungs-Dies (20') ausgebildet ist.

Description

  • HINTERGRUND
  • Ein Hochleistungsrechensystem (HPC-System) umfasst häufig einen Speicherstapel mit hoher Bandbreite (HBM-Stapel), der an einen Logik-Die gebondet ist. Ein HBM-Stapel umfasst typischerweise eine Mehrzahl von Speicher-Dies, die zusammengestapelt sind, wobei die oberen Speicher-Dies durch Lötbonden oder Metall-Direktbonden durch Mikrohöcker mit den unteren Speicher-Dies gebondet sind. Silizium-Durchkontaktierungen (TSVs) werden in den Speicher-Dies ausgebildet, so dass die oberen Dies durch die TSVs mit dem Logik-Die elektrisch verbunden werden können. Die Druckschrift US 7 550 857 B1 offenbart eine Gehäusestruktur mit gestapelten Umverteilungsschichten (RDL), wobei eine RDL der ersten Ebene auf einem Substrat montiert ist und eine RDL der zweiten Ebene auf der RDL der ersten Ebene montiert ist. Die Druckschrift DE 10 2017 117 815 A1 offenbart ein Verfahren zum Bilden einer Gehäusestruktur, wobei ein Vorrichtungs-Dies an eine dielektrische Schicht gebondet und anschließend mit einem Einkapselungsmittel eingekapselt wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 bis 8 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Speicher-Die-Stapels gemäß einigen Ausführungsformen, der an einer Vorderseite eines Logik-Dies angebracht ist.
    • Die 9, 10, 11A und 11B zeigen die Querschnittsansichten von Die-Stapeln gemäß einigen Ausführungsformen.
    • Die 12 bis 18 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Speicher-Die-Stapels, der an einer Rückseite eines Logik-Dies angebracht ist, gemäß einigen Ausführungsformen.
    • Die 19 bis 25 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Speicher-Die-Stapels gemäß einigen Ausführungsformen, der an einer Rückseite eines Logik-Dies angebracht ist.
    • Die 26 und 27 zeigen die Querschnittsansichten eines beispielhaften Logik-Dies vor und nach dem Ausbilden von Verbindungen zu Silizium-Durchkontaktierungen (TSVs) gemäß einigen Ausführungsformen.
    • 28 zeigt die Querschnittsansicht eines beispielhaften Speicher-Dies gemäß einigen Ausführungsformen.
    • Die 29 bis 32 zeigen einige Details von Teilen der Struktur in 8 gemäß einigen Ausführungsformen.
    • 33 zeigt einen Prozessablauf zum Ausbilden eines Die-Stapels gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen sind ein Die-Stapel mit Speicher-Dies und das Verfahren zum Ausbilden desselben vorgesehen. Die Zwischenstufen bei der Ausbildung des Die-Stapels sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Die-Stapel einen Speicher-Die-Stapel, der an einen Vorrichtungs-Die wie etwa einen Logik-Die gebondet ist. Anstatt Silizium-Durchkontaktierungen (TSVs) in dem Speicher-Die auszubilden, werden Dielektrikums-Durchkontaktierungen in dem Einkapselungsmittel (wie z. B. einer Formmasse) zum Einkapseln der Speicher-Dies ausgebildet, und die TSVs werden zum Verbinden der Speicher-Dies mit dem Logik-Die verwendet. Wenn die TSVs in den Halbleitersubstraten der Speicher-Dies ausgebildet werden, verursachen die Halbleitersubstrate aufgrund der parasitären Kapazität zwischen den TSVs und den Halbleitersubstraten nachteilig eine Aufladung der TSVs. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Dielektrikums-Durchkontaktierungen in dem dielektrischen Einkapselungsmittel ausgebildet, und daher gibt es keine Aufladung. Da die Aufladung zu Signalabschwächung führen kann, wird durch Ausbilden der Dielektrikums-Durchkontaktierungen die Signalabschwächung vermieden.
  • Es versteht sich, dass Ausführungsformen in Bezug auf einen bestimmten Kontext beschrieben sind, nämlich einen Die-Stapel, der Speicher-Dies umfasst, die an einen Vorrichtungs-Die gebondet sind. Das Konzept der beschriebenen Ausführungsformen kann auch auf die Struktur und Verarbeitung anderer Strukturen angewendet werden, beispielsweise, ohne Einschränkung, die Ausbildung von Logik-Die-Stapeln, IO-Die-Stapeln oder Stapeln mit einer Mischung von einem oder mehreren Logik-Dies, IO-Dies, Speicher-Dies und dergleichen. Ausführungsformen, die hierin beschrieben sind, sind Beispiele, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen, und ein Fachmann wird leicht Modifikationen erkennen, die gemacht werden können, während er im erwogenen Umfang der unterschiedlichen Ausführungsformen bleibt. Gleiche Bezugszeichen und Ziffern in den folgenden Figuren beziehen sich auf gleiche Komponenten. Obwohl Ausführungsformen der Prozesse so beschrieben sein können, dass sie in einer bestimmten Reihenfolge ausgeführt werden, können andere Ausführungsformen der Prozesse in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 8 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Die-Stapels gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 33 gezeigten Prozessablauf 300 widergegeben.
  • In 1 ist ein Träger 30 bereitgestellt, und auf dem Träger 30 ist eine Trennfolie 32 ausgebildet. Der Träger 30 ist aus einem transparenten Material ausgebildet und kann ein Glasträger, ein keramischer Träger, ein organischer Träger oder dergleichen sein. Der Träger 30 kann eine runde Form in der Draufsicht und eine Größe eines Siliziumwafers aufweisen. Die Trennfolie 32 ist über dem Träger 30 ausgebildet und kann aus einem LTHC-Beschichtungsmaterial (Licht-Wärme-Wandlungsbeschichtungsmaterial) bestehen. Die Trennfolie 32 kann durch Beschichten auf den Träger 30 aufgebracht werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Trennfolie 32 unter der Wärme von Licht/Strahlung (wie einem Laserstrahl) zersetzt werden und kann somit den Träger 30 von der darauf ausgebildeten Struktur ablösen.
  • Ein Vorrichtungswafer 20 ist über der Trennfolie 32 angeordnet. Der entsprechende Prozess ist als Prozess 302 in dem in 33 gezeigten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen kann der Vorrichtungswafer 20 ein Logikwafer sein, der eine Mehrzahl von Logik-Dies 20' umfasst. Dementsprechend wird der Vorrichtungswafer 20 auch als Logikwafer bezeichnet, und die Vorrichtungs-Dies 20' werden im Folgenden auch als Logik-Dies bezeichnet. Gemäß alternativen Ausführungsformen ist der Vorrichtungswafer 20 eine andere Art von Wafer, beispielsweise ein Eingabe-Ausgabe-Wafer, ein Interposer-Wafer oder dergleichen. Gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung sind die Vorrichtungs-Dies 20' Hauptprozessor-Dies (CPU-Dies), Grafikprozessor-Dies (GPU-Dies), Mobilanwendungs-Dies, Mikrocontroller-Dies (MCU-Dies), Baseband-Dies (BB-Dies), Anwendungsprozessor-Dies (AP-Dies) oder ähnliches. Die Vorrichtung-Dies 20' umfassen ein Halbleitersubstrat 22 und eine Verbindungsstruktur 24, die auf dem Halbleitersubstrat 22 ausgebildet ist.
  • Die Verbindungsstruktur 24 ist schematisch in 1 gezeigt und einige Details gemäß einigen Beispielen sind in 26 gezeigt. Mit Bezug auf 26 umfasst der Vorrichtungswafer 20 das Substrat 22. Gemäß einigen Ausführungsformen ist das Substrat 22 ein Halbleitersubstrat, das ein kristallines Siliziumsubstrat umfassen oder sein kann, obwohl es andere Halbleitermaterialien wie Silizium-Germanium, Silizium-Kohlenstoff oder dergleichen umfassen kann. Gemäß einigen Ausführungsformen umfassen die Vorrichtungs-Dies 20' aktive Schaltungen 220, die aktive Vorrichtungen wie Transistoren (nicht gezeigt) umfassen, die an der oberen Fläche des Halbleitersubstrats 22 ausgebildet sind. Gemäß einigen Ausführungsformen, bei denen der Wafer 20 ein Interposer-Wafer ist, gibt es keine Schaltungen an der oberen Fläche des Wafers 20. Durchkontaktierungen (manchmal als Substrat-Durchkontaktierungen (TSVs) bezeichnet) 26 können so ausgebildet sein, dass sie sich in das Substrat 22 erstrecken. Die TSVs 26 werden auch manchmal als Silizium-Durchkontaktierungen bezeichnet, wenn sie in einem Siliziumsubstrat ausgebildet sind. Jede der TSVs 26 kann von einer Isolationsauskleidung 28 umgeben sein, die aus einem Dielektrikum wie Siliziumoxid, Siliziumnitrid oder dergleichen besteht. Die Isolationsauskleidungen 28 isolieren die zugehörigen TSVs 26 vom Halbleitersubstrat 22. Die TSVs 26 und die Isolationsauskleidungen 28 erstrecken sich von einer oberen Fläche des Halbleitersubstrats 22 zu einem mittleren Niveau zwischen der oberen Fläche und der unteren Fläche des Halbleitersubstrats 22.
  • Die Verbindungsstruktur 24 ist über dem Halbleitersubstrat 22 ausgebildet. Die Verbindungsstruktur 24 kann eine Mehrzahl von dielektrischen Schichten 224 umfassen. Metallleitungen 228 und Durchkontaktierungen 226 sind in den dielektrischen Schichten 224 ausgebildet und elektrisch mit den TSVs 26 und Schaltungen 220 verbunden. Gemäß einigen Ausführungsformen sind die dielektrischen Schichten 224 aus Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Kombinationen davon und/oder Mehrfachschichten davon ausgebildet. Die dielektrischen Schichten 224 können eine oder mehrere Zwischenmetall-Dielektrikumsschichten (IMD-Schichten) umfassen, die aus Low-k-Dielektrika mit niedrigen k-Werten ausgebildet sind, die beispielsweise niedriger als etwa 3,0 sein können oder im Bereich zwischen etwa 2,5 und etwa 3,0 liegen können.
  • Elektrische Verbinder 230 sind an der oberen Fläche der Vorrichtungs-Dies 20' ausgebildet. Gemäß einigen Ausführungsformen umfassen die elektrischen Verbinder 230 Metallsäulen, Metallpads, Metallhöcker (manchmal als Mikrohöcker bezeichnet) oder dergleichen. Das Material der elektrischen Verbinder 230 kann Nicht-Lot-Materialien umfassen, die Kupfer, Nickel, Aluminium, Gold, Mehrfachschichten davon, Legierungen davon oder dergleichen umfassen und sein können. Die elektrischen Verbinder 230 können durch einige weitere leitfähige Merkmale (nicht gezeigt), wie etwa ohne Einschränkung Aluminiumpads, Nachpassivierungsverbindungen (PPIs) oder dergleichen, und durch die Metallleitungen 228 und die Durchkontaktierungen 226 elektrisch mit den integrierten Schaltungen 220 verbunden sein. Zwischen den elektrischen Verbindern 230 und den Metallleitungen 228 können sich auch dielektrische Schichten befinden, wie beispielsweise low-k-dielektrische Schichten, Passivierungsschichten (Schichten ohne niedrigen k-Wert), Polymerschichten oder dergleichen. Die elektrischen Verbinder 230 können in einer dielektrischen Schicht 232 eingekapselt sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 232 eine Polymerschicht, die beispielsweise aus Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen ausgebildet ist.
  • Gemäß einigen Ausführungsformen können, wie auch in 26 gezeigt ist, anstelle der elektrischen Verbinder 230 als oberstem leitfähigem Merkmal des Vorrichtungs-Dies 20' Metallpfosten 38 ausgebildet werden, die über den Rest des Vorrichtungs-Dies 20' (des Wafers 20) hinausragen. Die Metallpfosten 38 sind gestrichelt gezeigt, um anzudeuten, dass sie in diesem Stadium oder in dem in 3 gezeigten Schritt ausgebildet werden können. Gemäß einigen Ausführungsformen wird die dielektrische Schicht 232 nicht ausgebildet, und die Metallpfosten 38 werden direkt auf den Metallpads 233 ausgebildet. Wenn diese Ausführungsformen verwendet werden, wird der in 3 gezeigte Prozess zum Ausbilden der Metallpfosten 38 übersprungen.
  • In der gesamten Beschreibung wird die Seite des Halbleitersubstrats 22 mit den aktiven Schaltungen 220 und der Verbindungsstruktur 24 als eine Vorderseite (oder aktive Seite) des Halbleitersubstrats 22 bezeichnet und die gegenüberliegende Seite wird als Rückseite (oder inaktive Seite) des Halbleitersubstrats 22 bezeichnet. Zudem wird die Vorderseite des Halbleitersubstrats 22 auch als Vorderseite (oder aktive Seite) des Vorrichtungs-Dies 20' (und des Wafers 20) bezeichnet, und die Rückseite des Halbleitersubstrats 22 wird auch als Rückseite (oder inaktive Seite) des Vorrichtungs-Dies 20' (des Wafers 20) bezeichnet.
  • Wieder bezugnehmend auf 1 ist der Wafer 20 mit der Vorderseite in Richtung des Trägers 30 angeordnet. Die Details der Verbindungsstruktur 24 sind nicht gezeigt und können unter Bezugnahme auf 26 gefunden werden. Als nächstes wird, wie in 2 gezeigt, das Substrat 22 beispielsweise in einem chemischmechanischen Polierprozess (CMP-Prozess) oder einem mechanischen Polierprozess verdünnt. Infolgedessen werden die TSVs 26 freigelegt. Der entsprechende Prozess ist als Prozess 304 in dem in 33 gezeigten Prozessablauf gezeigt.
  • 3 zeigt die Ausbildung einer Umverteilungsstruktur 41 (41A), die dielektrische Schichten 34 (beispielsweise 34A und 34B) und Umverteilungsleitungen (RDLs) 36 umfasst. Der entsprechende Prozess ist als Prozess 306 in dem in 33 gezeigten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen sind die dielektrische Schichten 34 aus Polymeren wie PBO, Polyimid oder dergleichen ausgebildet. Das Ausbildungsverfahren umfasst ein Beschichten einer dielektrischen Schicht 34 in fließfähiger Form und dann ein Härten der entsprechenden dielektrischen Schicht. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die dielektrischen Schichten 34 aus anorganischen Dielektrika wie Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Mehrfachschichten davon, Kombinationen davon oder dergleichen ausgebildet. Das Ausbildungsverfahren kann ein Beschichten, chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder andere anwendbare Abscheidungsverfahren umfassen. Die dielektrischen Schichten 34 können die dielektrischen Schichten 34A und 34B umfassen, und abhängig von Routing-Anforderungen können mehr dielektrische Schichten ausgebildet werden.
  • Die RDLs 36 werden so ausgebildet, dass sie Durchkontaktierungsabschnitte, die sich in die dielektrische Schicht 34A erstrecken, und Leiterbahnabschnitte über der dielektrischen Schicht 34A aufweisen. Der Ausbildungsprozess kann ein Strukturieren der dielektrischen Schicht 34A zum Ausbilden von Öffnungen umfassen, wobei TSVs 26 durch die Öffnungen freigelegt werden, ein Ausbilden einer deckenden Metall-Keimschicht (nicht gezeigt), Ausbilden und Strukturieren einer Plattierungsmaske (beispielsweise eines Photoresists) so, dass einige Abschnitte der Metall-Keimschicht freigelegt sind, Plattieren der RDLs 36 in den Öffnungen in der Plattierungsmaske, Entfernen der Plattierungsmaske und Ätzen der Abschnitte der Metall-Keimschicht, die zuvor von der Plattierungsmaske bedeckt waren. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Metall-Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Das Ausbilden der Metall-Keimschicht kann zum Beispiel PVD umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das plattierte Material Kupfer oder eine Kupferlegierung. Das Plattieren kann elektrochemisches Plattieren oder stromloses Plattieren umfassen. In der gesamten Beschreibung werden die dielektrischen Schichten 34 und die darin ausgebildeten RDLs 36 zusammen als Umverteilungsstruktur 41 bezeichnet.
  • Obwohl eine Schicht von RDLs 36 gezeigt ist, können mehrere Schichten von RDLs ausgebildet werden. Nun werden Metallpfosten 38 ausgebildet. Der entsprechende Prozess ist als Prozess 308 in dem in 33 gezeigten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen umfasst der Ausbildungsprozess ein Strukturieren einer dielektrischen Schicht 34B, um Öffnungen auszubilden, wobei einige Kontaktstellenabschnitte der RDLs 36 durch die Öffnungen freigelegt werden, Ausbilden einer deckenden Metall-Keimschicht (nicht gezeigt), Ausbilden und Strukturieren einer weiteren Plattierungsmaske (wie etwa eines Photoresists) so, dass einige Abschnitte der Metall-Keimschicht freigelegt sind, Plattieren der Metallpfosten 38 in den Öffnungen in der Plattierungsmaske, Entfernen der Plattierungsmaske und Ätzen der Abschnitte der Metall-Keimschicht, die zuvor von der Plattierungsmaske bedeckt waren, um die Metallpfosten 38 auszubilden. Durchkontaktierungen 40 werden auch in demselben Prozess zum Ausbilden der Metallpfosten 38 ausgebildet und erstrecken sich in die dielektrische Schicht 34B.
  • 4 zeigt ein Anordnen von Ebene-1-Speicher-Dies 42. Der entsprechende Prozess ist als Prozess 310 in dem in 33 gezeigten Prozessablauf gezeigt. Die Speicher-Dies 42 können an den dielektrischen Schichten 34 durch Die-Befestigungsfolien (DAFs) 44 befestigt werden, bei denen es sich um Klebefolien handelt. Die DAFs 44 können vorab an den entsprechenden Wafern befestigt werden, die die Speicher-Dies 42 aufweisen, bevor die Wafer in die Speicher-Dies 42 zersägt werden. Die Speicher-Dies 42 können Halbleitersubstrate (240, 28) mit einer rückseitigen Oberfläche (der nach unten gerichteten Oberfläche) aufweisen, die in körperlichem Kontakt mit den jeweiligen DAFs 44 steht. Da sich der Träger 30 auf Waferebene befindet, werden, obwohl zwei Speicher-Dies 42 als Gruppe gezeigt sind, eine Mehrzahl von identischen Speichergruppen über der Umverteilungsstruktur 41 angeordnet, wobei jede der Gruppen einen der Vorrichtungs-Dies 20' überlappt. Es können auch mehr Speicher-Dies in einer Gruppe vorhanden sein, wie beispielsweise 4, 6, 8 oder mehr.
  • Die Details der Speicher-Dies 42 sind in 4 nicht gezeigt, und einige der Details sind in 28 gemäß einigen Ausführungsformen der vorliegenden Offenbarung gezeigt. 28 zeigt zusätzlich zu dem Speicher-Die 42 auch einige weitere Abschnitte, die in nachfolgenden Absätzen beschrieben werden. Der Speicher-Die 42 kann das Halbleitersubstrat 240 und integrierte Schaltungen 242 umfassen, die aktive Vorrichtungen wie Transistoren, Dioden oder dergleichen umfassen können. Es sind keine Durchkontaktierungen vorhanden, die das Halbleitersubstrat 240 durchdringen. Die Speicher-Dies 42 können Speicher wie dynamischen Direktzugriffsspeicher (DRAM), statischen Direktzugriffsspeicher (SRAM) oder andere Arten von Speicher umfassen. Zum Beispiel zeigt 28 einige Stapelkondensatoren, die in DRAMs verwendet werden können. Ein oberes Kontaktmetall (CTM) 252 und ein unteres Kontaktmetall 250 sind ebenfalls gezeigt. Gemäß einigen Ausführungsformen wird das untere Kontaktmetall 250 als die Bitleitung verwendet und Wortleitungen 256 können in das Halbleitersubstrat 240 eingebettet sein. Eine Verbindungsstruktur 244 ist über dem Substrat 240 ausgebildet und kann dielektrische Schichten, Metallleitungen, Durchkontaktierungen und dergleichen umfassen. Die dielektrischen Schichten können low-k-dielektrische Schichten und/oder nicht-low-k-dielektrische Schichten umfassen. Gemäß einigen Ausführungsformen umfasst die Verbindungsstruktur 244 eine Mehrzahl von Metallschichten, wie beispielsweise M1, M2, M3 und M4 (oder mehr), wie in 28 gezeigt. Eine Passivierungsschicht 246, die aus einem Nicht-Low-k-Dielektrikum wie etwa undotiertem Silikatglas, Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon ausgebildet ist, ist über der Verbindungsstruktur 244 ausgebildet. Metallpads 248, die Abschnitte der Metallschicht M4 sein können, sind über den Metallleitungen und Durchkontaktierungen in der Verbindungsstruktur 244 ausgebildet und elektrisch mit diesen verbunden. Die Metallpads 248 können zum Beispiel aus Aluminium-Kupfer ausgebildet sein. Elektrische Verbinder 48, die aus Kupfer, Nickel, Titan oder dergleichen bestehen können, können über den Metallpads 248 ausgebildet und mit diesen verbunden sein. Eine dielektrische Schicht 46, die aus PBO, Polyimid oder dergleichen bestehen kann, kann zum Einkapseln der elektrischen Verbinder 48 ausgebildet sein.
  • Unter erneuter Bezugnahme auf 4 werden die Speicher-Dies 42 und die Metallpfosten 38 in einem Einkapselungsmittel 50 eingekapselt. Der entsprechende Prozess ist als Prozess 312 in dem in 33 gezeigten Prozessablauf gezeigt. Das Einkapselungsmittel 50 füllt die Lücken zwischen benachbarten Metallpfosten 38 und die Lücken zwischen den Metallpfosten 38 und den Speicher-Dies 42. Das Einkapselungsmittel 50 kann eine Formmasse, eine Formfüllung, ein Epoxidharz und/oder ein Harz umfassen. Die obere Fläche des Einkapselungsmittels 50 liegt höher als die oberen Enden der elektrischen Verbinder 48 und der Metallpfosten 38. Wenn es aus einer Formmasse besteht, kann das Einkapselungsmittel 50 ein Basismaterial, das ein Polymer, ein Harz, ein Epoxidharz oder dergleichen sein kann, und Füllstoffpartikel in dem Basismaterial umfassen. Die Füllstoffpartikel können dielektrische Partikel aus SiO2, Al2O3, Siliziumdioxid oder dergleichen sein und können Kugelformen aufweisen. Die kugelförmigen Füllstoffpartikel können auch mehrere unterschiedliche Durchmesser aufweisen.
  • In einem nachfolgenden Schritt wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um das Einkapselungsmittel 50 und die Speicher-Dies 42 zu verdünnen, bis die Metallpfosten 38 und die elektrischen Verbinder 48 freigelegt sind. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Metallpfosten 38 im Wesentlichen bündig (koplanar) mit den oberen Flächen der elektrischen Verbinder 48 und im Wesentlichen koplanar mit der oberen Fläche des Einkapselungsmittels 50. Die Metallpfosten 38 werden in den folgenden Absätzen alternativ als Durchkontaktierungen 38 bezeichnet, da sie das Einkapselungsmittel 50 durchdringen.
  • 5 zeigt die Ausbildung einer weiteren Umverteilungsstruktur 41 (41B), die RDLs 36 und dielektrische Schichten 34 umfasst. Der entsprechende Prozess ist als Prozess 314 in dem in 33 gezeigten Prozessablauf gezeigt. Um zwischen verschiedenen Ebenen der Umverteilungsstruktur 41 zu unterscheiden, wird die Umverteilungsstruktur 41 unter den Speicher-Dies 42 als (Ebene-1-) Umverteilungsstruktur 41A bezeichnet, und die Umverteilungsstruktur 41 über den Speicher-Dies 42 wird als (Ebene-2-) Unterverteilungsstruktur 41B bezeichnet. Auch sind die gezeigten Ebene-1-Speicher-Dies 42 als Speicher-Dies 42A bezeichnet und die gezeigten Durchkontaktierungen 38 können als (Ebene-1-) Durchkontaktierungen 38A bezeichnet werden.
  • Die RDLs 36 in der Ebene-2-Umverteilungsstruktur 41B sind elektrisch mit den Durchkontaktierungen 38A und den elektrischen Verbindern 48 in den Speicher-Dies 42 verbunden. Dementsprechend verbinden die Durchkontaktierungen 38A die Speicher-Dies 42 elektrisch mit dem Vorrichtungs-Die 20'. Es versteht sich, dass die RDLs 36 schematisch gezeigt sind, während die RDLs 36 die Durchkontaktierungen 38 und die elektrischen Verbinder 48 nicht elektrisch kurzschließen. Stattdessen können verschiedene Durchkontaktierungen 38 mit verschiedenen elektrischen Verbindern 48 über unterschiedliche RDLs 36 verbunden sein. In ähnlicher Weise schließen die RDLs 36 die elektrischen Verbinder 48 nicht elektrisch kurz.
  • 6 zeigt ein Ausbilden/Verkleben mehrerer Ebenen von Speicher-Dies 42 (beispielsweise 42B, 42C und 42D), Durchkontaktierungen 38 (beispielsweise 38B, 38C und 38D) und Umverteilungsstrukturen 41 (beispielsweise 41C, 41D und 41E) usw. Der entsprechende Prozess ist als Prozess 316 in dem in 33 gezeigten Prozessablauf gezeigt. Die Ausbildungsprozesse und die jeweiligen Materialien können unter Bezugnahme auf die Beschreibung der 3 bis 5 gefunden werden und werden daher hier nicht wiederholt. Die Speicher-Dies 42C und 42D können mit den Speicher-Dies 42A und 42B identisch sein oder sich von diesen unterscheiden. Im Endergebnis sind alle Speicher-Dies 42 elektrisch und signalmäßig mit dem jeweiligen darunterliegenden Vorrichtungs-Die 20' verbunden. In der gesamten Beschreibung werden die Merkmale über der Trennfolie 32 in Kombination gemeinsam als rekonstruierter Wafer 54 bezeichnet.
  • Der rekonstruierte Wafer 54 wird dann beispielsweise von dem Träger 30 gelöst, indem ein Laserstrahl auf die Trennfolie 32 projiziert wird. Die Trennfolie 32 zersetzt sich unter der Hitze des Laserstrahls. Der resultierende rekonstruierte Wafer 54 ist in 7 gezeigt. Als nächstes wird, wie in 8 gezeigt, gemäß einigen Ausführungsformen eine Umverteilungsstruktur 52 auf der Verbindungsstruktur 24 des Vorrichtungs-Dies 20' ausgebildet. Der entsprechende Prozess ist als Prozess 318 in dem in 33 gezeigten Prozessablauf gezeigt. Gemäß alternativen Ausführungsformen wird die Ausbildung der Umverteilungsstruktur 52 übersprungen. Dementsprechend ist der Prozess 318 in 33 durch gestrichelte Linien gezeigt, um anzuzeigen, dass er durchgeführt werden kann, aber nicht muss. Vor der Ausbildung der Umverteilungsstruktur 52 wird die dielektrische Schicht 232 (26), die die elektrischen Verbinder 230 bedeckt, verdünnt, bis die elektrischen Verbinder 230 freigelegt sind. Die Details der Umverteilungsstruktur 52 sind nicht gezeigt. Die Umverteilungsstruktur 52 kann zum Beispiel unter Verwendung eines ähnlichen Prozesses und ähnlicher Materialien wie zum Ausbilden der Umverteilungsstruktur 41 ausgebildet werden. Die Umverteilungsstruktur 52 umfasst dielektrische Schichten und Umverteilungsleitungen in den dielektrischen Schichten. Elektrische Verbinder 55 werden dann auf der Umverteilungsstruktur 52 ausgebildet und sind durch die Umverteilungsstruktur 52 mit dem Vorrichtungs-Die 20' elektrisch verbunden. Der entsprechende Prozess ist als Prozess 320 in dem in 33 gezeigten Prozessablauf gezeigt. Die elektrischen Verbinder 55 können Metallsäulen, Lotbereiche, Under-Bump-Metallurgien (UBMs) und dergleichen umfassen.
  • 27 zeigt den Vorrichtungs-Die 20' nach der Ausbildung der Umverteilungsstruktur 52 und der elektrischen Verbinder 55 gemäß einigen Ausführungsformen. Die Umverteilungsstrukturen und der Speicher-Die-Stapel über dem Vorrichtungs-Die 20' sind nicht gezeigt.
  • Wieder mit Bezug auf 8 wird der rekonstruierte Wafer 54 in einem Die-Sägeprozess vereinzelt. Der entsprechende Prozess ist als Prozess 322 in dem in 33 gezeigten Prozessablauf gezeigt. Zum Beispiel kann eine Klinge die Ritzlinien zwischen den Vorrichtungs-Dies 20' durchsägen, um den rekonstruierten Wafer 54 in eine Mehrzahl von identischen Packungen 54' aufzuteilen, die jeweils die gemäß einigen Beispielen gezeigte Struktur haben. Die Packung 54' kann dann mit einer weiteren Packungskomponente (nicht gezeigt) gebondet werden, beispielsweise einem Interposer, einem Packungssubstrat, einer Leiterplatte oder dergleichen, wobei beispielsweise eine Unterfüllung dazwischen angeordnet wird.
  • In 8 sind die Durchkontaktierungen 38 so gezeigt, dass sie gemeinsame Signalkanäle bilden, die von allen Ebenen von Speicher-Dies 42 geteilt werden. Gemäß alternativen Ausführungsformen kann jeder der Speicher-Dies 42 seinen eigenen Signalkanal (Signalkanäle) aufweisen, und einige der Durchkontaktierungen 38 können mit einer oder einigen (aber nicht allen) Ebenen von Speicher-Dies 42 verbunden sein.
  • 28 zeigt die vergrößerte Ansicht des Bereichs 91 in 8 gemäß einigen Ausführungsformen. In der vergrößerten Ansicht ist der Speicher-Die 42 in dem Einkapselungsmittel 50 eingekapselt, und die oberen Flächen der Metallpads 48 sind mit der oberen Fläche der Durchkontaktierung 38 koplanar. Die Umverteilungsstruktur 41 ist über dem Speicher-Die 42 und den Durchkontaktierungen 38 ausgebildet. Obwohl eine Schicht von RDLs 36 gezeigt ist, kann es eine Mehrzahl von Schichten (etwa zwei Schichten, drei Schichten oder mehr) von RDLs 36 geben.
  • Die 29 bis 32 zeigen die vergrößerten Ansichten des Bereichs 92 in 8 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf 29 klebt die DAF 44 den Speicher-Die 42 an die obere dielektrische Schicht 34 in der Umverteilungsstruktur 41. Die RDL 36 weist einen Durchkontaktierungsabschnitt auf, der eine obere Fläche des Metallpads 48 berührt, das sich in der dielektrischen Schicht 46 befindet. Die dielektrische Schicht 46 kann eine Polymerschicht sein, die aus Polyimid, PBO oder dergleichen ausgebildet sein kann. Das Metallpad 248 kann ein aluminiumhaltiges Metallpad sein, das gemäß einigen Ausführungsformen ein Aluminium-Kupferpad sein kann. Alternativ kann das Metallpad 248 aus anderen Materialien wie Kupfer oder einer Kupferlegierung ausgebildet sein. Die Passivierungsschicht 246 kann aus Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder Kombinationen davon ausgebildet sein.
  • 30 zeigt die vergrößerte Ansicht des Bereichs 92 in 8 gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 29 gezeigten Ausführungsformen, mit der Ausnahme, dass die obere Metallschicht, die die gleiche Metallschicht ist, die die Metallpads 48 umfasst, auch zum Routen verwendet wird. Alternativ ausgedrückt gibt es Metallleitungen, die sich auf dem gleichen Niveau wie die Metallpads 48 befinden und gleichzeitig wie diese ausgebildet werden, wobei sich die Metallleitungen, wie schematisch gezeigt, horizontal so erstrecken können, dass sie die elektrischen Signale übertragen. Dementsprechend wird die Metallschicht, in der sich Metallpads 48 befinden, als eine der Metallschichten (zum Routen) in dem Speicher-Die 42 betrachtet. Gemäß einigen Ausführungsformen sind die Metallpads 248, auf denen die Metallpads 48 und die entsprechende Durchkontaktierung gelandet werden, Aluminiumpads oder Aluminium-Kupferpads.
  • 31 zeigt die vergrößerte Ansicht des Bereichs 92 in 8 gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 29 gezeigten Ausführungsformen, mit der Ausnahme, dass zwei Schichten von RDLs 36 als Beispiel gezeigt sind.
  • 32 zeigt die vergrößerte Ansicht des Bereichs 92 in 8 gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 29 gezeigten Ausführungsformen, mit der Ausnahme, dass keine Aluminiumpads direkt unter den Metallpads 48 ausgebildet sind. Vielmehr sind die Durchkontaktierungsabschnitte der Metallpads 48 auf den Kupferpads in der oberen Metallschicht (beispielsweise M3) gelandet.
  • In der in 8 gezeigten Struktur umfassen die Speicher-Dies 42 keine Substrat-Durchkontaktierungen in den jeweiligen Halbleitersubstraten. Die elektrische Verbindung der Speicher-Dies der oberen Ebenen mit dem Vorrichtungs-Die 20' wird durch die Durchkontaktierungen 38 hergestellt. Da die Durchkontaktierungen 38 in dem Einkapselungsmittel 50 ausgebildet sind, das aus einem Dielektrikum besteht, gibt es keine parasitäre Kapazität zwischen den Durchkontaktierungen 38 und dem Einkapselungsmittel 50 (anders als zwischen TSVs und Halbleitersubstraten) und die resultierende Packung ist auch frei von Aufladung, die in den Silizium-Durchkontaktierungen vorhanden sein kann.
  • Die 9, 10, 11A und 11B zeigen Packungen 54', die gemäß alternativen Ausführungsformen ausgebildet sind. Wenn nicht anders angegeben, sind die Materialien und die Ausbildungsprozesse der Komponenten in diesen Ausführungsformen (und den in den 12 bis 28 gezeigten Ausführungsformen) im Wesentlichen die gleichen wie die ähnlicher Komponenten, die in den in den 1 bis 8 gezeigten Ausführungsformen mit gleichen Bezugszeichen bezeichnet sind. Die Details bezüglich des Ausbildungsprozesses und der Materialien der in den 9 bis 28 gezeigten Komponenten können somit in der Beschreibung der in den 1 bis 8 gezeigten Ausführungsform gefunden werden.
  • In den oben beschriebenen Ausführungsformen sind die Durchkontaktierungen 38 zwischen den Speicher-Dies 42 ausgebildet, und die TSVs 26 sind in der Mitte des Vorrichtungs-Dies 20' ausgebildet. Dementsprechend benötigt die resultierende Struktur keine langen horizontalen RDLs, um die TSVs 26 mit den Durchkontaktierungen 38 zu verbinden. 9 zeigt eine Ausführungsform, die den in 8 gezeigten Ausführungsformen ähnelt, mit der Ausnahme, dass ein einzelner Speicher-Die 42 in jeder Ebene und über jedem der Vorrichtungs-Dies 20' vorhanden sein kann und dass die Durchkontaktierungen 38 dementsprechend auf den gegenüberliegenden Seiten des Speicher-Dies 42 ausgebildet sind. Gemäß einigen Ausführungsformen sind die TSVs 26 wie gezeigt in der Mitte des Vorrichtungs-Dies 20' ausgebildet. Gemäß alternativen Ausführungsformen können die TSVs 26 in Bereichen 57 ausgebildet sein, die nahe an den Rändern des Vorrichtungs-Dies 20' liegen, um die Längen der seitlichen Umverteilungsleitungen in der Umverteilungsstruktur 41A zu verringern.
  • 10 zeigt eine Ausführungsform, die den in 8 gezeigten Ausführungsformen ähnelt, mit der Ausnahme, dass die Durchkontaktierungen 38 auf den gegenüberliegenden Seiten der Speicher-Dies 42 anstatt zwischen den Speicher-Dies 42 ausgebildet sind. Gemäß einigen Ausführungsformen können die TSVs 26 nahe an den Rändern des Vorrichtungs-Dies 20' ausgebildet sein. Anstatt einen einzelnen Speicher-Die 42 in jeder Ebene anzuordnen, kann die Funktionalität des einzelnen Speicher-Dies auf zwei Speicher-Dies aufgeteilt sein, und die Speicher-Dies 42 können nahe an den gegenüberliegenden Rändern der Vorrichtungs-Dies 20' angeordnet sein, so dass die Längen der horizontalen RDLs 36 verkürzt werden können. Diese Ausführungsformen können angewendet werden, wenn der Vorrichtungs-Die 20' eine laterale Größe hat, die viel größer als die laterale Größe des Speicher-Dies 42 ist. In ähnlicher Weise können die TSVs 26 wie gezeigt in der Mitte des Vorrichtungs-Dies 20' ausgebildet sein, oder sie können in Bereichen 57 ausgebildet sein, die nahe an den Rändern des Vorrichtungs-Dies 20' liegen, um die Längen der seitlichen Umverteilungsleitungen 36 in der Umverteilungsstruktur 41A zu verringern.
  • 11A zeigt eine Ausführungsform, die den in 8 gezeigten Ausführungsformen ähnelt, mit der Ausnahme, dass in jeder Schicht Speicherpackungen 43 anstelle von Speicher-Dies angeordnet sind. Die Speicherpackungen 43 können identisch sein oder sich voneinander unterscheiden. Jede der Speicherpackungen 43 kann einen Speicher-Die 42' und einen Speicher-Die 42" umfassen, die gleich oder voneinander verschieden sein können. Jeder der Speicher-Dies 42' und 42" kann in einem Einkapselungsmittel 58 eingekapselt sein, das beispielsweise eine Formmasse sein kann. Das Einkapselungsmittel 58 kann auch ein Basismaterial wie Epoxidharz, Harz, Polymer oder dergleichen und Füllstoffpartikel darin umfassen. Die Füllstoffpartikel können kugelförmig sein und unterschiedliche Durchmesser haben. Umverteilungsstrukturen 41', die ähnlich wie die Umverteilungsstrukturen 41 ausgebildet sein können, sind über den darunterliegenden Speicher-Dies 42' und 42" ausgebildet und elektrisch mit diesen verbunden. Die Umverteilungsstrukturen 41' können auch dielektrische Schichten und RDLs darin umfassen. Durchkontaktierungen 61 können in dem oberen Einkapselungsmittel 58 ausgebildet sein und die Speicher-Dies 42' mit den RDLs 36 in den Umverteilungsstrukturen 41 elektrisch verbinden.
  • 11B zeigt eine Ausführungsform, die den in 8 gezeigten Ausführungsformen ähnelt, mit der Ausnahme, dass die Speicher-Dies 42 nach unten und nicht nach oben ausgerichtet sind. Dementsprechend können einige der Speicher-Dies 42, wie beispielsweise die Ebene-3- und Ebene-4-Dies, die entsprechenden Durchkontaktierungen 38 überlappen, die diese Speicher-Dies 42 mit dem Vorrichtungs-Die 20' verbinden. Darüber hinaus kann jedes der Bondpads 48 eine Mehrzahl von Durchkontaktierungen 38 auf unterschiedlichen Ebenen überlappen. Einige weitere Bondpads 48 einiger Speicher-Dies (wie der Ebene-1- und die Ebene-2-Dies) können immer noch mit horizontalen RDLs 36 verbunden sein.
  • Die 12 bis 18 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Die-Stapels gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in den 1 bis 10, 11A und 11B gezeigten Ausführungsformen, mit der Ausnahme, dass die Speicher-Dies an der Vorderseite (anstatt an der Rückseite) eines Vorrichtungs-Dies angebracht sind. Bezugnehmend auf 12 ist ein Vorrichtungswafer 20 vorgesehen, der Vorrichtungs-Dies 20' umfasst. Die Vorderseite des Vorrichtungswafers 20 ist so gezeigt, dass sie nach oben zeigt, wobei sich eine Verbindungsstruktur 24 über einem Halbleitersubstrat 22 und TSVs 26 befindet. Wie in 26 gezeigt, die einige Details der Verbindungsstruktur 24 zeigt, sind in der Verbindungsstruktur 24 elektrische Verbinder 230 durch eine dielektrische Schicht 232 bedeckt. Ein Planarisierungsprozess wird dann durchgeführt, um die dielektrische Schicht 232 zu verdünnen, bis die elektrischen Verbinder 230 freigelegt sind.
  • Als nächstes werden mit Bezug auf 13 eine Ebene-1-Umverteilungsstruktur 41 und Metallpfosten 38 ausgebildet. Die Ausbildungsprozesse und Materialien gleichen im Wesentlichen den in den vorhergehenden Ausführungsformen beschriebenen und werden hier nicht wiederholt. Einige Umverteilungsleitungen 36 können mit einigen elektrischen Verbindern 230 wie in 26 gezeigt in körperlichem Kontakt stehen.
  • 14 zeigt ein Anordnen von Ebene-1-Speicher-Dies 42 und das Einkapseln der Speicher-Dies 42 und Metallpfosten 38 in einem Einkapselungsmittel 50. Ein Planarisierungsprozess wird dann an dem Einkapselungsmittel 50 durchgeführt, um die Metallpfosten 38 und elektrische Verbinder 48 freizulegen. Als nächstes wird, wie in 15 gezeigt, eine Ebene-2-Umverteilungsstruktur 41 ausgebildet. In nachfolgenden Prozessen werden mehr Ebenen von Metallpfosten 38, Einkapselungsmittel 50 und Umverteilungsstrukturen 41 ausgebildet, und die sich ergebende Struktur ist in 16 gezeigt, wobei diese Struktur nachfolgend als rekonstruierter Wafer 54 bezeichnet wird.
  • Mit Bezug auf 17, die den rekonstruierten Wafer 54 im Vergleich zu 16 auf den Kopf gestellt zeigt, wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, bis die TSVs 26 freigelegt sind. Als nächstes wird, wie in 18 gezeigt, eine Umverteilungsstruktur 52' auf dem Halbleitersubstrat 22 des Vorrichtungs-Dies 20' ausgebildet. Die Umverteilungsstruktur 52' kann zum Beispiel unter Verwendung eines ähnlichen Prozesses und ähnlicher Materialien wie zum Ausbilden der Umverteilungsstruktur 41 ausgebildet werden. Die Umverteilungsstruktur 52' kann dielektrische Schichten 53A und 53B und Umverteilungsleitungen 59 in den dielektrischen Schichten 53A und 53B umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die dielektrischen Schichten 53A und 53B aus einem Polymer wie PBO oder Polyimid ausgebildet. Die dielektrischen Schichten 53A können sowohl mit dem Halbleitersubstrat 22 als auch möglicherweise mit den TSVs 26 in körperlichem Kontakt stehen. Dann werden elektrische Verbinder 55 über der Umverteilungsstruktur 52' ausgebildet und sind über die Umverteilungsleitungen 59 mit dem Vorrichtungs-Die 20' elektrisch verbunden. Die elektrischen Verbinder 55 können Metallsäulen, Lotbereiche, Under-Bump-Metallurgien (UBMs) und/oder dergleichen umfassen. In nachfolgenden Prozessen wird der rekonstruierte Wafer 54 in einem Vereinzelungsprozess in einzelne Packungen 54' zersägt, die dann an zusätzliche Packungskomponenten wie Interposer, Packungssubstrate, Leiterplatten oder dergleichen gebondet werden können, wobei dazwischen eine Unterfüllung angeordnet wird.
  • Die 19 bis 25 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Speicher-Die-Stapels und einer entsprechenden Packung gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in den 1 bis 18 gezeigten Ausführungsformen, mit der Ausnahme, dass zuerst ein Speicher-Die-Stapel ausgebildet wird und er dann durch einen Bondprozess an einen Logik-Die gebondet wird, anstatt dass der Speicher-Die-Stapel direkt von dem Logik-Die/Wafer aus ausgebildet wird.
  • In 19 ist ein Träger 60 vorgesehen, auf dem eine Trennfolie 62 ausgebildet ist. Ein Speicher-Die-Stapel 66, der Speicher-Dies 42, Metallpfosten 38, Einkapselungsmittel 50 und Umverteilungsstrukturen 41 umfasst, wird Ebene für Ebene ausgebildet. Der Speicher-Die-Stapel 66 kann auch ein Pufferdielektrikum 39 umfassen, das beispielsweise aus PBO oder Polyimid bestehen oder diese umfassen kann. Die Ausbildungsprozesse und die Materialien des Speicher-Die-Stapels 66 ähneln denjenigen, die unter Bezugnahme auf die in den 1 bis 8 gezeigten Ausführungsformen beschrieben wurden, und werden hier nicht wiederholt. Man beachte, dass in dem Ebene-1-Einkapselungsmittel 50 keine Durchkontaktierungen 38 ausgebildet sind. Als nächstes werden mit Bezug auf 20 elektrische Verbinder 64 so ausgebildet, dass sie elektrisch mit den RDLs 36 und den Durchkontaktierungen 38 verbunden sind. Die elektrischen Verbinder 64 können Metallsäulen, Metallpads, Lotbereiche und/oder dergleichen umfassen. Somit ist ein rekonstruierter Wafer 66 ausgebildet. In einem nachfolgenden Prozess wird der rekonstruierte Wafer 66 von dem Träger 60 entbondet, gefolgt von einem Vereinzelungsprozess, bei dem der rekonstruierte Wafer 66 in mehrere Speicherstapel 66' gesägt wird.
  • Die 21 bis 25 zeigen das Bonden von Speicherstapeln 66' mit einem Vorrichtungswafer 20 (und einem Vorrichtungs-Die 20'). Mit Bezug auf 21 wird der Vorrichtungswafer 20 durch eine Trennfolie 72 auf einem Träger 70 angeordnet. Die Vorderseite des Vorrichtungswafers 20 ist nach unten gerichtet, und daher befindet sich die Verbindungsstruktur 24 zwischen dem Halbleitersubstrat 22 und dem Träger 70. Gemäß einigen Ausführungsformen sind Lotbereiche 74 (manchmal als Vorlötbereiche bezeichnet) auf dem Interposer-Wafer 20 vorgeformt und können in der dielektrischen Schicht 76 ausgebildet sein, die aus einem Polymer wie PBO, Polyimid oder dergleichen bestehen oder diese umfassen kann. Die Lotbereiche 74 können auf elektrischen Verbindern 230 wie in 26 gezeigt ausgebildet sein und diese möglicherweise berühren. Alternativ können die Lotbereiche 74 die elektrischen Verbinder 230 wie in 26 gezeigt ersetzen.
  • Als nächstes wird, wie in 22 gezeigt, ein Planarisierungsprozess, wie ein CMP-Prozess oder ein mechanischer Schleifprozess, auf dem Halbleitersubstrat 22 durchgeführt, um TSVs 26 freizulegen. Der Vorrichtungswafer 20 wird dann vereinzelt, um einen Vorrichtungs-Die 20' auszubilden, wobei einer der Vorrichtungs-Dies 20' in 23 gezeigt ist. 23 zeigt auch das Bonden der Vorrichtungs-Dies 20' auf einen Interposer-Wafer 78 durch die Lotbereiche 74. Gemäß einigen Ausführungsformen hat der Interposer-Wafer 78 eine ähnliche Struktur wie der in 26 gezeigte Vorrichtungswafer 20, mit der Ausnahme, dass der Interposer-Wafer 78 keine integrierten Schaltungen 220 wie etwa aktive Vorrichtungen darin umfasst. Der Interposer-Wafer 78 kann passive Vorrichtungen wie Widerstände, Kondensatoren, Induktoren oder dergleichen darin umfassen, oder kann frei von diesen sein. TSVs 82 sind so ausgebildet, dass sie sich in ein Halbleitersubstrat 81 erstrecken, das ein Halbleitersubstrat wie etwa ein Siliziumsubstrat sein kann. Isolationsauskleidungen 83 umgeben die TSVs 82. Der Interposer-Wafer 78 kann an seiner Vorderfläche eine Verbindungsstruktur 80 aufweisen. Die Struktur der Verbindungsstruktur 80 ist nicht gezeigt und kann der in 26 gezeigten Verbindungsstruktur 24 ähneln. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Vorderseite (die Seite mit der Verbindungsstruktur 80) des Interposer-Wafers 78 nach oben gerichtet, wie in 23 gezeigt. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung ist die Vorderseite des Interposer-Wafers 78 nach unten gerichtet, und die Lotbereiche 74 können direkt mit den TSVs 82 gebondet werden, die durch Polieren des Substrats 81 in dem Interposer-Wafer 78 freigelegt sind. Eine Unterfüllung 84 wird zwischen dem Vorrichtungs-Die 20' und dem Interposer-Wafer 78 angeordnet. Obwohl ein Vorrichtungs-Die 20' gezeigt ist, werden beispielsweise eine Mehrzahl von Vorrichtungsdies 20' auf dem Interposer-Wafer 78 angeordnet, wobei jeder der Mehrzahl von Vorrichtungs-Dies 20' einen der Interposer-Dies in dem Interposer-Wafer 78 überlappt.
  • 24 zeigt das Bonden einer Mehrzahl von Speicherstapeln 66' jeweils auf einen der Vorrichtungs-Dies 20'. Eine Unterfüllung 84' wird zwischen dem Speicherstapel 66' und dem Vorrichtungs-Die 20' angeordnet. Ein Einkapselungsmittel 86, beispielsweise eine Formmasse, ein Epoxidharz oder dergleichen, wird auf den Speicherstapeln 66' und dem Vorrichtungs-Dies 20' gekapselt, um einen rekonstruierten Wafer 88 auszubilden. Das Einkapselungsmittel 86 kann auch ein Basismaterial und kugelförmige Füllstoffe in dem Basismaterial umfassen.
  • In einem nachfolgenden Prozess wird der Interposer-Wafer 78 zu einem dünnen Halbleitersubstrat 81 poliert, wodurch die TSVs 82 freigelegt werden. Lotbereiche 90 (25) können auf den TSVs 82 ausgebildet werden. Alternativ kann eine weitere Umverteilungsstruktur ausgebildet werden, um die Lotbereiche 90 mit den TSVs 82 zu verbinden. Der rekonstruierte Wafer 88 kann dann gesägt werden, um mehrere Packungen 88' auszubilden. Der Interposer-Wafer 78 wird in Interposer-Dies gesägt, wobei einer der Interposer-Dies 78' in 25 gezeigt ist. 25 zeigt auch das Bonden der Packung 88' mit einer Packungskomponente 92, die ein Packungssubstrat, ein Rahmen, eine Leiterplatte oder dergleichen sein kann.
  • In den oben gezeigten Ausführungsformen sind einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung zum Ausbilden einer dreidimensionalen Packung (3D-Packung) beschrieben. Andere Merkmale und Verfahren können ebenfalls vorgesehen sein. Zum Beispiel können Teststrukturen vorgesehen sein, um beim Verifizierungstest der 3D-Packungen oder der 3DIC-Vorrichtungen zu helfen. Die Teststrukturen können zum Beispiel in einer Umverteilungsschicht oder auf einem Substrat ausgebildete Testpads umfassen, die das Testen der 3D-Packungen oder des 3DIC, die Verwendung von Sonden und/oder Sondenplatten und dergleichen ermöglichen. Der Verifizierungstest kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testverfahren verwendet werden, die eine Zwischenverifizierung bekannt guter Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Durch Ausbilden von Umverteilungsleitungen direkt von Vorrichtungs-Dies (wie etwa Logik-Dies) und/oder Speicher-Dies aus wird die Verbindung zwischen den Logik-Dies und den Speicher-Dies durch RDLs, die direkt von den Vorrichtungs-Dies und Speicher-Dies aus ausgebildet werden, und nicht durch Metallhöcker oder Lotbereiche hergestellt. Die Höhe der resultierenden Packung wird aufgrund der entfernten Metallhöcker und Lotbereiche verringert, so dass mehr Speicher-Dies in einer gleichen Höhe gestapelt werden können. Durchkontaktierungen werden zudem in Einkapselungsmaterialien anstatt in Halbleitersubstraten der Speicher-Dies ausgebildet. Dementsprechend wird die Aufladung, die von der parasitären Kapazität zwischen den TSVs in den Speicher-Dies und den Halbleitersubstraten erzeugt wird, eliminiert. Da Speicher-Dies häufig eine kleinere Grundfläche als der darunterliegende Vorrichtungs-Die einnehmen, bewirkt das Ausbilden der Durchkontaktierungen in einem Einkapselungsmittel keine Vergrößerung der belegten Fläche der Packung.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden eines Speicher-Die-Stapels, umfassend ein Anordnen eines ersten Speicher-Dies auf einer unteren dielektrischen Schicht; Ausbilden einer ersten Mehrzahl von Metallpfosten über der unteren dielektrischen Schicht; Einkapseln des ersten Speicher-Dies in einem ersten Einkapselungsmittel; Ausbilden einer ersten Umverteilungsstruktur, umfassend ein Ausbilden einer ersten Mehrzahl von dielektrischen Schichten über dem ersten Einkapselungsmittel; und Ausbilden einer ersten Mehrzahl von Umverteilungsleitungen in der ersten Mehrzahl von dielektrischen Schichten, wobei die erste Mehrzahl von Umverteilungsleitungen elektrisch mit der ersten Mehrzahl von Metallpfosten und dem ersten Speicher-Die verbunden sind; Anordnen eines zweiten Speicher-Dies über der ersten Umverteilungsstruktur; Ausbilden einer zweiten Mehrzahl von Metallpfosten über der ersten Umverteilungsstruktur, wobei die zweite Mehrzahl von Metallpfosten elektrisch mit der ersten Mehrzahl von Metallpfosten verbunden sind; Einkapseln des zweiten Speicher-Dies in einem zweiten Einkapselungsmittel; Ausbilden einer zweiten Umverteilungsstruktur, umfassend ein Ausbilden einer zweiten Mehrzahl von dielektrischen Schichten über dem zweiten Einkapselungsmittel; und Ausbilden einer zweiten Mehrzahl von Umverteilungsleitungen in der zweiten Mehrzahl von dielektrischen Schichten, wobei die zweite Mehrzahl von Umverteilungsleitungen elektrisch mit der zweiten Mehrzahl von Metallpfosten und dem zweiten Speicher-Die verbunden sind. Das Verfahren ferner ein Ausbilden einer zusätzlichen Umverteilungsstruktur umfasst, das weiterhin umfasst: ein Verdünnen eines Halbleitersubstrats eines Vorrichtungs-Dies, sodass Durchkontaktierungen an einer Rückseite des Vorrichtungs-Dies freigelegt werden, die sich in das Halbleitersubstrat erstrecken; ein Ausbilden einer zusätzlichen Mehrzahl von dielektrischen Schichten über dem Vorrichtungs-Die, wobei die untere dielektrische Schicht in der zusätzlichen Mehrzahl von dielektrischen Schichten enthalten ist; und Ausbilden einer zusätzlichen Mehrzahl von Umverteilungsleitungen in der zusätzlichen Mehrzahl von dielektrischen Schichten, wobei die zusätzliche Mehrzahl von Umverteilungsleitungen elektrisch mit den Durchkontaktierungen verbunden sind. In einer Ausführungsform weisen der erste Speicher-Die und der zweite Speicher-Die keine Substrat-Durchkontaktierungen darin auf. In einer Ausführungsform wird der erste Speicher-Die durch eine erste Klebefolie auf der unteren dielektrischen Schicht angeordnet, und der zweite Speicher-Die wird durch eine zweite Klebefolie auf der ersten Umverteilungsstruktur angeordnet. In einer Ausführungsform wird die zusätzliche Umverteilungsstruktur an einer Vorderseite des Vorrichtungs-Dies ausgebildet und der Vorrichtungs-Die umfasst elektrische Verbinder an der Vorderseite und eine erste Polymerschicht, die die elektrischen Verbinder darin einkapselt. In einer Ausführungsform umfasst das Ausbilden der zusätzlichen Umverteilungsstruktur ein Verdünnen der ersten Polymerschicht, um die elektrischen Verbinder freizulegen; und Anordnen einer zweiten Polymerschicht über den elektrischen Verbindern und der ersten Polymerschicht und diese berührend, wobei die zweite Polymerschicht in der zusätzlichen Mehrzahl von dielektrischen Schichten enthalten ist. Die zusätzliche Umverteilungsstruktur wird auf der Rückseite des Vorrichtungs-Dies ausgebildet. In einer Ausführungsform umfasst das Ausbilden der zusätzlichen Umverteilungsstruktur ein Anordnen einer Polymerschicht über sowohl den Durchkontaktierungen als auch dem Halbleitersubstrat und diese berührend, wobei die Polymerschicht in der zusätzlichen Mehrzahl von dielektrischen Schichten enthalten ist. In einer Ausführungsform umfasst das Verfahren ferner ein Bonden des Speicher-Die-Stapels auf einen Vorrichtungs-Die, wobei die erste Mehrzahl von Metallpfosten elektrisch mit Durchkontaktierungen in einem Halbleitersubstrat des Vorrichtungs-Dies verbunden werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Verdünnen eines Halbleitersubstrats eines Vorrichtungs-Dies, so dass Substrat-Durchkontaktierungen an einer Rückseite des Vorrichtungs-Dies freigelegt werden, die sich in das Halbleitersubstrat erstrecken; Ausbilden einer ersten Umverteilungsstruktur auf der Rückseite des Vorrichtungs-Dies, umfassend ein Ausbilden einer ersten Mehrzahl von dielektrischen Schichten über dem Halbleitersubstrat; und Ausbilden einer ersten Mehrzahl von Umverteilungsleitungen in der ersten Mehrzahl von dielektrischen Schichten, wobei die erste Mehrzahl von Umverteilungsleitungen elektrisch mit den Substrat-Durchkontaktierungen verbunden sind; Anordnen eines ersten Speicher-Dies über der ersten Umverteilungsstruktur; Ausbilden einer ersten Mehrzahl von Metallpfosten über der ersten Umverteilungsstruktur, wobei die erste Mehrzahl von Metallpfosten elektrisch mit der ersten Mehrzahl von Umverteilungsleitungen verbunden sind; Einkapseln des ersten Speicher-Dies in einem ersten Einkapselungsmittel; und Ausbilden einer zweiten Mehrzahl von Umverteilungsleitungen über der ersten Mehrzahl von Metallpfosten und dem ersten Speicher-Die und mit diesen elektrisch verbunden. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden einer zweiten Umverteilungsstruktur, umfassend ein Ausbilden einer zweiten Mehrzahl von dielektrischen Schichten über dem ersten Einkapselungsmittel, wobei sich die zweite Mehrzahl von Umverteilungsleitungen in der zweiten Mehrzahl von dielektrischen Schichten befinden. In einer Ausführungsform steht eine untere dielektrische Schicht in der ersten Mehrzahl von dielektrischen Schichten in körperlichem Kontakt mit dem Halbleitersubstrat und den Substrat-Durchkontaktierungen. In einer Ausführungsform sind die Substrat-Durchkontaktierungen von dem Halbleitersubstrat durch Isolationsauskleidungen getrennt und die untere dielektrische Schicht steht ferner in Kontakt mit den Isolationsauskleidungen. In einer Ausführungsform umfasst das Ausbilden der ersten Mehrzahl von dielektrischen Schichten ein Ausbilden einer Mehrzahl von Polymerschichten. In einer Ausführungsform umfasst der erste Speicher-Die ein zusätzliches Halbleitersubstrat und der erste Speicher-Die weist keine Durchkontaktierungen in dem zusätzlichen Halbleitersubstrat auf.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur einen Vorrichtungs-Die. Der Vorrichtungs-Die umfasst ein Halbleitersubstrat; eine Mehrzahl von Substrat-Durchkontaktierungen, die das Halbleitersubstrat durchdringen; und eine Verbindungsstruktur auf einer vorderen Seite des Halbleitersubstrats, wobei die Verbindungsstruktur eine Mehrzahl von dielektrischen Schichten umfasst, wobei Metallleitungen und Durchkontaktierungen in den dielektrischen Schichten ausgebildet sind und elektrisch mit den Substrat-Durchkontaktierungen verbunden sind; eine erste Umverteilungsstruktur über einer Rückseite des Vorrichtungs-Dies, die eine erste Mehrzahl von dielektrischen Schichten; und eine erste Mehrzahl von Umverteilungsleitungen in der ersten Mehrzahl von dielektrischen Schichten umfasst, wobei die erste Mehrzahl von Umverteilungsleitungen elektrisch mit dem Vorrichtungs-Die verbunden sind. Die integrierte Schaltungsstruktur umfasst ferner einen ersten Speicher-Die über der ersten Umverteilungsstruktur; eine erste Mehrzahl von Metallpfosten über der ersten Umverteilungsstruktur, wobei die erste Mehrzahl von Metallpfosten elektrisch mit der ersten Mehrzahl von Umverteilungsleitungen verbunden sind; ein erstes Einkapselungsmittel, das den ersten Speicher-Die und die erste Mehrzahl von Metallpfosten darin einkapselt; und eine zweite Mehrzahl von Umverteilungsleitungen über dem ersten Einkapselungsmittel und elektrisch mit dem ersten Speicher-Die und der ersten Mehrzahl von Metallpfosten verbunden. In einer Ausführungsform umfasst der erste Speicher-Die ein zusätzliches Halbleitersubstrat und der erste Speicher-Die weist keine Durchkontaktierungen auf, die das zusätzliche Halbleitersubstrat durchdringen. In einer Ausführungsform umfasst die integrierte Schaltungsstruktur ferner einen zweiten Speicher-Die über der ersten Mehrzahl von Metallpfosten und elektrisch mit diesen verbunden. In einer Ausführungsform umfassen die erste Mehrzahl von dielektrischen Schichten eine untere dielektrische Schicht in körperlichem Kontakt mit dem Halbleitersubstrat des Vorrichtungs-Dies.

Claims (15)

  1. Verfahren, umfassend: Ausbilden eines Speicher-Die-Stapels (42), umfassend: Anordnen (310) eines ersten Speicher-Dies (42A) auf einer unteren dielektrischen Schicht; Ausbilden (308) einer ersten Mehrzahl von Metallpfosten (38A) über der unteren dielektrischen Schicht; Einkapseln (312) des ersten Speicher-Dies (42A) in ein erstes Einkapselungsmittel (50); Ausbilden (312) einer ersten Umverteilungsstruktur (41B), umfassend: Ausbilden einer ersten Mehrzahl von dielektrischen Schichten (34) über dem ersten Einkapselungsmittel (50); und Ausbilden einer ersten Mehrzahl von Umverteilungsleitungen (36) in der ersten Mehrzahl von dielektrischen Schichten (34), wobei die erste Mehrzahl von Umverteilungsleitungen (36) elektrisch mit der ersten Mehrzahl von Metallpfosten (38A) und dem ersten Speicher-Die (42A) verbunden sind; Anordnen (314) eines zweiten Speicher-Dies (42B) über der ersten Umverteilungsstruktur (41B); Ausbilden einer zweiten Mehrzahl von Metallpfosten (38B) über der ersten Umverteilungsstruktur (41B), wobei die zweite Mehrzahl von Metallpfosten (38B) mit der ersten Mehrzahl von Metallpfosten (38A) elektrisch verbunden sind; Einkapseln des zweiten Speicher-Dies (42B) in ein zweites Einkapselungsmittel (50); Ausbilden einer zweiten Umverteilungsstruktur (41C), umfassend: Ausbilden einer zweiten Mehrzahl von dielektrischen Schichten (34) über dem zweiten Einkapselungsmittel (50); und Ausbilden einer zweiten Mehrzahl von Umverteilungsleitungen (36) in der zweiten Mehrzahl von dielektrischen Schichten (34), wobei die zweite Mehrzahl von Umverteilungsleitungen (36) elektrisch mit der zweiten Mehrzahl von Metallpfosten (38B) und dem zweiten Speicher-Die (42B) verbunden sind, wobei das Verfahren ferner umfasst: Ausbilden (306) einer zusätzlichen Umverteilungsstruktur (41A), umfassend: Verdünnen (304) eines Halbleitersubstrats (22) eines Vorrichtungs-Dies (20'), sodass Durchkontaktierungen (26) an einer Rückseite des Vorrichtungs-Dies (20') freigelegt werden, die sich in das Halbleitersubstrat (22) erstrecken; Ausbilden einer zusätzlichen Mehrzahl von dielektrischen Schichten (34) über dem Vorrichtungs-Die (20'), wobei die untere dielektrische Schicht in der zusätzlichen Mehrzahl von dielektrischen Schichten (34) enthalten ist; und Ausbilden einer zusätzlichen Mehrzahl von Umverteilungsleitungen (36) in der zusätzlichen Mehrzahl von dielektrischen Schichten (34), wobei die zusätzliche Mehrzahl von Umverteilungsleitungen (36) elektrisch mit den Durchkontaktierungen (26) verbunden sind,wobei die zusätzliche Umverteilungsstruktur (41A) auf der Rückseite des Vorrichtungs-Dies (20') ausgebildet ist.
  2. Verfahren nach Anspruch 1, wobei der erste Speicher-Die (42A) und der zweite Speicher-Die (42B) darin keine Substrat-Durchkontaktierungen aufweisen.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Speicher-Die (42A) durch eine erste Klebefolie (44) auf der unteren dielektrischen Schicht angeordnet wird und der zweite Speicher-Die (42B) durch eine zweite Klebefolie (44) auf der ersten Umverteilungsstruktur angeordnet wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der zusätzlichen Umverteilungsstruktur (41A) umfasst: Anordnen einer Polymerschicht über sowohl den Durchkontaktierungen (26) als auch dem Halbleitersubstrat (22) und diese berührend, wobei die Polymerschicht in der zusätzlichen Mehrzahl von dielektrischen Schichten (34) enthalten ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bonden des Speicher-Die-Stapels (42) auf einen Vorrichtungs-Die (20'), wobei die erste Mehrzahl von Metallpfosten (38A) elektrisch mit Durchkontaktierungen (26) in einem Halbleitersubstrat (22) des Vorrichtungs-Dies (20') verbunden werden.
  6. Verfahren, umfassend: Verdünnen (304) eines Halbleitersubstrats (22) eines Vorrichtungs-Dies (20'), so dass Substrat-Durchkontaktierungen (26) an einer Rückseite des Vorrichtungs-Dies (20') freigelegt werden, die sich in das Halbleitersubstrat (22) erstrecken; Ausbilden (306) einer ersten Umverteilungsstruktur (41A) auf der Rückseite des Vorrichtungs-Dies (20'), umfassend: Ausbilden einer ersten Mehrzahl von dielektrischen Schichten (34) über dem Halbleitersubstrat (22); und Ausbilden einer ersten Mehrzahl von Umverteilungsleitungen (36) in der ersten Mehrzahl von dielektrischen Schichten (34), wobei die erste Mehrzahl von Umverteilungsleitungen (36) elektrisch mit den Substrat-Durchkontaktierungen (26) verbunden sind; Anordnen (310) eines ersten Speicher-Dies (42A) über der ersten Umverteilungsstruktur (41A); Ausbilden (308) einer ersten Mehrzahl von Metallpfosten (38A) über der ersten Umverteilungsstruktur (41A), wobei die erste Mehrzahl von Metallpfosten (38A) elektrisch mit der ersten Mehrzahl von Umverteilungsleitungen (36) verbunden sind; Einkapseln (312) des ersten Speicher-Dies (42A) in ein erstes Einkapselungsmittel (50); und Ausbilden (314) einer zweiten Mehrzahl von Umverteilungsleitungen (36) über der ersten Mehrzahl von Metallpfosten (38A) und dem ersten Speicher-Die (42A) und elektrisch mit diesen verbunden.
  7. Verfahren nach Anspruch 6, umfassend ein Ausbilden einer zweiten Umverteilungsstruktur (41B), umfassend: Ausbilden einer zweiten Mehrzahl von dielektrischen Schichten (34) über dem ersten Einkapselungsmittel (50), wobei sich die zweite Mehrzahl von Umverteilungsleitungen (36) in der zweiten Mehrzahl von dielektrischen Schichten (34) befinden.
  8. Verfahren nach Anspruch 6 oder 7, wobei eine untere dielektrische Schicht in der ersten Mehrzahl von dielektrischen Schichten (34) in körperlichem Kontakt mit dem Halbleitersubstrat (22) und den Substrat-Durchkontaktierungen (26) steht.
  9. Verfahren nach Anspruch 8, wobei die Substrat-Durchkontaktierungen (26) von dem Halbleitersubstrat (22) durch Isolationsauskleidungen (28) getrennt sind und wobei die untere dielektrische Schicht ferner mit den Isolationsauskleidungen (28) in Kontakt steht.
  10. Verfahren nach einem der Ansprüche 6 bis 9, wobei das Ausbilden der ersten Mehrzahl von dielektrischen Schichten (34) ein Ausbilden einer Mehrzahl von Polymerschichten umfasst.
  11. Verfahren nach Anspruch 6, wobei der erste Speicher-Die (42A) ein zusätzliches Halbleitersubstrat umfasst und wobei der erste Speicher-Die (42A) keine Durchkontaktierungen in dem zusätzlichen Halbleitersubstrat aufweist.
  12. Integrierte Schaltungsstruktur, umfassend: einen Vorrichtungs-Die (20'), umfassend: ein Halbleitersubstrat (22); eine Mehrzahl von Substrat-Durchkontaktierungen (26), die das Halbleitersubstrat (22) durchdringen; und eine Verbindungsstruktur (24) auf einer vorderen Seite des Halbleitersubstrats (22), wobei die Verbindungsstruktur (24) eine Mehrzahl von dielektrischen Schichten (224) umfasst, wobei Metallleitungen (228) und Durchkontaktierungen (226) in den dielektrischen Schichten (224) ausgebildet sind und elektrisch mit den Substrat-Durchkontaktierungen (26) verbunden sind; eine erste Umverteilungsstruktur (41A) über einer Rückseite des Vorrichtungs-Dies (20') und umfassend: eine erste Mehrzahl von dielektrischen Schichten (34); und eine erste Mehrzahl von Umverteilungsleitungen (36) in der ersten Mehrzahl von dielektrischen Schichten (34), wobei die erste Mehrzahl von Umverteilungsleitungen (36) elektrisch mit den Substrat-Durchkontaktierungen (26) verbunden sind; einen ersten Speicher-Die (42A) über der ersten Umverteilungsstruktur (41A); eine erste Mehrzahl von Metallpfosten (38A) über der ersten Umverteilungsstruktur (41A), wobei die erste Mehrzahl von Metallpfosten (38A) elektrisch mit der ersten Mehrzahl von Umverteilungsleitungen (36) verbunden sind; ein erstes Einkapselungsmittel (50), das den ersten Speicher-Die (42A) und die erste Mehrzahl von Metallpfosten (38A) darin einkapselt; und eine zweite Mehrzahl von Umverteilungsleitungen (36) über dem ersten Einkapselungsmittel (50) und elektrisch mit der ersten Mehrzahl von Metallpfosten (38A) und dem ersten Speicher-Die (42A) verbunden.
  13. Integrierte Schaltungsstruktur nach Anspruch 12, wobei der erste Speicher-Die (42A) ein zusätzliches Halbleitersubstrat umfasst und wobei der erste Speicher-Die (42A) keine Durchkontaktierungen aufweist, die das zusätzliche Halbleitersubstrat durchdringen.
  14. Integrierte Schaltungsstruktur nach Anspruch 12 oder 13, die ferner einen zweiten Speicher-Die (42B) über der ersten Mehrzahl von Metallpfosten (38A) und elektrisch mit diesen verbunden aufweist.
  15. Integrierte Schaltungsstruktur nach einem der Ansprüche 12 bis 14, wobei die erste Mehrzahl von dielektrischen Schichten (34) eine untere dielektrische Schicht in körperlichem Kontakt mit dem Halbleitersubstrat (22) des Vorrichtungs-Dies (20') umfasst.
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