DE102018100045A1 - Zwischenverbindungs-chips - Google Patents

Zwischenverbindungs-chips Download PDF

Info

Publication number
DE102018100045A1
DE102018100045A1 DE102018100045.6A DE102018100045A DE102018100045A1 DE 102018100045 A1 DE102018100045 A1 DE 102018100045A1 DE 102018100045 A DE102018100045 A DE 102018100045A DE 102018100045 A1 DE102018100045 A1 DE 102018100045A1
Authority
DE
Germany
Prior art keywords
die
interconnect
device die
bonded
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018100045.6A
Other languages
English (en)
Inventor
Kuo-Chiang Ting
Chi-Hsi Wu
Shang-Yun Hou
Tu-Hao Yu
Chia-Hao Hsu
Ting-Yu Yeh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018100045A1 publication Critical patent/DE102018100045A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Verfahren umfasst das Bonden eines ersten Vorrichtungs-Dies und eines zweiten Vorrichtungs-Dies mit einem Zwischenverbindungs-Die. Der Zwischenverbindungs-Die umfasst einen ersten Abschnitt, der über dem ersten Vorrichtungs-Die liegt und an diesen gebondet ist, und einen zweiten Abschnitt, der über dem zweiten Vorrichtungs-Die liegt und an diesen gebondet ist. Der Zwischenverbindungs-Die verbindet den ersten Vorrichtungs-Die elektrisch mit dem zweiten Vorrichtungs-Die. Das Verfahren umfasst ferner das Verkapseln des Zwischenverbindungs-Dies in ein Verkapselungsmaterial und das Ausbilden einer Mehrzahl von Umverteilungsleitungen über dem Zwischenverbindungs-Die.

Description

  • HINTERGRUND
  • Die Gehäuse von integrierten Schaltungen werden zunehmend komplexer, wobei mehr Bauteil-Dies in dem gleichen Gehäuse untergebracht werden, um mehr Funktionen zu erzielen. Zum Beispiel kann ein Gehäuse mehrere Bauteil-Dies umfassen, wie zum Beispiel Prozessoren und Speicherwürfel, die an denselben Interposer gebondet werden. Der Interposer kann auf der Basis eines Halbleitersubstrats ausgebildet werden, wobei Silizium-Durchkontaktierungen in dem Halbleitersubstrat ausgebildet werden, um die auf den gegenüberliegenden Seiten des Interposers ausgebildeten Merkmale miteinander zu verbinden. Eine Formmasse verkapselt die Bauteil-Dies darin. Das Gehäuse, das den Interposer und die Vorrichtungs-Dies umfasst, wird weiter an ein Gehäusesubstrat gebondet. Darüber hinaus können auf der Oberfläche befestigte Vorrichtungen auch an das Substrat gebondet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 bis 9 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Gehäusen gemäß einigen Ausführungsformen.
    • Die 10 bis 20 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Gehäusen gemäß einigen Ausführungsformen.
    • Die 21 bis 24 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Gehäusen gemäß einigen Ausführungsformen.
    • 25 zeigt ein Gehäuse, das ein Gehäusesubstrat oder eine Leiterplatte gemäß einigen Ausführungsformen umfasst.
    • Die 26, 27 und 28 zeigen Verfahrensflüsse zum Ausbilden von Gehäusen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Ein Gehäuse und das Verfahren zum Ausbilden desselben sind gemäß verschiedenen beispielhaften Ausführungsformen vorgesehen. Die Zwischenstufen des Ausbildens des Gehäuses sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet.
  • Die 1 bis 9 zeigen die Querschnittsansichten von Zwischenstufen bei dem Ausbilden eines Gehäuses gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Verfahren, die in den 1 bis 9 gezeigt sind, werden auch als ein Umverteilungsleitung- (RDL) -Zuerst (oder RDL-Zuerst) -Verfahren bezeichnet. Die in den 1 bis 9 gezeigten Schritte sind auch schematisch in dem Verfahrensfluss 200 in 26 wiedergegeben.
  • 1 zeigt einen Träger 20 und eine Ablöseschicht 22, die auf dem Träger 20 ausgebildet ist. Der Träger 20 kann ein Glasträger, ein Siliziumwafer, ein organischer Träger oder dergleichen sein. Der Träger 20 kann eine runde Draufsicht haben und kann eine Größe eines gewöhnlichen Siliziumwafers haben. Zum Beispiel kann der Träger 20 einen Durchmesser von 8 Zoll, einen Durchmesser von 12 Zoll oder dergleichen haben. Die Ablöseschicht 22 kann aus einem Polymer-basierten Material (wie etwa einem Licht-Wärme-Umwandlung- (LTHC) -Material) bestehen, das zusammen mit dem Träger 20 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung besteht die Ablöseschicht 22 aus einem wärmelösbaren Material auf Epoxidbasis. Die Ablöseschicht 22 kann auf den Träger 20 aufgetragen werden. Die obere Fläche der Ablöseschicht 22 ist eingeebnet und weist einen hohen Grad an Koplanarität auf.
  • Eine dielektrische (Puffer-) Schicht 24 ist auf der Trennschicht 22 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 24 aus einem Polymer ausgebildet, bei dem es sich auch um ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen handeln kann, das leicht mit einem Photolithographieverfahren strukturiert werden kann.
  • Umverteilungsleitungen (RDLs) 26 sind über der dielektrischen Schicht 24 ausgebildet. Der entsprechende Schritt ist in dem in 26 gezeigten Verfahrensfluss als Schritt 202 bezeichnet. Die RDLs 26 können einige Abschnitte aufweisen, die groß genug sind, um als die Metallpads zum Bonden mit Lötbereichen oder Metallhöckern zu dienen. Das Ausbilden der RDLs 26 kann das Ausbilden einer Keimschicht (nicht gezeigt) über der dielektrischen Schicht 24, das Ausbilden einer strukturierten Maske (nicht gezeigt), wie einem Photoresist, über der Keimschicht und dann das Durchführen einer Metallplattierung auf der freiliegenden Keimschicht umfassen. Die strukturierte Maske und die Abschnitte der Keimschicht, die durch die strukturierte Maske bedeckt sind, werden dann entfernt, wobei die RDLs 26 wie in 1 verbleiben. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung von physikalischer Gasphasenabscheidung (PVD) ausgebildet werden. Das Plattieren kann zum Beispiel unter Verwendung eines stromlosen Plattierens durchgeführt werden.
  • Bezugnehmend auf 2 wird eine dielektrische Schicht 28 auf den RDLs 26 ausgebildet. Der entsprechende Schritt ist als Schritt 204 in dem in 26 gezeigten Verfahrensfluss gezeigt. Die untere Fläche der dielektrischen Schicht 28 steht in Kontakt mit den oberen Flächen der RDLs 26 und der dielektrischen Schicht 24. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 28 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann. Alternativ kann die dielektrische Schicht 28 ein anorganisches Dielektrikum wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen umfassen. Die dielektrische Schicht 28 wird strukturiert, um darin Öffnungen 30 auszubilden. Daher sind einige Abschnitte der RDLs 26 durch die Öffnungen 30 freigelegt.
  • Als nächstes werden unter Bezugnahme auf 3 RDLs 32 ausgebildet, um mit den RDLs 26 verbunden zu werden. Der entsprechende Schritt ist als Schritt 204 in dem in 26 gezeigten Verfahrensfluss gezeigt. Die RDLs 32 umfassen Metallspuren (Metallleitungen) über der dielektrischen Schicht 28. Die RDLs 32 umfassen auch Durchkontaktierungen, die sich in die Öffnungen in der dielektrischen Schicht 28 erstrecken. Die RDLs 32 werden ebenfalls in einem Plattierungsverfahren ausgebildet, und jede der resultierenden RDLs 32 umfasst eine Keimschicht (nicht gezeigt) und ein plattiertes metallisches Material über der Keimschicht. Die Keimschicht und das plattierte Material können aus dem gleichen Material oder verschiedenen Materialien ausgebildet sein. Die RDLs 32 können ein Metall oder eine Metalllegierung umfassen, die Aluminium, Kupfer, Wolfram oder Legierungen davon umfasst.
  • Unter Bezugnahme auf 4 wird eine dielektrische Schicht 34 über den RDLs 32 und der dielektrischen Schicht 28 ausgebildet. Der entsprechende Schritt ist als Schritt 206 in dem in 26 gezeigten Verfahrensfluss gezeigt. Die dielektrische Schicht 34 kann unter Verwendung eines Polymers ausgebildet werden, das aus den gleichen Kandidatenmaterialien wie jenen der dielektrischen Schicht 28 ausgewählt werden kann. Zum Beispiel kann die dielektrische Schicht 34 aus PBO, Polyimid, BCB oder dergleichen ausgebildet sein. Alternativ kann die dielektrische Schicht 34 ein nicht-organisches dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen umfassen.
  • 4 zeigt auch die Ausbildung von RDLs 36, die elektrisch mit den RDLs 32 verbunden sind. Der entsprechende Schritt ist als Schritt 206 in dem in 26 gezeigten Verfahrensfluss gezeigt. Das Ausbilden der RDLs 36 kann Verfahren und Materialien ähnlich denen zum Ausbilden der RDLs 32 verwenden. Es sei angemerkt, dass, obwohl in den gezeigten beispielhaften Ausführungsformen zwei Polymerschichten 28 und 34 und die darin ausgebildeten RDLs 32 bzw. 36 beschrieben sind, weniger oder mehr dielektrische Schichten verwendet werden können, abhängig von den Routing-Erfordernissen und der Anforderung der Verwendung von Polymeren für den Spannungsabbau. Zum Beispiel kann es eine einzelne Polymerschicht oder drei, vier oder mehr Polymerschichten geben. Aus Verfahrensgründen sind die Durchkontaktierungsabschnitte der RDLs 32 und 36 verjüngt, wobei der obere Abschnitt breiter ist als der zugehörige untere Abschnitt.
  • 5 zeigt die Befestigung von Zwischenverbindungs-Dies 38 und einer integrierten passiven Vorrichtung (IPD) 40. Der entsprechende Schritt ist als Schritt 208 in dem in 26 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Zwischenverbindungs-Dies 38 und die IPD 40 an den RDLs 36 durch Die-Befestigungsfilm (DAFs, welche Klebefilme sind) 42 befestigt. Jeder DAF 42 kann an eine RDL 36 geklebt sein oder kann an mehr als einer RDL 36 befestigt sein, wie in 5 als ein Beispiel gezeigt ist. Gemäß alternativen Ausführungsformen sind die Zwischenverbindungs-Dies 38 und die IPD 40 durch die DAFs 42 an der dielektrischen Schicht 34 befestigt, wobei die DAFs 42 in Kontakt mit den oberen Flächen der dielektrischen Schicht 34 stehen. Die Zwischenverbindungs-Dies 38 haben die Funktion, die nachfolgend gebondeten Vorrichtungs-Dies 50 (in 9 gezeigt) miteinander zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Zwischenverbindungs-Die 38 ein Substrat 110, das ein Halbleitersubstrat wie etwa ein Siliziumsubstrat sein kann. Das Substrat 110 kann auch ein dielektrisches Substrat sein, das aus einem Dielektrikum wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen ausgebildet ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird keine Durchkontaktierung ausgebildet, die das Substrat 110 durchdringt, unabhängig davon, ob das Substrat 110 aus einem Halbleiter oder einem Dielektrikum ausgebildet ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Zwischenverbindungs-Dies 38 frei von aktiven Vorrichtungen wie Transistoren und Dioden. Der Zwischenverbindungs-Die 38 kann, muss aber nicht frei von passiven Vorrichtungen wie Kondensatoren, Transformatoren, Induktoren, Widerständen und dergleichen sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfassen die Zwischenverbindungs-Dies 38 einige aktive Vorrichtungen und/oder passive Vorrichtungen (nicht gezeigt) und die aktiven Vorrichtungen können auf den oberen Flächen der Halbleitersubstrate 110 ausgebildet sein.
  • Die Zwischenverbindungs-Dies 38 umfassen ferner Zwischenverbindungsstrukturen 112, die ferner dielektrische Schichten 114 und Metallleitungen und Durchkontaktierungen 116 in den dielektrischen Schichten 114 umfassen. Die dielektrischen Schichten 114 können Zwischenmetall-Dielektrikums-(IMD) -Schichten umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind einige der unteren dielektrischen Schichten 114 aus einem Low-k-Dielektrikum mit einer Dielektrizitätskonstante (k-Wert) von weniger als etwa 3,0 oder etwa 2,5 ausgebildet. Die dielektrischen Schichten 114 können aus Black Diamond (einer eingetragenen Marke von Applied Materials), einem kohlenstoffhaltigen Low-k-Dielektrikum, Hydrogensilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen ausgebildet sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der dielektrischen Schichten 114 das Abscheiden eines Porogen-haltigen Dielektrikums und dann das Durchführen eines Härtungsverfahrens, um das Porogen auszutreiben, und daher sind die verbleibenden dielektrischen Schichten 114 porös. Ätzstoppschichten (nicht gezeigt), die aus Siliziumkarbid, Siliziumnitrid oder dergleichen ausgebildet sein können, werden zwischen den IMD-Schichten 114 ausgebildet und sind der Einfachheit halber nicht gezeigt.
  • Die Metallleitungen und Durchkontaktierungen 116 werden in den dielektrischen Schichten 114 ausgebildet. Das Ausbildungsverfahren kann Single-Damascene- und Dual-Damascene-Verfahren umfassen. In einem beispielhaften Single-Damascene-Verfahren werden zuerst Gräben in einer der dielektrischen Schichten 114 ausgebildet, gefolgt vom Füllen der Gräben mit einem leitfähigen Material. Ein Planarisierungsverfahren, wie ein chemisch-mechanischer Polier- (CMP) -Verfahren wird dann durchgeführt, um die überschüssigen Abschnitte des leitfähigen Materials über der oberen Fläche der zugehörigen dielektrischen Schicht zu entfernen, wobei Metallleitungen in den Gräben verbleiben. In einem Dual-Damascene-Verfahren werden sowohl Gräben als auch Kontaktlöcher in einer IMD-Schicht ausgebildet, wobei die Kontaktlöcher unter den Gräben liegen und mit ihnen verbunden sind. Das leitfähige Material wird dann in die Gräben und die Kontaktlöcher gefüllt, um Metallleitungen bzw. Durchkontaktierungen auszubilden. Das leitfähige Material kann eine Diffusionssperrschicht und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Die Metallleitungen und Durchkontaktierungen 116 können auch einige Abschnitte umfassen, die in Passivierungsschichten ausgebildet sind.
  • Die Zwischenverbindungs-Dies 38 können ferner Passivierungsschichten (auch als 114 bezeichnet) über den low-k-dielektrischen Schichten 114 umfassen. Die Passivierungsschichten haben die Funktion, die darunterliegenden low-k-dielektrischen Schichten (falls vorhanden) von der nachteiligen Wirkung von schädlichen Chemikalien und Feuchtigkeit zu isolieren. Die Passivierungsschichten können aus Nicht-Low-k-Dielektrika wie Siliziumoxid, Siliziumnitrid, undotiertem Silikatglas (USG) oder dergleichen bestehen. In den Passivierungsschichten können Metallpads wie Aluminiumpads (die beispielsweise aus Aluminium-Kupfer bestehen können) vorhanden sein. Bondpads (oder Metallhöcker) 118 werden an der Oberfläche der Zwischenverbindungs-Dies 38 ausgebildet.
  • Die IPD 40 kann ein getrennter Vorrichtungs-Die sein, der ein Halbleitersubstrat (nicht gezeigt) und eine passive Vorrichtung umfassen kann, die auf Basis des Halbleitersubstrats ausgebildet ist. Die IPD 40 kann eine einzelne passive Vorrichtung und keine weiteren passiven und aktiven Vorrichtungen umfassen. Die passive Vorrichtung kann ein Kondensator, ein Induktor, ein Widerstand oder dergleichen sein und daher kann die IPD 40 eine Vorrichtung mit zwei Anschlüssen sein. Die IPD 40 kann auch einen Transformator umfassen und kann daher eine Vorrichtung mit vier Anschlüssen sein. Bondpads (oder Metallhöcker) 120 sind an der Oberfläche der IPD 40 ausgebildet. Die IPD 40 und die Zwischenverbindungs-Dies 38 sind so konstruiert, dass sie eine ähnliche Dicke aufweisen.
  • Bezugnehmend auf 6 werden die IPD 40 und die Zwischenverbindungs-Dies 38 in Verkapselungsmaterial (Kapselung) 44 verkapselt, das aus einer Formmasse, einer Formunterfüllung oder dergleichen bestehen kann. Der entsprechende Schritt ist als Schritt 210 in dem in 26 gezeigten Verfahrensfluss gezeigt. Das Verkapselungsmaterial 44 kann ein Basismaterial, das ein Harz und/oder ein Polymer sein kann, und Füllstoffpartikel in dem Basismaterial umfassen. Die Füllstoffpartikel können aus einem Dielektrikum wie Siliziumdioxid oder Aluminiumoxid bestehen und können kugelförmige Partikel sein. Nach der Verkapselung bedeckt das Verkapselungsmaterial 44 die IPD 40 und die Zwischenverbindungs-Dies 38. Ein Planarisierungsverfahren wird dann durchgeführt, um überschüssige Anteile der IPD 40 und der Zwischenverbindungs-Dies 38 zu entfernen, wodurch die Bondpads 118 und 120 freigelegt werden. Das Planarisierungsverfahren kann ein CMP-Verfahren oder ein mechanisches Schleifverfahren sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung fließt das Verkapselungsmaterial 44 unter die IPD 40 und die Zwischenverbindungs-Dies 38, um Lücken zu füllen. Gemäß einigen weiteren Ausführungsformen können einige Lücken durch das Verkapselungsmaterial 44 ungefüllt bleiben. Beispielsweise zeigt 6 einen Bereich 46, der gefüllt sein kann oder (teilweise oder vollständig) als Luftspalt ungefüllt bleiben kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung befindet sich innerhalb des gesamten Verkapselungsmaterials 44 kein Vorrichtungs-Die mit aktiven Vorrichtungen. Zum Beispiel sind die IPD 40 und die Zwischenverbindungs-Dies 38 frei von aktiven Vorrichtungen.
  • 7 zeigt die Ausbildung von Durchkontaktierungen 48, die das Verkapselungsmaterial 44 durchdringen, um mit den darunterliegenden RDLs 36 verbunden zu werden. Der entsprechende Schritt ist als Schritt 212 in dem in 26 gezeigten Verfahrensfluss gezeigt. Das Ausbildungsverfahren umfasst das Ätzen des Verkapselungsmaterials 44, um Öffnungen auszubilden, in denen einige Abschnitte der RDLs 36 freigelegt sind. Die Öffnungen werden dann mit einem leitfähigen Material gefüllt, gefolgt von einem Planarisierungsverfahren, um die überschüssigen Anteile der leitfähigen Materialien zu entfernen. Das leitfähige Material kann aus Kupfer, Aluminium, Wolfram, Kobalt oder Legierungen dieser Metalle bestehen. Die Durchkontaktierungen 48 können, müssen aber keine leitfähigen Sperrschichten aufweisen, die aus Titannitrid, Tantalnitrid, Titan, Tantal oder dergleichen ausgebildet sind. Aus Verfahrensgründen können die Durchkontaktierungen 48 verjüngt sein, wobei die oberen Abschnitte gemäß einigen Ausführungsformen der vorliegenden Offenbarung breiter als die zugehörigen unteren Abschnitte sind.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind in dem in 6 gezeigten Schritt, wenn das Planarisierungsverfahren beendet ist, die Bondpads 118 und 120 nicht freigelegt und sind durch eine verbleibende Schicht aus Verkapselungsmaterial 44 bedeckt. Vielmehr sind die Bondpads 118 und 120 nach dem in 7 gezeigten Planarisierungsverfahren freigelegt. Zum Beispiel zeigt 6 die gestrichelte Linie 45, die die obere Fläche des Verkapselungsmaterials 44 nach dem entsprechenden Planarisierungsverfahren zeigt. Das abgedeckt Halten der Bondpads 118 und 120 in dem in 6 gezeigten Schritt kann das Überpolieren der Bondpads 118 und 120 verhindern, das durch zwei Planarisierungsverfahren verursacht wird.
  • Bezugnehmend auf 8 werden Gehäusekomponenten (Vorrichtungen) 50, die 50A, 50B und 50C umfassen können, mit der IPD 40 und den Zwischenverbindungs-Dies 38 gebondet. Der entsprechende Schritt ist als Schritt 214 in dem in 26 gezeigten Verfahrensfluss gezeigt. Bondpads 52 der Gehäusekomponenten werden mit den Bondpads 118 und 120 gebondet und das Bonden kann aus einer Lötverbindung oder einer Metall-Metall-Direktverbindung bestehen. Jede der Gehäusekomponenten 50 kann ein Vorrichtungs-Die sein, wie ein Logik-Die, der ein Zentralverarbeitungs- (CPU) -Die, ein Mikrocontroller- (MCU) -Die, ein Eingabe-Ausgabe-Die- (IO) -Die, ein Baseband- (BB) -Die oder ein Anwendungsprozessor- (AP) -Die sein kann. Die Gehäusekomponenten 50 können auch Speicher-Dies umfassen, wie einen dynamischen Direktzugriffsspeicher- (DRAM) -Die oder einen statischen Direktzugriffsspeicher- (SRAM) -Die. Die Gehäusekomponenten 50 können auch Gehäuse, Speicherstapel oder dergleichen umfassen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Zwischenverbindungs-Dies 38 für die laterale Verbindung der Gehäusekomponenten 50 verwendet. Zum Beispiel ist der Zwischenverbindungs-Die 38A mit den beiden Gehäusekomponenten 50A und 50B gebondet und wird für die elektrische Zwischenverbindung der Gehäusekomponenten 50A und 50B verwendet. Der Zwischenverbindungs-Die 38B ist mit den beiden Gehäusekomponenten 50B und 50C gebondet und wird für die elektrische Zwischenverbindung der Gehäusekomponenten 50B und 50C verwendet. Die Zwischenverbindung wird durch die Metallleitungen und Durchkontaktierungen 116 erreicht. Da die Zwischenverbindungs-Dies 38 unter Verwendung der Verfahren zum Ausbilden von Halbleiter-Wafern/-Dies ausgebildet werden, können aufgrund der geringen Breite und des kleinen Abstands der Metallleitungen und Durchkontaktierungen 116 Zwischenverbindungen mit hoher Dichte ausgebildet werden. Die Abstände der Metallleitungen und Durchkontaktierungen 116 können viel kleiner als die Abstände der RDLs 36 und 32 sein. Zusätzlich werden Herstellungskosten gesenkt, indem vorgeformte Zwischenverbindungs-Dies 38 für die Zwischenverbindung verwendet werden.
  • Weiter bezugnehmend auf 8 wird eine Unterfüllung 54 abgegeben. Der entsprechende Schritt ist als Schritt 216 in dem in 26 gezeigten Verfahrensfluss gezeigt. Die Unterfüllung 54 kann die Zwischenräume zwischen den Vorrichtungs-Dies 50 und dem darunterliegenden Verkapselungsmaterial 44, den Zwischenverbindungs-Dies 38 und der IPD 40 füllen. Die Unterfüllung 54 kann auch die Lücken zwischen benachbarten Vorrichtungs-Dies 50 füllen. Außerdem können die Abschnitte der Unterfüllung 54 zwischen benachbarten Vorrichtungs-Dies 50 obere Flächen aufweisen, die niedriger sind als die oberen Flächen der Gehäusekomponenten 50. In der gesamten Beschreibung wird die Struktur, die über der Trennschicht 22 liegt, insgesamt als Verbundwafer 56 bezeichnet.
  • Als nächstes kann der Verbundwafer 56 von dem Träger 20 beispielsweise durch Projizieren von Licht wie z. B. UV-Licht oder Laser auf die Trennschicht 22 zum Zersetzen der Trennschicht 22 abgelöst werden. Der entsprechende Schritt ist als Schritt 218 in dem in 26 gezeigten Verfahrensfluss gezeigt. Der Träger 20 und die Trennschicht 22 werden von dem Verbundwafer 56 entfernt. Die resultierende Struktur ist in 9 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung verbleibt die Pufferschicht 24 auf dem Verbundwafer 56 und Öffnungen werden in der Pufferschicht 24 beispielsweise durch Laserbohren ausgebildet. Ein Lötbereich 58 wird dann ausgebildet, um mit den RDLs 26 verbunden zu werden, indem er sich in die Öffnungen in der Pufferschicht 24 erstreckt, wie in 9 gezeigt. Da sich der Verbundwafer 56 auf Waferebene befindet, kann der Verbundwafer 56 (durch einen Sägeverfahren) in eine Mehrzahl von Gehäusen 60 vereinzelt werden, die jeweils die in 9 gezeigte Struktur aufweisen. Der entsprechende Schritt ist als Schritt 220 in dem in 26 gezeigten Verfahrensfluss gezeigt. Das resultierende Gehäuse 60 kann für ein weiteres Verbindungsverfahren verwendet werden, wie zum Beispiel in 25 gezeigt.
  • Die Verfahren, die in den 1 bis 9 gezeigt sind, werden als RDL-Verfahren bezeichnet, da die RDLs 26, 32 und 36 vor dem Bonden/Befestigen der Vorrichtungs-Dies 50 ausgebildet werden. Die 10 bis 20 zeigen Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Gehäuses gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Verfahren werden als Die-Zuerst-Verfahren bezeichnet, da die Vorrichtungs-Dies vor der Ausbildung der RDLs 26, 32 und 36 gebondet/befestigt werden. Wenn nicht anders angegeben, gleichen die Materialien und die Herstellungsverfahren der Komponenten in diesen Ausführungsformen den ähnlichen Komponenten, die mit gleichen Bezugszeichen wie in den 1 bis 9 gezeigten Ausführungsformen bezeichnet sind. Die Details bezüglich des Ausbildungsverfahrens und der Materialien der in den 10 bis 20 (und auch in den 21 bis 24) gezeigten Komponenten können somit in der Beschreibung der in den 1 bis 9 gezeigten Ausführungsformen gefunden werden. Die in den 10 bis 20 gezeigten Schritte sind auch schematisch in dem Verfahrensfluss 300 in 27 wiedergegeben.
  • Bezugnehmend auf 10 sind Gehäusekomponenten 50 (die Gehäusekomponenten 50A, 50B und 50C umfassen) über einem Träger 20 angeordnet und an einer Trennschicht 22 befestigt. Der entsprechende Schritt ist als Schritt 302 in dem in 27 gezeigten Verfahrensfluss gezeigt. Eine Polymerpufferschicht 24 kann, muss aber nicht ausgebildet werden. Die Gehäusekomponenten 50 können ähnliche Arten von Vorrichtungen umfassen, wie sie unter Bezugnahme auf 8 beschrieben wurden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Gehäusekomponenten 50 Bondpads 52 und Metallpads 62. Die Metallpads 62 können auf der gleichen Ebene wie die Bondpads 52 ausgebildet sein oder können, wie gezeigt, gegenüber den Bondpads 52 vertieft sein. Ferner können die Metallpads 62 größer als die Bondpads 52 sein. Sowohl die Bondpads 52 als auch die Metallpads 62 sind elektrisch mit den integrierten Schaltungsvorrichtungen/Schaltungen (nicht gezeigt) in den Gehäusekomponenten 50 verbunden.
  • 11 zeigt das Bonden einer IPD 40A mit der Gehäusekomponente 50B, eines Zwischenverbindungs-Dies 38A mit den Gehäusekomponenten 50A und 50B und einer Gehäusekomponente 38B mit den Gehäusekomponenten 50B und 50C. Der entsprechende Schritt ist als Schritt 304 in dem in 27 gezeigten Verfahrensfluss gezeigt. Der Zwischenverbindungs-Die 38A wird als die elektrische Zwischenverbindung zwischen den Gehäusekomponenten 50A und 50B verwendet. Der Zwischenverbindungs-Die 38B wird als die elektrische Zwischenverbindung zwischen den Gehäusekomponenten 50B und 50C verwendet. Das Bonden kann durch eine Lötverbindung, eine Metall-Metall-Direktverbindung oder dergleichen erfolgen.
  • Eine Unterfüllung 54 wird dann abgegeben, um die Lücken zwischen der IPD 40A, den Zwischenverbindungs-Dies 38 und den jeweiligen darunterliegenden Gehäusekomponenten 50A, 50B und 50C zu füllen. Der entsprechende Schritt ist als Schritt 306 in dem in 27 gezeigten Verfahrensfluss gezeigt. Ferner kann die Unterfüllung 54 einige Abschnitte umfassen, die in die Lücken zwischen benachbarten Gehäusekomponenten 50A, 50B und 50C fließen. Diese Abschnitte der Unterfüllung 54 können von den darüberliegenden Zwischenverbindungs-Dies 38 überlappt sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die unteren Flächen der Unterfüllung 54 koplanar mit den unteren Flächen der Gehäusekomponenten 50A, 50B und 50C sein (müssen es aber nicht).
  • Bezugnehmend auf 12 wird Verkapselungsmaterial 44 abgegeben und gehärtet. Der entsprechende Schritt ist als Schritt 308 in dem in 27 gezeigten Verfahrensfluss gezeigt. Die Gehäusekomponenten 50A, 50B und 50C, die Zwischenverbindungs-Dies 38 und die IPD 40A sind somit in das Verkapselungsmaterial 44 verkapselt. Das Verkapselungsmaterial 44 weist untere Abschnitte auf der gleichen Ebene wie die Gehäusekomponenten 50A, 50B und 50C, die diese umgeben, und obere Abschnitte auf der gleichen Ebene wie die Zwischenverbindungs-Dies 38 und die IPD 40A auf, die diese umgeben. Es versteht sich, dass das Verpackungsverfahren auf Wafer-Ebene liegt und daher das Verkapselungsmaterial 44 eine Mehrzahl von Komponenten einkapselt, die mit den Komponenten wie beispielsweise den Gehäusekomponenten 50A, 50B und 50C, den Zwischenverbindungs-Dies 38 und der IPD 40A, identisch sind.
  • 13 zeigt die Ausbildung von Durchkontaktierungen 48, die das Verkapselungsmaterial 44 durchdringen, um mit den darunterliegenden Metallpads 62 verbunden zu werden. Der entsprechende Schritt ist als Schritt 310 in dem in 27 gezeigten Verfahrensfluss gezeigt. Das Ausbildungsverfahren beinhaltet das Ätzen des Verkapselungsmaterials 44, um Öffnungen auszubilden, in denen einige Abschnitte der Metallpads 62 freigelegt sind. Die Öffnungen werden dann mit einem leitfähigen Material gefüllt, gefolgt von einem Planarisierungsverfahren, um die überschüssigen Anteile der leitfähigen Materialien zu entfernen. Das Material und die Struktur der Durchkontaktierungen 48 können denen der in 7 gezeigten Durchkontaktierungen 48 ähneln und die Details werden hier nicht wiederholt. Aus Verfahrensgründen können die Durchkontaktierungen 48 verjüngt sein, wobei die oberen Abschnitte gemäß einigen Ausführungsformen der vorliegenden Offenbarung breiter als die zugehörigen unteren Abschnitte sind.
  • Bezugnehmend auf 14 wird eine dielektrische Schicht 64 ausgebildet, die aus einem Polymer wie Polyimid, PBO oder dergleichen bestehen kann. Der entsprechende Schritt ist als Schritt 312 in dem in 27 gezeigten Verfahrensfluss gezeigt. Alternativ kann die dielektrische Schicht 64 ein anorganisches Dielektrikum wie etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder dergleichen umfassen. Öffnungen 66 werden in der dielektrischen Schicht 64 beispielsweise durch ein Photolithographieverfahren ausgebildet, das eine Belichtung unter Verwendung einer Lithographiemaske und dann eine Entwicklung der dielektrischen Schicht 64 umfasst. Die Durchkontaktierungen 48 sind in den Öffnungen 66 freigelegt.
  • Als nächstes werden unter Bezugnahme auf 15 RDLs 68 ausgebildet, um mit den Durchkontaktierungen 48 verbunden zu werden. Der entsprechende Schritt ist als Schritt 312 in dem in 27 gezeigten Verfahrensfluss gezeigt. Das Material und die Ausbildungsverfahren können der Ausbildung der RDLs 26, 32 und 36 ähneln, wie in den 1 bis 4 gezeigt, und daher werden die Details hier nicht wiederholt. Die RDLs 68 umfassen Durchkontaktierungsabschnitte, die sich in die dielektrische Schicht 64 erstrecken, und Spuren- (Leitungs-) Abschnitte, die über der dielektrischen Schicht 64 liegen.
  • Bezugnehmend auf 16 wird eine IPD 40B auf der dielektrischen Schicht 64 befestigt, beispielsweise durch einen DAF 69. Der entsprechende Schritt ist als Schritt 314 in dem in 27 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann, anstatt die IPD 40B an der dielektrischen Schicht 64 zu befestigen, die IPD 40B an der einen oder den mehreren oberen Flächen der RDLs 68 angeklebt werden. Zum Beispiel zeigen gestrichelte Linien 70 schematisch, wohin sich eine der RDLs 68 erstrecken kann, und die IPD 40B und der DAF 69 können direkt auf dem gestrichelten Abschnitt 70 der RDLs 68 platziert werden. Die IPDs 40A und 40B können gleich oder voneinander verschieden sein.
  • 17 zeigt die Ausbildung einer dielektrischen Schicht 72 und RDLs 74, die sich in die dielektrische Schicht 72 erstrecken. Der entsprechende Schritt ist als Schritt 316 in dem in 27 gezeigten Verfahrensfluss gezeigt. Die dielektrische Schicht 72 kann aus einem Polymer wie etwa Polyimid, PBO oder dergleichen ausgebildet sein oder kann aus einem anorganischen Material wie etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder dergleichen ausgebildet sein. Die IPD 40B kann außerhalb der dielektrischen Schicht 72 freiliegen oder kann in der dielektrischen Schicht 72 vergraben sein. Entsprechend können die Bondpads 120 von der IPD 40B freigelegt oder bedeckt sein. Die RDLs 74 sind elektrisch mit den RDLs 68 verbunden.
  • Als nächstes wird unter Bezugnahme auf 18 eine dielektrische Schicht 76 ausgebildet, um die RDLs 74 abzudecken, gefolgt von der Ausbildung von RDLs 78. Der entsprechende Schritt ist als Schritt 318 in dem in 27 gezeigten Verfahrensfluss gezeigt. Die dielektrische Schicht 76 kann aus einem Material ausgebildet sein, das aus den ähnlichen Kandidatenmaterialien zum Ausbilden der dielektrischen Schichten 64 und/oder 72 ausgewählt ist. Die RDLs 78 umfassen Metallspuren (Metallleitungen) über der dielektrischen Schicht 76 und Durchkontaktierungen, die sich in die Öffnungen in der dielektrischen Schicht 76 erstrecken. Die RDLs 78 können in einem Plattierungsverfahren ausgebildet werden und jede der resultierenden RDLs 78 kann eine Keimschicht (nicht gezeigt) und ein plattiertes metallisches Material über der Keimschicht aufweisen.
  • Die Durchkontaktierungsabschnitte der RDLs 78 können auch einige Abschnitte umfassen, die mit den Bondpads 120 der IPD 40B verbunden sind. Dementsprechend ist die IPD 40B elektrisch mit den RDLs 78 verbunden. Gemäß einigen Ausführungsformen, in denen die dielektrische Schicht 72 eine obere Flächenschicht umfasst, die die IPD 40B abdeckt, durchdringen die Durchkontaktierungen der RDLs 78 die dielektrische Schicht 76 und erstrecken sich weiter so in die obere Flächenschicht der dielektrischen Schicht 72, dass sie die Bondpads 120 berühren.
  • Als nächstes wird eine dielektrische Schicht 80 über den RDLs 78 ausgebildet. Der entsprechende Schritt ist als Schritt 320 in dem in 27 gezeigten Verfahrensfluss gezeigt. Die dielektrische Schicht 80 kann unter Verwendung eines Polymers ausgebildet werden und kann aus den gleichen Kandidatenmaterialien ausgewählt werden wie die dielektrischen Schichten 64, 72 und 76. Zum Beispiel kann die dielektrische Schicht 80 aus PBO, Polyimid, BCB oder dergleichen ausgebildet sein. Alternativ kann die dielektrische Schicht 80 ein anorganisches Dielektrikum wie etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder dergleichen umfassen.
  • 19 zeigt die Ausbildung von Lötbereichen 82. Der entsprechende Schritt ist als Schritt 320 in dem in 27 gezeigten Verfahrensfluss gezeigt. Die Ausbildung kann das Ausbilden von Öffnungen in der dielektrischen Schicht 80 umfassen, beispielsweise durch Laserbohren. Dann werden die Lötbereiche 82 ausgebildet, um mit den RDLs 78 verbunden zu werden. Die resultierende Struktur, die über der Trennschicht 22 liegt, wird als Verbundwafer 56 bezeichnet. In einem nachfolgenden Schritt wird der Verbundwafer 56 vom Träger 20 abgelöst. Als nächstes wird der Verbundwafer 56 durch Sägen durch Ritzlinien 85 vereinzelt, so dass eine Mehrzahl von Gehäusen 60 ausgebildet wird. 20 zeigt ein resultierendes Gehäuse 60.
  • Die 21 bis 24 zeigen Querschnittsansichten von Zwischenstufen bei der Ausbildung eines Gehäuses gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Verfahren sind auch Die-Zuerst-Verfahren, da die Vorrichtungs-Dies vor der Ausbildung der RDLs gebondet/geklebt werden. Die in den 21 bis 24 gezeigten Schritte sind auch schematisch in dem in 28 gezeigten Verfahrensfluss 400 wiedergegeben. Die Verfahren ähneln den in den 10 bis 20 gezeigten Verfahren, außer dass die Durchkontaktierungen 48 aus Metallpads gezüchtet werden, bevor das Verkapselungsmaterial ausgebildet wird, anstatt zuerst Verkapselungsmaterial auszubilden und dann die Durchkontaktierungen 48 in den Öffnungen in dem Verkapselungsmaterial 44 auszubilden (wie in den 12 und 13 gezeigt).
  • Bezugnehmend auf 21 werden Gehäusekomponenten 50 über einer Trägerschicht 20 durch eine Trennschicht 22 platziert. Der entsprechende Schritt ist als Schritt 402 in dem in 28 gezeigten Verfahrensfluss gezeigt. Eine dielektrische Pufferschicht 24 kann, muss aber nicht ausgebildet werden. Als nächstes wird ein Photoresist 86 aufgebracht und dann strukturiert. Der entsprechende Schritt ist als Schritt 404 in dem in 28 gezeigten Verfahrensfluss gezeigt. Öffnungen 87 werden in dem Photoresist 86 ausgebildet, wobei einige Abschnitte der Metallpads 62 freigelegt sind. Als nächstes wird ein Plattierungsverfahren durchgeführt, um Metallpfosten auszubilden, die auch mit 48 bezeichnet sind. Der entsprechende Schritt ist als Schritt 406 in dem in 28 gezeigten Verfahrensfluss gezeigt. Da das Plattieren von den Metallpads 62 aus begonnen wird, wird keine Keimschicht benötigt, und das Plattieren beginnt von den Metallpads 62. Der Photoresist 86 wird dann beispielsweise in einem Veraschungsverfahren entfernt und die resultierende Struktur ist in 22 gezeigt.
  • 22 zeigt ferner das Bonden von Zwischenverbindungs-Dies 38 und einer IPD 48A mit den Gehäusekomponenten 50. Der entsprechende Schritt ist als Schritt 408 in dem in 28 gezeigten Verfahrensfluss gezeigt. Die Strukturen, Materialien und Verfahren können dem ähneln, was in 11 gezeigt ist und mit Bezug darauf beschrieben wurde. Die Details werden daher hier nicht wiederholt. Eine Unterfüllung 54 wird dann abgegeben, um die Lücken zwischen der IPD 40A, den Zwischenverbindungs-Dies 38 und den jeweiligen darunterliegenden Gehäusekomponenten 50A, 50B und 50C zu füllen. Ferner kann die Unterfüllung 54 einige Abschnitte umfassen, die in die Lücken zwischen benachbarten Gehäusekomponenten 50A, 50B und 50C fließen. Diese Abschnitte der Unterfüllung 54 können von den darüberliegenden Zwischenverbindungs-Dies 38 überlappt sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die unteren Flächen der Unterfüllung 54 koplanar mit den unteren Flächen der Gehäusekomponenten 50A, 50B und 50C sein (müssen es aber nicht).
  • 23 zeigt ein Einkapselungsverfahren, wobei die Gehäusekomponenten 50A, 50B und 50C, die Zwischenverbindungs-Dies 38 und die IPD 40A in Verkapselungsmaterial 44 verkapselt werden. Der entsprechende Schritt ist als Schritt 410 in dem in 28 gezeigten Verfahrensfluss gezeigt. Das Verkapselungsmaterial 44 weist auch untere Abschnitte auf der gleichen Ebene wie die Gehäusekomponenten 50A, 50B und 50C, die diese umgeben, und obere Abschnitte auf der gleichen Ebene wie die Zwischenverbindungs-Dies 38 und die IPD 40A auf, die diese umgeben. Es versteht sich, dass das Verpackungsverfahren auf Wafer-Ebene ist und daher das Verkapselungsmaterial 44 eine Mehrzahl von gebondeten Strukturen einkapselt, die mit der Struktur, die die Gehäusekomponenten 50A, 50B und 50C, die Zwischenverbindungs-Dies 38 und die IPD 40A umfasst, identisch sind.
  • Die Verfahrensschritte, die in den 14 bis 20 gezeigt sind, werden dann ausgehend von der in 23 gezeigten Struktur durchgeführt. Der entsprechende Schritt ist als Schritt 412 in dem in 28 gezeigten Verfahrensfluss gezeigt. Die Details (Materialien, Strukturen und die Ausbildungsverfahren) sind im Wesentlichen die gleichen, wie sie unter Bezugnahme auf die 14 bis 20 gezeigt und beschrieben sind, und werden hier nicht wiederholt. Das resultierende Gehäuse 60 ist in 24 gezeigt.
  • 25 zeigt eine beispielhafte Ausführungsform, bei der ein Gehäuse 60 mit einer weiteren Gehäusekomponente 84 gebondet wird, um ein Gehäuse 88 auszubilden. Die Gehäusekomponente 84 kann ein Gehäusesubstrat, eine Leiterplatte oder dergleichen sein. Es ist klar, dass obwohl das Gehäuse 60 so gezeigt ist, dass es die Struktur in 24 umfasst, die in den 9 und 20 gezeigten Gehäusen 60 auch auf ähnliche Weise mit der Gehäusekomponente 84 gebondet werden können, um das Gehäuse 88 auszubilden. Gemäß einigen Ausführungsformen umfassen einige der Gehäusekomponenten 50A, 50B und 50C Gehäuse oder Die-Stapel. Zum Beispiel zeigt 25 schematisch, dass die Gehäusekomponenten 50A und 50C Die-Stapel sind, die eine Mehrzahl von Vorrichtungs-Dies umfassen.
  • In den oben gezeigten beispielhaften Ausführungsformen werden einige beispielhafte Verfahren und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung beschrieben. Andere Merkmale und Verfahren können ebenfalls vorgesehen sein. Zum Beispiel können Teststrukturen vorgesehen sein, um das Verifizierungstesten der dreidimensionalen (3D-) Gehäuse oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können zum Beispiel Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet werden, was das Testen der 3D-Gehäuse oder des 3DIC, die Verwendung von Sonden und/oder Sondenplatten und dergleichen ermöglicht. Der Verifizierungstest kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testverfahren verwendet werden, die eine Zwischenverifizierung bekannt guter Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Durch Verwendung von Zwischenverbindungs-Dies zum Verbinden von Vorrichtungs-Dies (oder anderen Arten von Gehäusekomponenten), die auf derselben Ebene angeordnet sind, werden die herkömmlichen Interposer nicht benötigt. Die RDLs können zum Verbinden von Vorrichtungs-Dies mit einem Gehäusesubstrat und/oder einer Leiterplatte verwendet werden, so dass keine Silizium-Durchkontaktierungen, die in Interposern verwendet werden, benötigt werden. Die hohen Kosten, die mit der Ausbildung der Interposer verbunden sind, werden somit eingespart. Die Zwischenverbindungs-Dies können unter Verwendung von Verfahren zum Ausbilden der Vorrichtungs-Dies ausgebildet werden und daher sind die Abstände der Zwischenverbindungen klein, was Zwischenverbindungen mit hoher Dichte ermöglicht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bonden eines ersten Vorrichtungs-Dies und eines zweiten Vorrichtungs-Dies an einen Zwischenverbindungs-Die. Der Zwischenverbindungs-Die umfasst einen ersten Abschnitt, der über dem ersten Vorrichtungs-Die liegt und mit diesem gebondet ist, und einen zweiten Abschnitt, der über dem zweiten Vorrichtungs-Die liegt und mit diesem gebondet ist. Der Zwischenverbindungs-Die verbindet den ersten Vorrichtungs-Die elektrisch mit dem zweiten Vorrichtungs-Die. Das Verfahren umfasst ferner das Verkapseln des Zwischenverbindungs-Dies in ein Verkapselungsmaterial und das Ausbilden einer Mehrzahl von Umverteilungsleitungen über dem Zwischenverbindungs-Die. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden einer Durchkontaktierung, die das Verkapselungsmaterial durchdringt, um den ersten Vorrichtungs-Die elektrisch mit der Mehrzahl von Umverteilungsleitungen zu verbinden. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden der Durchkontaktierung, umfassend: Entfernen eines Teils des Verkapselungsmaterials, um eine Öffnung auszubilden, wobei eine leitfähiger Pad des ersten Vorrichtungs-Dies gegenüber der Öffnung freigelegt ist; und Füllen eines leitfähigen Materials in die Öffnung. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden der Durchkontaktierung, umfassend: Ausbilden eines strukturierten Photoresists, wobei ein leitfähiger Pad des ersten Vorrichtungs-Dies durch eine Öffnung in dem strukturierten Photoresist freigelegt ist; Plattieren der Durchkontaktierung in der Öffnung; und Entfernen des strukturierten Photoresists, wobei das Verkapselungsmaterial nach dem Entfernen des strukturierten Photoresists auf der Durchkontaktierung verkapselt ist. In einer Ausführungsform umfasst das Verfahren ferner, dass die Mehrzahl von Umverteilungsleitungen ausgebildet werden, bevor der erste Vorrichtungs-Die und der zweite Vorrichtungs-Die mit dem Zwischenverbindungs-Die gebondet werden. In einer Ausführungsform umfasst das Verfahren ferner, dass die Mehrzahl von Umverteilungsleitungen nach dem ersten Vorrichtungs-Die ausgebildet werden und der zweite Vorrichtungs-Die mit dem Zwischenverbindungs-Die gebondet wird. In einer Ausführungsform umfasst das Verfahren ferner das Bonden einer IPD mit dem ersten Vorrichtungs-Die und/oder dem zweiten Vorrichtungs-Die.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden einer dielektrischen Schicht über einem Träger; das Ausbilden einer Mehrzahl von Umverteilungsleitungen, wobei Durchkontaktierungsabschnitte der Mehrzahl von Umverteilungsleitungen die dielektrische Schicht durchdringen; das Befestigen eines Zwischenverbindungs-Dies an einer Oberfläche der Mehrzahl von Umverteilungsleitungen durch einen Die-Befestigungsfilm; das Verkapseln des Zwischenverbindungs-Dies in ein Verkapselungsmaterial; und das Bonden einer ersten Gehäusekomponente und einer zweiten Gehäusekomponente an den Zwischenverbindungs-Die, wobei die erste Gehäusekomponente mit einem ersten Abschnitt des Zwischenverbindungs-Dies gebondet wird und die zweite Gehäusekomponente mit einem zweiten Abschnitt des Zwischenverbindungs-Dies gebondet wird. In einer Ausführungsform umfasst das Verfahren ferner das Befestigen einer IPD an einer weiteren Oberfläche der Mehrzahl von Umverteilungsleitungen durch einen weiteren Die-Befestigungsfilm; und das Bonden der ersten Gehäusekomponente mit der IPD. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden einer Durchkontaktierung, die das Verkapselungsmaterial durchdringt, wobei die Durchkontaktierung mit der ersten Gehäusekomponente und/oder der zweiten Gehäusekomponente gebondet ist. In einer Ausführungsform umfasst das Verfahren ferner, dass der Zwischenverbindungs-Die die erste Gehäusekomponente mit der zweiten Gehäusekomponente elektrisch verbindet. In einer Ausführungsform umfasst das Verfahren ferner, dass der Zwischenverbindungs-Die ein Substrat umfasst und dass der Zwischenverbindungs-Die frei von Substrat-Durchkontaktierungen und aktiven Vorrichtungen darin ist. In einer Ausführungsform umfasst das Verfahren ferner, dass der Zwischenverbindungs-Die ferner frei von passiven Vorrichtungen darin ist. In einer Ausführungsform umfasst das Verfahren ferner, dass der Die-Befestigungsfilm obere Flächen von zwei benachbarten der Mehrzahl von Umverteilungsleitungen berührt, und wobei, nachdem der Zwischenverbindungs-Die in dem Verkapselungsmaterial verkapselt ist, ein Luftspalt zwischen den zwei benachbarten der Mehrzahl von Umverteilungsleitungen besteht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung einen ersten Vorrichtungs-Die und einen zweiten Vorrichtungs-Die; einen Zwischenverbindungs-Die, der einen ersten Abschnitt über dem ersten Vorrichtungs-Die und mit diesem gebondet; und einen zweiten Abschnitt über dem zweiten Vorrichtungs-Die und mit diesem gebondet umfasst, wobei der Zwischenverbindungs-Die den ersten Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die elektrisch verbindet; ein Verkapselungsmaterial, das den Zwischenverbindungs-Die darin einkapselt; und eine Durchkontaktierung, die das Verkapselungsmaterial durchdringt, um mit dem ersten Vorrichtungs-Die verbunden zu werden. In einer Ausführungsform umfasst die Vorrichtung ferner eine integrierte passive Vorrichtung, die mit dem ersten Vorrichtungs-Die und/oder dem zweiten Vorrichtungs-Die gebondet ist. In einer Ausführungsform umfasst die Vorrichtung ferner eine Unterfüllung, die einen ersten Abschnitt zwischen dem ersten Vorrichtungs-Die und dem Zwischenverbindungs-Die; und einen zweiten Abschnitt zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die umfasst. In einer Ausführungsform befindet sich ein oberer Flächenabschnitt des Verkapselungsmaterials über und in Kontakt mit einer oberen Fläche des Zwischenverbindungs-Dies. In einer Ausführungsform umfasst die Vorrichtung ferner einen Die-Befestigungsfilm über und in Kontakt mit einer oberen Fläche des Zwischenverbindungs-Dies, wobei sich der Die-Befestigungsfilm in dem Verkapselungsmaterial befindet. In einer Ausführungsform ist die Durchkontaktierung mit dem ersten Vorrichtungs-Die und/oder dem zweiten Vorrichtungs-Die gebondet. Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bonden eines ersten Vorrichtungs-Dies und eines zweiten Vorrichtungs-Dies an einen Zwischenverbindungs-Die, wobei der Zwischenverbindungs-Die umfasst: einen ersten Abschnitt über dem ersten Vorrichtungs-Die und an diese n gebondet; und einen zweiten Abschnitt über dem zweiten Vorrichtungs-Die und an diesen gebondet, wobei der Zwischenverbindungs-Die den ersten Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die elektrisch verbindet; Verkapseln des Zwischenverbindungs-Dies in ein Verkapselungsmaterial; und Ausbilden einer Mehrzahl von Umverteilungsleitungen über dem Zwischenverbindungs-Die.
  2. Verfahren nach Anspruch 1, das ferner das Ausbilden einer Durchkontaktierung umfasst, die das Verkapselungsmaterial durchdringt, um den ersten Vorrichtungs-Die mit der Mehrzahl von Umverteilungsleitungen elektrisch zu verbinden.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden der Durchkontaktierung umfasst: Entfernen eines Teils des Verkapselungsmaterials, um eine Öffnung auszubilden, wobei ein leitfähiger Pad des ersten Vorrichtungs-Dies in der Öffnung freigelegt ist; und Füllen eines leitfähigen Materials in die Öffnung.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Ausbilden der Durchkontaktierung umfasst: Ausbilden eines strukturierten Photoresists, wobei ein leitfähiger Pad des ersten Vorrichtungs-Dies durch eine Öffnung in dem strukturierten Photoresist freigelegt ist; Plattieren der Durchkontaktierung in der Öffnung; und Entfernen des strukturierten Photoresists, wobei das Verkapselungsmaterial nach dem Entfernen des strukturierten Photoresists auf der Durchkontaktierung verkapselt ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von Umverteilungsleitungen ausgebildet werden, bevor der erste Vorrichtungs-Die und der zweite Vorrichtungs-Die an den Zwischenverbindungs-Die gebondet werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von Umverteilungsleitungen ausgebildet werden, nachdem der erste Vorrichtungs-Die und der zweite Vorrichtungs-Die an den Zwischenverbindungs-Die gebondet werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Bonden einer integrierten passiven Vorrichtung (IPD) an den ersten Vorrichtungs-Die und/oder den zweiten Vorrichtungs-Die umfasst.
  8. Verfahren, umfassend: Ausbilden einer dielektrischen Schicht über einem Träger; Ausbilden einer Mehrzahl von Umverteilungsleitungen, wobei Durchkontaktierungsabschnitte der Mehrzahl von Umverteilungsleitungen die dielektrische Schicht durchdringen; Befestigen eines Zwischenverbindungs-Dies an einer Oberfläche der Mehrzahl von Umverteilungsleitungen durch einen Die-Befestigungsfilm; Verkapseln des Zwischenverbindungs-Dies in ein Verkapselungsmaterial; und Bonden einer ersten Gehäusekomponente und einer zweiten Gehäusekomponente an den Zwischenverbindungs-Die, wobei die erste Gehäusekomponente an den ersten Abschnitt des Zwischenverbindungs-Dies gebondet wird und die zweite Gehäusekomponente an den zweiten Abschnitt des Zwischenverbindungs-Dies gebondet wird.
  9. Verfahren nach Anspruch 8, ferner umfassend: Befestigen einer integrierten passiven Vorrichtung (IPD) an einer weiteren Oberfläche der Mehrzahl von Umverteilungsleitungen durch einen weiteren Die-Befestigungsfilm; und Bonden der ersten Gehäusekomponente an die IPD.
  10. Verfahren nach Anspruch 8 oder 9, das ferner das Ausbilden einer Durchkontaktierung umfasst, die das Verkapselungsmaterial durchdringt, wobei die Durchkontaktierung an die erste Gehäusekomponente und/oder die zweite Gehäusekomponente gebondet ist.
  11. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei der Zwischenverbindungs-Die die erste Gehäusekomponente mit der zweiten Gehäusekomponente elektrisch verbindet.
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei der Zwischenverbindungs-Die ein Substrat umfasst und der Zwischenverbindungs-Die frei von Substrat-Durchkontaktierungen und aktiven Vorrichtungen ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 12, wobei der Zwischenverbindungs-Die weiterhin frei von passiven Vorrichtungen ist.
  14. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 13, wobei der Die-Befestigungsfilm Oberseiten von zwei benachbarten der mehreren Umverteilungsleitungen berührt und wobei, nachdem der Zwischenverbindungs-Die in dem Verkapselungsmaterial verkapselt ist, ein Luftspalt zwischen den zwei benachbarten der Mehrzahl von Umverteilungsleitungen vorhanden ist.
  15. Vorrichtung, umfassend: einen ersten Vorrichtungs-Die und einen zweiten Vorrichtungs-Die; einen Zwischenverbindungs-Die, der an den ersten Vorrichtungs-Die und den zweiten Vorrichtungs-Die gebondet ist, wobei der Zwischenverbindungs-Die den ersten Vorrichtungs-Die elektrisch mit dem zweiten Vorrichtungs-Die verbindet; ein Verkapselungsmaterial, das den Zwischenverbindungs-Die darin verkapselt; und eine Durchkontaktierung, die das Verkapselungsmaterial durchdringt, um mit dem ersten Vorrichtungs-Die verbunden zu werden.
  16. Vorrichtung nach Anspruch 15, die ferner eine integrierte passive Vorrichtung umfasst, die an den ersten Vorrichtungs-Die und/oder den zweiten Vorrichtungs-Die gebondet ist.
  17. Vorrichtung nach Anspruch 15 oder 16, ferner eine Unterfüllung aufweist, umfassend einen ersten Abschnitt zwischen dem ersten Vorrichtungs-Die und dem Zwischenverbindungs-Die; und einen zweiten Abschnitt zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die.
  18. Vorrichtung nach einem der vorhergehenden Ansprüche 15 bis 17, wobei ein oberer Flächenabschnitt des Verkapselungsmaterials über einer oberen Fläche des Zwischenverbindungs-Dies liegt und sie berührt.
  19. Vorrichtung nach einem der vorhergehenden Ansprüche 15 bis 18, die ferner einen Die-Befestigungsfilm über und in Kontakt mit einer oberen Fläche des Zwischenverbindungs-Dies umfasst, wobei sich der Die-Befestigungsfilm in dem Verkapselungsmaterial befindet.
  20. Vorrichtung nach einem der vorhergehenden Ansprüche 15 bis 19, wobei die Durchkontaktierung an den ersten Vorrichtungs-Die und/oder den zweiten Vorrichtungs-Die gebondet ist.
DE102018100045.6A 2017-11-15 2018-01-03 Zwischenverbindungs-chips Pending DE102018100045A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/813,538 US10867954B2 (en) 2017-11-15 2017-11-15 Interconnect chips
US15/813,538 2017-11-15

Publications (1)

Publication Number Publication Date
DE102018100045A1 true DE102018100045A1 (de) 2019-05-16

Family

ID=66335757

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018100045.6A Pending DE102018100045A1 (de) 2017-11-15 2018-01-03 Zwischenverbindungs-chips

Country Status (5)

Country Link
US (5) US10867954B2 (de)
KR (1) KR102148907B1 (de)
CN (1) CN109786262B (de)
DE (1) DE102018100045A1 (de)
TW (1) TWI665742B (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050013B2 (en) * 2015-12-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11264346B2 (en) * 2017-12-28 2022-03-01 Intel Corporation Sacrificial dielectric for lithographic via formation to enable via scaling in high density interconnect packaging
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
KR102530320B1 (ko) * 2018-11-21 2023-05-09 삼성전자주식회사 반도체 패키지
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11133258B2 (en) 2019-07-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package with bridge die for interconnection and method forming same
US11251099B2 (en) 2019-07-31 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of packages using embedded core frame
US11088125B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. IPD modules with flexible connection scheme in packaging
US11139260B2 (en) * 2019-09-17 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Plurality of stacked pillar portions on a semiconductor structure
DE102020119103A1 (de) 2019-09-19 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Photonische halbleitervorrichtung und herstellungsverfahren
US11715728B2 (en) * 2019-09-19 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture
KR20210083830A (ko) * 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP2023520029A (ja) 2020-04-03 2023-05-15 ウルフスピード インコーポレイテッド 裏面ソース端子、ゲート端子及び／又はドレイン端子を有するｉｉｉ族窒化物ベースの高周波増幅器
CN115699326A (zh) 2020-04-03 2023-02-03 沃孚半导体公司 具有源极、栅极和/或漏极导电通孔的基于iii族氮化物的射频晶体管放大器
CN115769372A (zh) * 2020-04-03 2023-03-07 沃孚半导体公司 Rf放大器封装
US12074123B2 (en) 2020-04-03 2024-08-27 Macom Technology Solutions Holdings, Inc. Multi level radio frequency (RF) integrated circuit components including passive devices
US11594498B2 (en) 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
KR20220059722A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 Bs-pdn 구조를 가진 집적회로 칩
CN112736063B (zh) * 2020-12-29 2021-09-24 国家数字交换系统工程技术研究中心 一种领域专用的软件定义晶圆级系统和预制件互连与集成方法
US20220352046A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US12051650B2 (en) 2021-08-26 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof
TWI794113B (zh) * 2022-04-07 2023-02-21 南亞科技股份有限公司 具有氣腔的半導體元件
CN115360171B (zh) * 2022-10-20 2023-01-31 甬矽电子(宁波)股份有限公司 扇入型封装结构及其制备方法
US20240243056A1 (en) * 2023-01-17 2024-07-18 Qualcomm Incorporated Integrated circuit (ic) package employing a re-distribution layer (rdl) substrate(s) with photosensitive dielectric layer(s) for increased package rigidity, and related fabrication methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062761A1 (en) * 2011-09-09 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures for Semiconductor Devices
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package
WO2015130680A1 (en) * 2014-02-28 2015-09-03 Qualcomm Incorporated Integrated interposer with embedded active devices
DE102016102108A1 (de) * 2015-11-30 2017-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Cowos-dreischichtstruktur

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
KR101210410B1 (ko) 2006-09-25 2012-12-10 한라공조주식회사 차량용 냉장고
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
CN102867759B (zh) 2012-08-17 2015-04-29 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
US9362236B2 (en) 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
CN104051399B (zh) 2013-03-15 2018-06-08 台湾积体电路制造股份有限公司 晶圆级芯片尺寸封装中间结构装置和方法
US9230936B2 (en) * 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
US9331029B2 (en) * 2014-03-13 2016-05-03 Freescale Semiconductor Inc. Microelectronic packages having mold-embedded traces and methods for the production thereof
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9281339B1 (en) * 2014-09-17 2016-03-08 Sunasic Technologies, Inc. Method for mounting chip on printed circuit board
US9355963B2 (en) 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
US9653428B1 (en) * 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US9368450B1 (en) 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US10163856B2 (en) 2015-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuit structure and method of forming
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN116110887A (zh) * 2015-12-11 2023-05-12 英特尔公司 具有利用嵌入微电子衬底中的微电子桥连接的多个微电子器件的微电子结构
KR101966328B1 (ko) 2016-03-29 2019-04-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN106684066B (zh) 2016-12-30 2020-03-10 华为技术有限公司 一种封装芯片及基于封装芯片的信号传输方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062761A1 (en) * 2011-09-09 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures for Semiconductor Devices
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package
WO2015130680A1 (en) * 2014-02-28 2015-09-03 Qualcomm Incorporated Integrated interposer with embedded active devices
DE102016102108A1 (de) * 2015-11-30 2017-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Cowos-dreischichtstruktur

Also Published As

Publication number Publication date
US11978714B2 (en) 2024-05-07
CN109786262A (zh) 2019-05-21
TW201923911A (zh) 2019-06-16
TWI665742B (zh) 2019-07-11
CN109786262B (zh) 2021-06-22
KR102148907B1 (ko) 2020-08-31
US20190148329A1 (en) 2019-05-16
KR20190055683A (ko) 2019-05-23
US11532585B2 (en) 2022-12-20
US20200027851A1 (en) 2020-01-23
US20210098408A1 (en) 2021-04-01
US20230124804A1 (en) 2023-04-20
US10720401B2 (en) 2020-07-21
US20240258261A1 (en) 2024-08-01
US10867954B2 (en) 2020-12-15

Similar Documents

Publication Publication Date Title
DE102018100045A1 (de) Zwischenverbindungs-chips
DE102019130567B4 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102015106723B4 (de) Package mit einem Bauelementchip und Verfahren zur Herstellung eines Packages
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102016100378B4 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE102014112860B4 (de) Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102016101287B4 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102019109592B4 (de) Die-stapel und deren ausbildungsverfahren
DE102019118362A1 (de) Strukturieren einer polymerschicht zum reduzieren von spannung
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102019117763A1 (de) Seitenwandschutz für metallkontakthügel
DE102013107244A1 (de) Gestapelter Fan-Out-Halbleiterchip
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102018110866A1 (de) Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102018108932B4 (de) Package mit Info-Struktur und Verfahren zu dessen Ausbildung
DE102017127920A1 (de) Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102023100773A1 (de) Integriertes schaltungs-package und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication