DE102013107244A1 - Gestapelter Fan-Out-Halbleiterchip - Google Patents

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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Abstract

Ein gestapeltes Halbleiterbauelement und Verfahren zum Herstellen eines gestapelten Halbleiterbauelementes sind beschrieben. Das Halbleiterbauelement kann eine rekonstituierte Basisschicht (101, 601, 701) aufweisen mit einer Mehrzahl von eingebetteten Halbleiterchips (105-1, 105-2, 201, 203, 205, 207, 603). Eine erste Umverdrahtungsschicht (111) kann die elektrisch leitfähigen Kontakte (106) der eingebetteten Chips kontaktieren und über die Grenzen des einen oder der mehreren eingebetteten Chips (105-1, 105-2, 201, 203, 205, 207, 603) erweitern und einen Auffächerungsbereich ausbilden. Ein weiterer Chip (114, 409, kann über den in der Basisschicht (101, 601, 701) eingebetteten Chips (105-1, 105-2, 201, 203, 205, 207, 603) gestapelt sein und elektrisch mit den eingebetteten Chips verbunden sein mittels einer zweiten Umverdrahtungsschicht (127). Weitere Schichten mit Chips können in dem Halbleiterbauelement vorgesehen sein.

Description

  • In verschiedenen Ausführungsformen werden ein gestapelter, Fan-Out-Halbleiterchip (auch bezeichnet als aufgefächerter Halbleiterchip) und ein Verfahren zu Herstellen eines gestapelten Fan-Out-Halbleiterchips bereitgestellt.
  • Es sind verschiedene Lösungen zum Stapeln von Halbleiterchips bekannt. In einem Drahtverbindungs-Stapel kann ein Chip auf einen anderen Chip gestapelt werden, wobei die elektrischen Kontakte zwischen den beiden Chips mittels Drahtkontaktierung erzeugt werden. Solche Drahtverbindungs-Stapel können große Abmessungen und eine eingeschränkte elektrische Leistungsfähigkeit aufweisen. Bei einem Flip-Chip-Drahtverbindungs-Stapel können Lötkugeln auf der Oberseite eines Chips platziert werden und der Chip kann umgedreht werden, so dass die Oberseite (mit den Lötkugeln) die auf einem Substrat positionierten elektrischen Kontakte kontaktieren kann. Ein drahtgebondeter Chip kann dann an der Unterseite eines Flip-Chips angebracht werden, womit ein Stapel ausgebildet wird. Weitere Chips, die auf dem Gehäuse (Package) gestapelt werden, erfordern Drahtbond-Kontaktierung, was zu einer großen Abmessung des Gehäuse (Package) und einer eingeschränkten elektrischen Leistungsfähigkeit führt. In Durch-Silizium-Durchkontaktierung (through silicon via – TSV) Chip-Stapelungen können sich Durchkontaktierungen (von der aktiven Seite eines Chips) durch den Chip erstrecken, um eine elektrische Verbindung mit der inaktiven Seite des Chips auszubilden. Die TSV-Technologie ist jedoch kostenintensiv und die Beschaffungskette für TSV-Chips befindet sich noch in der Entwicklung. Was benötigt wird ist eine Chip-Stapelungs-Technologie, die potentiell weniger kostenintensiv ist und in einer Chip-Anordnung resultiert, die relativ klein sein kann und eine verbesserte elektrische Leistungsfähigkeit aufweist.
  • In einigen Aspekten kann ein Halbleiterbauelement, das mittels einer Chip-Stapelungs-Technologie ausgebildet ist oder wird, mehrere Schichten aufweisen: eine Basisschicht mit einem ersten Halbleiterchip, wobei der erste Halbleiterchip wenigstens einen elektrisch leitfähigen Kontakt an einer ersten Seite des ersten Halbleiterchips aufweist; eine erste Umverdrahtungsschicht, die den wenigstens einen elektrisch leitfähigen Kontakt des ersten Halbleiterchips kontaktiert, wobei die erste Umverdrahtungsschicht sich über die Grenzen des ersten Halbleiterchips erstrecken kann; ein zweiter Halbleiterchip mit einer ersten Seite und einer zweiten Seite, wobei der zweite Halbleiterchip wenigstens einen elektrisch leitfähigen Kontakt an der ersten Seite des zweiten Halbleiterchips aufweist; und eine Klebstoffschicht, die zwischen der ersten Seite des ersten Halbleiterchips und der zweiten Seite des zweiten Halbleiterchips angeordnet ist, wobei der zweite Halbleiterchip direkt auf der Klebstoffschicht angeordnet sein kann.
  • Das Halbleiterbauelement kann ferner aufweisen: eine elektrisch isolierende Schicht, die wenigstens teilweise über der ersten Seite des zweiten Halbleiterchips angeordnet ist, wobei die elektrisch isolierende Schicht wenigstens eine Durchkontaktierung aufweisen kann, so dass die erste Umverdrahtungsschicht freiliegt; und eine zweite Umverdrahtungsschicht, die wenigstens einen elektrisch leitfähigen Kontakt des zweiten Halbleiterchips kontaktiert, wobei die zweite Umverdrahtungsschicht elektrisch mit der ersten Umverdrahtungsschicht verbunden sein kann mittels der wenigstens einen Durchkontaktierung. Wenigstens eine Lötkugel kann die zweite Umverdrahtungsschicht kontaktieren.
  • Das Halbleiterbauelement kann mehrere Schichten aufweisen. Beispielsweise kann das Halbleiterbauelement aufweisen: einen dritten Halbleiterchip mit einer ersten Seite und einer zweiten Seite, wobei der dritte Halbleiterchip wenigstens einen elektrisch leitfähigen Kontakt an der ersten Seite des dritten Halbleiterchips aufweist; eine zweite Klebstoffschicht angeordnet zwischen der ersten Seite des zweiten Halbleiterchips und der zweiten Seite des dritten Halbleiterchips, wobei der dritte Halbleiterchip direkt auf der zweiten Klebstoffschicht angeordnet sein kann; eine zweite elektrisch isolierende Schicht angeordnet wenigstens teilweise über der ersten Seite des dritten Halbleiterchips, wobei die zweite elektrisch isolierende Schicht wenigstens eine Durchkontaktierung aufweisen kann, so dass die zweite Umverdrahtungsschicht freiliegt; und eine dritte Umverdrahtungsschicht, die den wenigstens einen elektrisch leitfähigen Kontakt des dritten Halbleiterchips kontaktiert, wobei die dritte Umverdrahtungsschicht elektrisch mit der zweiten Umverdrahtungsschicht verbunden sein kann mittels der wenigstens einen Durchkontaktierung der zweiten elektrisch isolierenden Schicht.
  • In verschiedenen Aspekten kann die Basisschicht ein rekonstituierter Wafer sein und der erste Halbleiterchip in dem rekonstituierten Wafer eingebettet sein. Eine Mehrzahl an Halbleiterchips kann auch in dem rekonstituierten Wafer eingebettet sein. Die Mehrzahl an Halbleiterchips kann wenigstens einen passiven Halbleiterchip und wenigstens einen aktiven Halbleiterchip aufweisen.
  • Der erste Halbleiterchip und der zweite Halbleiterchip können ein einzelnes integriertes Schaltkreis-Gehäuse (Schaltkreis-Package) bilden. In verschiedenen Aspekten kann der zweite Halbleiterchip nicht lösbar sein von dem einzelnen integrierten Schaltkreis-Gehäuse, ohne das Gehäuse zu beschädigen.
  • In weiteren Aspekten kann die Klebstoffschicht wenigstens teilweise auf der ersten Umverdrahtungsschicht angeordnet sein. Der erste Halbleiterchip und der zweite Halbleiterchip können integrierte Schaltungen sein.
  • In weiteren Aspekten kann das Halbleiterbauelement aufweisen: wenigstens einen Draht, der den wenigstens einen elektrisch leitfähigen Kontakt des zweiten Halbleiterchips elektrisch mit der ersten Umverdrahtungsschicht verbindet; und eine elektrisch isolierende Schicht angeordnet wenigstens teilweise über der ersten Seite des zweiten Halbleiterchips und dem wenigstens einen Draht, wobei die elektrisch isolierende Schicht wenigstens eine Durchkontaktierung (Via) aufweisen kann, so dass die erste Umverdrahtungsschicht freiliegt.
  • Weiterhin hierin beschrieben ist ein Halbleiterbauelement aufweisend: eine Basisschicht mit einem ersten Halbleiterchip, wobei der erste Halbleiterchip wenigstens einen elektrisch leitfähigen Kontakt an einer ersten Seite des ersten Halbleiterchips aufweist; eine erste Umverdrahtungsschicht, die den wenigstens einen elektrisch leitfähigen Kontakt des ersten Halbleiterchips kontaktiert, wobei die erste Umverdrahtungsschicht sich über die Grenzen des ersten Halbleiterchips erstrecken kann; und ein Halbleiter-Flip-Chip mit einer ersten Seite und einer zweiten Seite, wobei der Halbleiter-Flip-Chip wenigstens einen elektrisch leitfähigen Kontakt an der ersten Seite des Halbleiter-Flip-Chips aufweist. Die erste Seite des ersten Halbleiterchips kann der ersten Seite des Halbleiter-Flip-Chips gegenüberliegen. Das Halbleiterbauelement kann ferner aufweisen: eine elektrisch isolierende Schicht angeordnet wenigstens teilweise über der zweiten Seite des Halbleiter-Flip-Chips, wobei die elektrisch isolierende Schicht wenigstens eine Durchkontaktierung aufweisen kann, so dass die erste Umverdrahtungsschicht freiliegt; und eine zweite Umverdrahtungsschicht, die den wenigstens einen elektrisch leitfähigen Kontakt des Halbleiter-Flip-Chips elektrisch durch die wenigstens eine Durchkontaktierung und die erste Umverdrahtungsschicht kontaktiert.
  • Ein Verfahren zum Herstellen eines Halbleiterbauelements ist auch hierin beschrieben. Das Verfahren kann aufweisen ein Ausbilden einer ersten Umverdrahtungsschicht auf einer Oberfläche einer Basisschicht mit einem ersten Halbleiterchip, wobei der erste Halbleiterchip wenigstens einen elektrisch leitfähigen Kontakt an einer ersten Seite des ersten Halbleiterchips aufweist, wobei die erste Umverdrahtungsschicht den wenigstens einen elektrisch leitfähigen Kontakt des ersten Halbleiterchips kontaktieren kann; ein Aufbringen einer Klebstoffschicht wenigstens teilweise auf einer Oberfläche der ersten Umverdrahtungsschicht; ein Anordnen eines zweiten Halbleiterchips auf der Klebstoffschicht; ein Aufbringen einer Polymerschicht um den zweiten Halbleiterchip; ein Ausbilden wenigstens einer Durchkontaktierung durch die Polymerschicht, wobei die wenigstens eine Durchkontaktierung die erste Umverdrahtungsschicht freilegen kann; und ein Ausbilden einer zweiten Umverdrahtungsschicht auf einer Oberfläche der Polymerschicht. Der zweite Halbleiterchip kann wenigstens einen elektrisch leitfähigen Kontakt an einer ersten Seite des zweiten Halbleiterchips aufweisen, wobei das Anordnen des zweiten Halbleiterchips ein Anordnen einer zweiten Seite des zweiten Halbleiterchips auf der Klebstoffschicht aufweisen kann, wobei die zweite Seite unterschiedlich ist zu der ersten Seite. Das Verfahren kann ferner aufweisen: ein Ausbilden einer elektrisch isolierenden Schicht wenigstens teilweise auf der ersten Seite des zweiten Halbleiterchips; und ein Ausbilden wenigstens einer Durchkontaktierung durch die elektrisch isolierende Schicht, wobei die wenigstens eine Durchkontaktierung die erste Umverdrahtungsschicht freilegen kann.
  • In verschiedenen Aspekten kann das Verfahren ferner ein Ausbilden einer zweiten Umverdrahtungsschicht auf der elektrisch isolierenden Schicht aufweisen, wobei die zweite Umverdrahtungsschicht den wenigstens einen elektrisch leitfähigen Kontakt des zweiten Halbleiterchips elektrisch mit der ersten Umverdrahtungsschicht verbinden kann mittels der wenigstens einen Durchkontaktierung. Das Verfahren kann ferner ein Anordnen wenigstens einer Lötkugel auf der zweiten Umverdrahtungsschicht aufweisen.
  • Das Verfahren kann aufweisen: ein Aufbringen einer zweiten Klebstoffschicht wenigstens teilweise auf einer Oberfläche der zweiten Umverdrahtungsschicht; ein Anordnen eines dritten Halbleiterchips auf der zweiten Klebstoffschicht; ein Ausbilden einer zweiten elektrisch isolierenden Schicht wenigstens teilweise auf dem dritten Halbleiterchip; ein Ausbilden wenigstens einer Durchkontaktierung durch die zweite elektrisch isolierende Schicht, wobei die wenigstens eine Durchkontaktierung der zweiten elektrisch isolierenden Schicht die zweite Umverdrahtungsschicht freilegt; und ein Ausbilden einer dritten Umverdrahtungsschicht auf der zweiten elektrisch isolierenden Schicht, wobei die dritte Umverdrahtungsschicht wenigstens einen elektrisch leitfähigen Kontakt des dritten Halbleiterchips elektrisch mit der zweiten Umverdrahtungsschicht verbinden kann mittels der wenigstens einen Durchkontaktierung der zweiten elektrisch isolierenden Schicht.
  • Das Verfahren kann aufweisen: Schleifen der Basisschicht um überschüssiges Material zu entfernen. In verschiedenen Aspekten kann die Basisschicht ein rekonstituierter Wafer sein und der erste Halbleiterchip in dem rekonstituierter Wafer eingebettet sein. Das Verfahren kann ferner aufweisen: ein elektrisches Verbinden wenigstens eines elektrisch leitfähigen Kontaktes des zweiten Halbleiterchips mit der ersten Umverdrahtungsschicht mittels eines Drahtes bevor die Polymerschicht aufgebracht ist oder wird.
  • Diese und weitere Aspekte der Offenbarung werden veranschaulicht in Anbetracht der folgenden ausführlichen Beschreibung.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifischer Aspekte gezeigt sind, in denen die Erfindung ausgeübt werden kann. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • Es zeigen
  • 1a–k Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes gemäß einem oder mehreren beschriebenen Aspekten;
  • 2 ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes (oder eines Teils davon) gemäß einem oder mehreren beschriebenen Aspekten;
  • 3 ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes (oder eines Teils davon) gemäß einem oder mehreren beschriebenen Aspekten;
  • 4a–e Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit einer Flip-Chip-Anordnung und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit einer Flip-Chip-Anordnung gemäß einem oder mehreren beschriebenen Aspekten;
  • 5a–d Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit Drähten und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit Drähten gemäß einem oder mehreren beschriebenen Aspekten;
  • 6a–c Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit aktiven und/oder passiven Komponenten und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit aktiven und/oder passiven Komponenten gemäß einem oder mehreren beschriebenen Aspekten; und
  • 7 ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes (oder einem Teil davon) mit aktiven und/oder passiven Komponenten gemäß einem oder mehreren beschriebenen Aspekten.
  • Es versteht sich, dass eine Figur oder mehrere Figuren nicht notwendigerweise maßstäblich dargestellt sind.
  • 1a–k zeigen Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes gemäß einem oder mehreren beschriebenen Aspekten. In 1a ist eine Basisschicht 101 (Substrat) bereitgestellt. Die Basisschicht 101 kann ein rekonstituierter Wafer sein, beispielsweise ein rekonstituierter Wafer mit einem Fan-Out-Bereich (auch bezeichnet als Auffächerungsbereich) (beispielsweise eine Waferebenenkugel (wafer level ball – WLB) oder eine eingebettete Waferebenenkugel (embedded wafer level ball – WLB)). Der rekonstituierter Wafer kann mittels eines Auswählens einer Mehrzahl von Halbleiterbauelementen 105, die Dies sein können, ausgebildet sein oder werden, dargestellt beispielsweise als Chips 105-1 und 105-2, die als gut bekannt sind und/oder die als gut getestet wurden (beispielsweise funktionsfähig). Die Halbleiterbauelemente 105 können von einem Wafer genommen werden, auf dem die Chips 105 gebildet worden sind (beispielsweise mittels Vereinzelns des Silizium-Wafers), und auf einem Träger mittels einer Klebstofffolie angeordnet sein oder werden. Die Chips 105 können mit der Oberseite (der aktiven Seite der Chips 105 mit elektrisch leitfähigen (beispielsweise Metall) Kontakten 106 nach oben zeigend) nach oben auf dem Träger oder mit der Oberseite nach unten (beispielsweise die aktive Seite der Chips mit elektrisch leitfähigen Kontakten 106 nach unten zeigend) angeordnet sein oder werden, um eine erste Schicht an Halbleiterchips 105 zu bilden. Die Dichte der Chips 105 kann in dem ursprünglichen Silizium-Wafers größer sein als die beabsichtigte Dichte der Chips 105 auf dem rekonstituierter Wafer 101, beispielsweise wenn der Abstand zwischen den Chips 105 in dem ursprünglichen Silizium-Wafer kleiner ist als der Abstand zwischen den Chips 105 in der Basisschicht 101. Die Chips 105, die von dem ursprünglichen Silizium-Wafer entfernt wurden, können mit einem größeren Abstand voneinander auf dem Träger angeordnet sein oder werden als die Chips 105 auf dem ursprünglichen Silizium-Wafers angeordnet waren. Mittels des Ausbreitens der Chips 105 kann ein Auffächerungsbereich ausgebildet sein oder werden, wie ausführlicher in den nachfolgenden Beispielen beschrieben wird.
  • Eine elektrisch isolierende Schicht 103, beispielsweise eine Formmasse, kann um die Chips 105 gebildet sein oder werden um eine Basisschicht 101 auszubilden. Beispielsweise kann die Basisschicht mittels Formpressens ausgebildet sein oder werden, um einen runden Wafer zu erzeugen, einen rechteckigen Wafer oder einem beliebig anders geformten Wafer. Somit können die Halbleiterchips 105 mittels des Form-Verfahrens wenigstens teilweise in der Basisschicht 101 eingebettet sein. Die elektrisch leitfähigen Kontakte 106 können mittels eines für einen Fachmann verfügbaren herkömmlichen Verfahrens freigelegt werden. Beispielsweise können die Kontakte 106 freigelegt werden mittels Schleifens, Laserentfernens und/oder einer Kombination aus Schleifen und Laserentfernen der isolierenden Schicht 103. Die Basisschicht 101 kann als eine Ausgangsbasis für einen Stapel und zusätzliche Schichten und/oder Chips verwendet werden. Dadurch wird ein zusätzliches Trägersystem für Halbleiterchips optional.
  • Halbleiterchips 105, die in dem rekonstituierter Wafer eingebettet sind, können eine erste Seite 107 mit einer Mehrzahl an elektrisch leitfähigen Kontakten 106 aufweisen. Die erste Seite 107 kann ungeachtet der tatsächlichen Orientierungen bezüglich der Schwerkraft oder dem Rest des Bauelementes auch als Oberseite bezeichnet werden. Die Kontakte können mittels Aufbringens des einen elektrisch leitfähigen Materials, beispielsweise polykristallines Silizium und/oder Metall, beispielsweise Aluminium; auf einem Halbleiterchip 105 ausgebildet sein oder werden. Die Kontakte 106 können auch von einer Metallstruktur, beispielsweise aus Kupfer als Zylinder, Säule oder einer anderen Struktur; vollständig oder teilweise bedeckt sein. Eine beispielhafte Metallstruktur kann beispielsweise 7 bis 20 μm dick sein. Die Metallstruktur kann die Kontakte 106 während des Entfernens von Schichten und/oder Material vom Halbleiterchip schützen, beispielsweise während eines Laserbohrens. Einige Schichten und/oder Materialabtragungsverfahren, beispielsweise Fotolithografie, erfordern keine Metallstrukturen zum Schutz der Kontakte 106. Daher brauchen Metallstrukturen die Kontakte 106, falls die elektrisch isolierende Schicht 109 mittels Fotolithografie strukturiert wird, wie ausführlicher in nachfolgenden Beispielen beschrieben wird. Jeder der nachfolgend beschriebenen Chipkontakte kann auf ähnliche Weise Metallstrukturen zum Abdecken der Kontakte aufweisen und diese während eines Schicht- und/oder Materialabtrags schützen. Die Kontakte können als Teil des Verfahrens zum Bilden des ursprünglichen Silizium-Wafers ausgebildet worden sein. In verschiedenen Ausgestaltungen können die unverkapselten Kontakte 106 nicht lötbar sein, da die Umverdrahtungsschichten, passive Schichten, Lötstopps und/oder Lötkugeln nicht auf dem rekonstituierter Wafer 101 ausgebildet wurden. Halbleiterchips 105 können auch eine zweite gegenüberliegende Seite 108 aufweisen, beispielsweise eine „Unterseite”), die oder die keine elektrischen Kontakte aufweist.
  • In 1b kann eine elektrisch isolierende Schicht 109 (beispielsweise eine dielektrische Schicht) auf einem rekonstituierter Wafer 101 gebildet sein oder werden. Die Kontakte 106 können freiliegen, beispielsweise mittels eines Verwendens von Fotolithographie und/oder eines Laserverfahrens. Metallisierungsverlängerungen 110, die aus Kupfer oder einem anderen leitfähigen Material gebildet sind, können auf den freigelegten Kontakten 106 gebildet sein oder werden. Eine erste Umverdrahtungsschicht 111 kann über dem Dielektrikum 109 gebildet sein oder werden. Die erste Umverdrahtungsschicht 111 kann eine Mehrzahl von Umverteilungslinien aufweisen, von denen sich wenigstens ein Teil über die Grenzen dass 100 einem mehreren Halbleiterchips erstrecken und einen Auffächerungsbereich in dem Bereich zwischen den Chips 105 ausbilden. Mittels des Auffächerns der Kontakte 106 außerhalb der Gehäusegrundfläche eines jeden Chips 105 können die Kontakte 106 einfacher zugänglich sein, beispielsweise zu weiteren Halbleiterchips und/oder anderen Arten von Komponenten, Kontakten, etc. Umverdrahtungsschichten können ausgebildet sein oder werden mittels verschiedener Dünnfilm- und/oder Leiterplatten-(printed circuit board PCB) Abscheideverfahren, einschließlich Kathodenzerstäuben (sputtern) und Plattieren (plating), stromloses Aufbringen einer Schicht mit Kristallisationskeimen, Elektroplattieren, Drucken und/oder anderen Aufbringungsverfahren.
  • In 1c kann eine Haftschicht 113 über der ersten Halbleiterchip 105 Schicht ausgebildet sein oder werden (beispielsweise mittels Druckens, Laminierens, Dispensierens, etc.), sowie auf dem Dielektrikum 109 und/oder der ersten Umverdrahtungsschicht 111. Teile der ersten Umverdrahtungsschicht 111 können freiliegend bleiben, um ein Chip-Stapeln zu ermöglichen. Beispielseise können Klebstoffe an Aufnehmen-und-Platzier-Bereichen (Pick-und-Place-Bereichen) der zweiten Schicht von Halbleiterchips appliziert werden, wie es noch ausführlicher in den Beispielen unten beschrieben wird. Klebstoffe können beispielsweise Epoxid, Polyimid, Silikon andere Materialien und Kombinationen davon aufweisen. Weiterhin können die Klebstoffe mit einem Füllstoff gefüllt oder ungefüllt sein, beispielsweise Silizium und Kohlenstoff, neben anderen Arten von Füllstoffen. Die Klebstoffschicht 113 ist als strukturierte Schicht dargestellt; die Klebstoffschicht 113 kann eine geschlossene Schicht zwischen den Chips 105 sein. Weiterhin können die Grenzen der Klebstoffschicht 113 bei oder innerhalb der Gehäusegrundfläche eines jeden Chips 105 sein, oder die Haftschicht kann sich (lateral) über die Gehäusegrundfläche eines jeden Chips 105 hinaus erstrecken.
  • In 1d kann eine zweite Schicht von Halbleiterchips 114, veranschaulicht beispielsweise als Chips 114-1 und 114-2, direkt auf dem Klebstoff 113 angeordnet sein oder werden. Pick-und-Place-Positionierungsanlagen können verwendet werden. Die zweiten Halbleiterchips 114 können jeweils eine erste Seite 115, beispielsweise eine Oberseite, aufweisen mit einer Mehrzahl an elektrisch leitfähigen Kontakten. Metallisierungsverlängerungen 117, beispielsweise gebildet aus Kupfer oder anderen leitfähigen Materialien; können auf den Kontakten des zweiten Halbleiterchips 114 ausgebildet sein oder werden, in der gleichen oder einer ähnlichen Weise wie bei der ersten Schicht der Halbleiterchips 105. In verschiedenen Ausgestaltungen können die Metallisierungsverlängerungen 117 auf die Kontakte der Chips 117 voraufgetragen sein, beispielsweise in der Form von Kupfer-Unterkugelmetallisierung (under bump metallization UBM). Die zweiten Chips 114 können auch jeweils eine zweite Seite 116 (beispielsweise eine Unterseite) haben, die oder die nicht leitfähige Kontakte aufweisen kann. Die zweite Seite 116 kann direkt auf dem Klebstoff 113 platziert sein oder werden.
  • In 1e kann eine elektrisch isolierende Schicht 119 (beispielsweise eine Form-Schicht oder eine Laminations-Schicht) um die/den zweiten Halbleiterchip(s) 114 ausgebildet sein oder werden, so dass der/die zweite(n) Chip(s) 114 wenigstens teilweise eingebettet sind in der isolierenden Schicht 119. Die isolierende Schicht 119 kann ausgebildet sein oder werden mittels eines beliebigen Verfahrensschritts der Halbleiterherstellung, beispielsweise Lamination, Kompressionsformen, Drucken, etc. In 1F, kann die isolierende Schicht 119 in der Abmessung reduziert werden (beispielsweise gedünnt), beispielsweise mittels Schleifens und/oder Laserbohrens der isolierenden Schicht 119. Schleifen der isolierenden Schicht 119 (beispielsweise zu einem Bereich 121) kann die leitfähigen Verlängerung 117 des/der zweiten Halbleiterchips 114 freilegen.
  • In 1g kann eine oder mehrere Durchkontaktierung(en) 123, beispielsweise Zwischenverbindungen (interconnect pathways) in der elektrisch isolierenden Schicht 119 gebildet sein oder werden, beispielsweise mittels Bohrens (beispielsweise Laserbohren) und/oder eines fotolithografischen Verfahrens. Die Durchkontaktierung 123 können die leitfähigen Verlängerung 117 der zweiten Halbleiterchips 114 und/oder der ersten Umverdrahtungsschicht 111 freilegen. Beispielsweise kann das Bohren bei der ersten Umverdrahtungsschicht 111 und/oder einer oder mehreren leitfähigen Verlängerungen 117 beendet werden.
  • In 1h können die Durchkontaktierungen 123 mit einem oder mehreren leitfähigen Materialien 125 gefüllt sein, beispielsweise Kupfer, um einen elektrischen Zugang zu der ersten Umverdrahtungsschicht 111 und/oder leitfähigen Verlängerung 117 der zweiten Halbleiterchips 114 zu ermöglichen. Eine zweite Umverdrahtungsschicht 127 kann auch über der Formschicht 119 gebildet sein oder werden, beispielsweise mittels Kathodenzerstäubens und Plattierens, stromlosen Aufbringens einer Schicht mit Kristallisationskeimen, oder Elektroplattierens. In verschiedenen Ausgestaltungen können die Durchkontaktierungen 123 zusammen mit dem Ausbilden der Umverdrahtungsschicht 127 gefüllt werden. Alternativ können die Durchkontaktierungen 123 unabhängig von dem Ausbilden der Umverdrahtungsschicht 127 gefüllt werden. Beispielsweise können die Durchkontaktierungen 123 zuerst gefüllt werden, beispielsweise mittels Druckens, stromlosen Plattierens, etc. Dann kann die Umverdrahtungsschicht 127 gebildet sein oder werden. Die Durchkontaktierungen 123 können vollständig oder teilweise mit leitfähigem Material gefüllt sein oder werden. Teilweise gefüllte Durchkontaktierung können angeschlossene (plugged) Durchkontaktierung sein, wobei eine Art Umverdrahtungsschicht durch die Durchkontaktierungen nach unten weitergeleitet ist, und der Rest der Durchkontaktierung separat gefüllt ist oder wird oder mittels eines elektrisch isolierenden Materials, beispielsweise einer zweiten elektrisch isolierenden Schicht 129, wie ausführlicher in Beispielen unten beschrieben wird. Die zweite Umverdrahtungsschicht 127 kann einen zweiten Auffächerungsverbindungsbereich der leitfähigen Kontakte der ersten und zweiten Halbleiterchips bilden. Beispielsweise können die Kontakte aufgefächert seien außerhalb der Gehäusegrundfläche von jedem der ersten Halbleiterchips 105, außerhalb der Gehäusegrundfläche von jedem der zweiten Halbleiterchips 114, und/oder außerhalb der Gehäusegrundflächen von sowohl den ersten und den zweiten Halbleiterchips 105, 114. Die zweite Umverdrahtungsschicht 127 kann elektrisch mit der ersten Umverdrahtungsschicht 111 verbunden sein mittels des leitfähigen Material(s) 125, welches die wenigstens eine Durchkontaktierung 123 füllt. Die zweite Umverdrahtungsschicht 127 kann ähnlich elektrisch verbunden sein mit einem oder mehreren leitfähigen Kontakten der zweiten Halbleiterchips 114. In verschiedenen Ausgestaltungen kann die elektrische Verbindung zwischen der zweiten Umverdrahtungsschicht 121 und der ersten Umverdrahtungsschicht 111 und/oder der leitfähigen Verlängerung 117 keine Lötung erfordern. Dadurch kann das Herstellungsverfahren zum Ausbilden des Halbleiterbauelementes potenziell vereinfacht werden und/oder die Widerstandsfähigkeit des Halbleiterbauelementes potenziell erhöhen, beispielsweise den Widerstand hinsichtlich hoher Wärme.
  • In 1i, kann eine zweite elektrisch isolierende Schicht 119, beispielsweise ein Dielektrikum, auf der zweiten Umverdrahtungsschicht 127 ausgebildet sein oder werden. Die zweite Umverdrahtungsschicht 127 kann in einem oder mehreren Bereichen 131 freiliegen (beispielsweise mittels Laserbohrens, Fotolithographie, etc.). In 1J, kann eine Lötstoppschicht und/oder Lötkugeln 133, beispielsweise Kugeln oder Halbkugeln, appliziert sein oder werden. In 1k kann die Unterseite der Basisschicht 101, beispielsweise die Formmasse 103, die von der Seite, auf der die Lötkugeln 133 appliziert sind oder werden, weggerichtet ist, geschliffen werden, um die Höhe der Struktur zu reduzieren, beispielsweise zu der Position 135. Die Struktur kann dann vereinzelt werden, beispielsweise gewürfelt (diced), zwischen jeder der gestapelten Anordnung von Chips und/oder anderen Komponenten, beispielsweise in dem Bereich dargestellt mittels der gestrichelten Linie in 1k, wodurch eine Mehrzahl an vereinzelten Halbleiterbauelemente-Gehäuse (semiconductor device packages) ausgebildet sein oder werden. Beispielsweise, sind in dem Beispiel von 1K zwei Halbleiterbauelemente-Gehäuse 137-1 und 197-2 gezeigt, wobei jedes eine Mehrzahl von Halbleiterchips aufweisen kann, beispielsweise einen ersten Halbleiterchip 105 und einen zweiten Halbleiterchip 114. Alternativ, können die Bezugszeichen 137-1 und 137-2 ein einzelnes Halbleiterbauelement-Gehäuse bilden. Die ersten Halbleiterchips 105 und zweiten Halbleiterchips 114 können nicht lösbar von dem jeweiligen Gehäuse 137 sein.
  • 2 zeigt ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes 200 (oder eines Teils davon) gemäß einem oder mehreren beschriebenen Aspekten. Mehrere Halbleiterchips, beispielsweise Chips 201, 203, 205 und 207; und/oder andere aktive oder passive Komponenten, wie ausführlicher in Beispielen unten beschrieben wird; können in dem rekonstituierter Wafer oder einer anderen Schicht eingebettet sein. Das beispielhafte Halbleiterbauelement-Gehäuse 200 kann eine sehr geringe Gehäusehöhe aufweisen. Beispielsweise kann die Höhe A der Lötkugeln in einem Bereich von 200 μm bis 300 μm sein, beispielsweise ungefähr 250 μm (mit einem Abstand von ungefähr 0,5 mm zwischen Lötkugeln). Die Höhe A der Lötkugeln kann in einem Bereich von 150 μm bis zu 150 μm sein, beispielsweise 200 μm (mit einem Abstand von ungefähr 0,4 mm). Die Höhe B des Dielektrikums und des zweite Halbleiters kann in einem Bereich von 5 μm bis 40 μm sein, beispielsweise ungefähr 30 μm. Die Höhe C des zweiten Halbleiterchips und der zweiten Metallisierungsverlängerung kann in einem Bereich von 20 μm bis 250 μm sein, beispielsweise ungefähr 120 μm. Die Höhe der zweiten Metallisierung kann in einem Bereich von 10 μm bis 30 μm sein für lasergebohrte Verbindungen und in einem Bereich von 5 μm bis 15 μm für andere Arten von Verbindungen. Beispielsweise kann der zweite Halbleiterchip eine Höhe von ungefähr 100 μm aufweisen und die Metallisierungsverlängerung kann eine Höhe von ungefähr 20 μm aufweisen. In verschiedenen Ausgestaltungen kann der zweite Halbleiterchip eine noch geringere Höhe aufweisen, beispielsweise von ungefähr 50 μm. Die Höhe D der ersten dielektrischen Schicht, der ersten Umverdrahtungsschicht und des Klebstoffes kann ungefähr 40 μm sein. Die Höhe E des gebildeten (und geschliffenen) rekonstituierter Wafers kann ungefähr 100 μm sein. Folglich kann die Gesamtdicke F des dreidimensionalen Halbleiter-Gehäuses 200 mit zwei Schichten von Halbleiterchips von ungefähr 490 μm sein (oder ungefähr 440 μm falls der zweite Halbleiterchip eine Höhe von ungefähr 50 μm hat). Vergleichbar kann ein Gehäuse mit drei Schichten von Halbleiterchips eine Gesamthöhe von ungefähr 600 μm haben. Die hier beschriebenen beispielhaften Abmessungen können auch auf andere Ausführungsformen angewendet werden, beispielsweise die beispielhaften Ausführungsformen der 1k, 3, 4e, 5d, 6c und 7. Wiederum können die gestapelten Anordnungen von Chips und/oder anderen Komponenten vereinzelt werden, beispielsweise gewürfelt, um einzelne Gehäuse auszubilden.
  • Neben dem potenziellen Größenvorteil, der mittels der Beispiele in dieser Offenbarung ausgestaltet wird, kann das Halbleiterbauelement 200 weniger kostenintensiv herstellbar sein als Gehäuse die Durch-Silizium-Durchkontaktierung (TSV) verwenden, die recht teuer herstellbar sind. TSVs können vermieden werden wenn gewünscht, beispielsweise mittels eines Auffächerns der Kontaktbereiche der Halbleiterchips und mittels Verwendens von einem oder mehreren Umverdrahtungsschichten. Weiterhin kann die elektrische Leistungsfähigkeit des Stapels mittels des Verwendens von Schichten von Umverdrahtungsmaterial und kurzen Verbindungen zwischen den Umverdrahtungsschichten begünstigt werden. Weiterhin kann das Stapeln von Chips und/oder Gehäusen möglich sein. Beispielsweise kann ein Gehäuse mehr als drei Schichten aufweisen. Ein Gehäuse kann auch auf ein weiteres Gehäuse gestapelt sein.
  • 3 zeigt ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes 300 (oder eines Teils davon) gemäß einem oder mehreren beschriebenen Aspekten. Das Halbleiterbauelement 300 kann drei (oder mehr) Schichten von Halbleiterchips aufweisen. Das Verfahren zum Herstellen eines Bauelementes mit drei (oder mehr) Schichten kann von dem in 1h dargestellten Zwischenhalbleiterbauelement fortgesetzt werden. Eine zweite Klebstoffschicht 303 kann ausgebildet sein oder werden, beispielsweise mittels Druckens, Laminierens, Dispensierens, etc., an Pick-und-Place-Bereichen einer dritten Schicht einer Mehrzahl von Halbleiterchips 305, veranschaulicht in 3 beispielsweise als Chips 305-1 und 305-2. Der dritte Halbleiterchip 305 kann direkt auf dem Klebstoff 303 angeordnet sein. Der dritte Halbleiterchip 305 kann eine erste Seite, beispielsweise eine Oberseite, mit einer Mehrzahl von leitfähigen Kontakten und/oder leitfähigen Verlängerungen aufweisen. Die dritten Halbleiterchips 305 können auch eine zweite Seite, beispielsweise eine Unterseite, aufweisen, die auf dem Klebstoff 303 angeordnet ist oder wird. Eine dritte elektrisch isolierende Schicht 307 kann um die dritten Halbleiterchips 305 ausgebildet sein oder werden, und eine Mehrzahl von Durchkontaktierungen 309 können, beispielsweise mittels Bohrens, ausgebildet sein oder werden um die zweite Umverdrahtungsschicht und/oder die leitfähigen Verlängerung der dritten Halbleiterchips freizulegen. Eine dritte Umverdrahtungsschicht 311 kann über dem Dielektrikum 307 ausgebildet sein oder werden. Wie oben bereits beschrieben, kann die dritte Umverdrahtungsschicht 311 die leitfähigen Kontakte der ersten Schicht von Halbleiterchips 105, der zweiten Schicht von Halbleiterchips 114, und/oder die dritte Schicht von Halbleiterchips 305 auffächern. Eine elektrisch isolierende Schicht 313 kann über und/oder um die dritte Umverdrahtungsschicht 311 ausgebildet sein oder werden; und Bohren und/oder andere fotolithografische Verfahren können die dritte Umverdrahtungsschicht 311 freilegen. Diese Schritte können so beliebig oft wiederholt werden um eine beliebige Anzahl an gestapelten Schichten von Halbleiterchips auszubilden. In der Schlussschicht, können ein Lötstopp und/oder Lötkugeln 315 appliziert sein oder werden, um das Halbleiter-Gehäuse 300 zu bilden. Ähnlich anderen Ausführungsformen können die gestapelten Anordnungen von Chips und/oder anderen Komponenten vereinzelt, beispielsweise gewürfelt, werden um einzelne Gehäuse auszubilden.
  • 4a–e zeigen Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit einer Flip-Chip-Anordnung und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit einer Flip-Chip-Anordnung gemäß einem oder mehreren beschriebenen Aspekten. Das Verfahren zum Herstellen der Halbleiterbauelemente mit einem oder mehreren Flip-Chip-Gehäusen kann von dem in 1 dargestellten Zwischenhalbleiterbauelement fortgesetzt werden. Anstelle eines Aufbringens einer Klebstoffschicht wie in 1c dargestellt, können Flip-Chip-Gehäuse verwendet werden, beispielsweise Flip-Chip-Gehäuse 409-1 und 409-2. In 4a, können die Flip-Chip-Gehäuse 409 eine erste Seite 411, beispielsweise eine aktive Seite, mit einer Mehrzahl von leitfähigen Kontakten aufweisen. Flip-Chip-Gehäuse 409 können auch eine zweite Seite 413 aufweisen, die keine elektrisch leitfähigen Kontakte aufweist. Flip-Chip-Gehäuse 409 können eine Mehrzahl von Lötkugeln 419, beispielsweise Flip-Chip-μ-Höcker (bumps), aufweisen, die elektrisch mit den leitfähigen Kontakten des Flip-Chip-Gehäuses 409 verbunden sind. Die Lötkugeln 415 können mit den leitfähigen Kontakten mittels eines Metallisierungselementes verbunden sein oder werden, beispielsweise einem Kupfer-UBM. Mit den Lötkugeln 415 nach oben zeigend, können die Flip-Chip-Gehäuse 409 umgedreht werden und direkt auf der ersten Umverdrahtungsschicht 111 positioniert werden. Beim Umdrehen kann die aktive Seite 411 der Flip-Chip-Gehäuse 409 der aktiven Seite der eingebetteten Halbleiterchips 105 zugewandt sein. Die elektrische und/oder körperliche Verbindung kann mittels Verlötens der Lötkugeln 115 mit der Umverdrahtungsschicht 111 und/oder mittels Verwendens von Thermokompressionsverbindens und/oder anderen Herstellungsverfahren von Halbleiterbauelementen aufrechterhalten werden.
  • In 4b kann das Flip-Chip-Gehäuse 409 unterfüllt, überformt und/oder über/unterformt werden, beispielsweise eine geformte Unterfüllung (molded underfill MUF); mit elektrisch isolierende Materialien, wodurch eine elektrisch isolierende Schicht 417, beispielsweise eine Formschicht, gebildet ist oder wird. Beispielsweise kann ein Material als Unterfüllung verwendet werden, das geeignet ist zwischen die Lücken zu fließen, die zwischen den Lötkugeln 415 vorhanden sind. In 4c kann die elektrisch isolierende Schicht 417 geschleift werden, um die Gehäusehöhe zu reduzieren, beispielsweise auf die Position 419. Eine Mehrzahl von Durchkontaktierungen 421, beispielsweise Zwischenverbindungen, kann ausgebildet sein oder werden, beispielsweise mittels Laserbohrens, Fotolithographie, etc.; um die erste Umverdrahtungsschicht freizulegen. In 4G können die Durchkontaktierungen 421 mit einem elektrisch leitfähigen Material 423 gefüllt werden und eine zweite Umverdrahtungsschicht 425 ausgebildet sein oder werden um die elektrischen Kontakte des ersten Halbleiterchips, die in den rekonstituierter Wafer und/oder dem Flip-Chip-Gehäuse 409 eingebettet sind, aufzufächern. Die in 4a bis 4d veranschaulichten Schritte können wiederholt werden um einen Halbleiterbauelement-Gehäuse mit einer beliebigen Anzahl von Schichten von Halbleiterchips auszubilden.
  • 4e zeigt ein Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelement-Gehäuses 427 mit zwei Schichten von Halbleiterchips, mit einer Flip-Chip-Schicht, gemäß einem oder mehreren beschriebenen Aspekten. Das Halbleiter-Gehäuse 427 kann eine weitere elektrisch isolierende Schicht 429, einen Lötstopp, und/oder Lötkugeln 431 aufweisen. Ähnlich anderen Ausführungsformen können die gestapelten Anordnungen von Chips und/oder anderen Komponenten vereinzelt werden, beispielsweise gewürfelt, um kleinere einzelne Gehäuse auszubilden.
  • 5a–d zeigen Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit Drähten und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit Drähten gemäß einem oder mehreren beschriebenen Aspekten. Das Verfahren zum Herstellen des Halbleiterbauelementes mit Drähten kann von dem in 1D gezeigten Zwischenhalbleiterbauelement fortgeführt werden. Weil Drähte direkt mit den ungekapselten Chips, beispielsweise dem zweiten Chip 114, verbunden sind oder werden, können die leitfähigen Verlängerung 117 nicht notwendig sein. In 5A können leitfähige Drähte 501 elektrisch die erste Umverdrahtungsschicht 111 mit den leitfähigen Kontakten der zweiten Halbleiterchips 114 verbinden. In 5b kann eine elektrisch isolierende Schicht 503, beispielsweise eine Formmasse, um die zweiten Halbleiterchips 114 und/oder die Drähte 501 ausgebildet sein oder werden. In 5c kann eine Mehrzahl von Durchkontaktierungen 505, beispielsweise Zwischenverbindungen, in der elektrisch isolierenden Schicht 505 ausgebildet sein oder werden, um die erste Umverdrahtungsschicht 111 freizulegen.
  • 5d zeigt ein Beispiel eines Halbleiter-Gehäuses 500 mit wenigstens zwei Schichten von gestapelten Halbleiterchips und einen Drahtverbindungs-Stapel nutzend für die zweite Schicht von Halbleiterchips. Von dem in 5c dargestellten Verfahren können die Durchkontaktierungen 505 mit einem elektrisch leitfähigen Material gefüllt sein, eine zweite Umverdrahtungsschicht 509 kann ausgebildet sein oder werden, eine elektrisch isolierende Schicht 511, beispielsweise ein Dielektrikum, kann gebildet sein oder werden und/oder Lötkugeln 513 (und Lötstopp) können geformt sein. Ähnlich anderen Ausführungsformen kann die gestapelte Anordnung von Chips und/oder anderen Komponenten vereinzelt werden, beispielsweise gewürfelt, um kleinere einzelne Gehäuse auszubilden.
  • 6a–c zeigen Beispiele seitlicher Querschnittsansichten eines Halbleiterbauelementes (oder Teilen davon) mit aktiven und/oder passiven Komponenten und/oder ein Beispiel für ein Verfahren zum Herstellen eines Halbleiterbauelementes mit aktiven und/oder passiven Komponenten gemäß einem oder mehreren beschriebenen Aspekten. Die hierin beschriebenen Halbleiterbauelemente können eine beliebige Anzahl von aktiven und passiven Halbleiterchips aufweisen. Aktive Halbleiterchips können aufweisen, aber sind nicht darauf beschränkt: integrierte Schaltkreise, beispielsweise Speicher, Basisband-Chips, Prozessoren, etc.. Passive Halbleiterchips können aufweisen, aber sind nicht darauf beschränkt: oberflächenmontierte Bauelemente (surface mount devices SMDs), integrierte passive Bauelemente (integraed passive devices IPDS), Widerstände, Kondensatoren, Dioden, Induktionsspulen und Ähnliches.
  • In 6a, kann eine Basisschicht 601 bereitgestellt sein, beispielsweise ein rekonstituierter Wafer. Die Basisschicht 601 kann eine Mehrzahl von eingebetteten aktiven Chips 605 und/oder eine Mehrzahl von eingebetteten passiven Chips 603 aufweisen. In 6b kann eine elektrisch isolierende Schicht 607, beispielsweise ein Dielektrikum, auf dem rekonstituierter Wafer ausgebildet sein oder werden. Mit den Kontakten der Chips 603 und/oder 605 freiliegend kann eine erste Umverdrahtungsschicht 609 auf dem Halbleiterbauelement ausgebildet sein oder werden. Weitere aktive Chips 615 und/oder passive Chips 611 können in elektrischer Verbindung mit der ersten Umverdrahtungsschicht 609 platziert sein oder werden. Beispielsweise kann der aktive Chip 615 strukturell mit der isolierenden Schicht 607 verbunden sein mittels eines Klebstoffes 613. Wie oben beschriebenen, kann die aktive Seite des aktiven Chips 615 nach oben zeigen, wie in Beispielen dargestellt ist in 1, beispielsweise eine RDL-Verbindung, und 5, beispielsweise eine Drahtverbindung. Die Kontakte des Chips 615 können mit einer Metallstruktur bedeckt sein, beispielsweise einer Kupfersäule (copper pillar) wie oben beschrieben. Alternativ kann die aktive Seite des Chips 615 nach unten zeigen wie dargestellt ist in Beispielen in 4, beispielsweise eine Flip-Chip-Verbindung.
  • In 6c kann eine elektrisch isolierende Schicht 617, beispielsweise eine fotostrukturierbare elektrisch isolierende Schicht, um die zweite Schicht der aktiven Chips 615 und/oder passiven Chips 611 ausgebildet sein oder werden. Die erste Umverdrahtungsschicht 609 und/oder andere leitfähige Kontakte, beispielsweise Kontakte auf den aktiven Chips und/oder passiven Chips, freigelegt werden, beispielsweise mittels Laserbohrens, Fotolithografie, etc.; und leitfähigen Füllstoff 619 können verwendet werden, um die erste Umverdrahtungsschicht mit oberen Schichten elektrisch zu verbinden. Eine zweite Umverdrahtungsschicht 621 und eine elektrisch isolierende Schicht 623, beispielsweise ein Dielektrikum, können auf dem Halbleiterbauelement ausgebildet sein oder werden. Weiterhin können aktive Chips und/oder passive Chips 625 in elektrischer Verbindung mit der zweiten Umverdrahtungsschicht 621 positioniert sein oder werden. Lötkugeln 627 können positioniert sein oder werden in einer elektrische Verbindung mit der zweiten Umverdrahtungsschicht 612 um das Halbleiter-Gehäuse 600 mit einer Mehrzahl von passiven und/oder aktiven Komponenten auszubilden. Ähnlich anderen Ausführungsformen können die gestapelten Anordnungen von Chips und/oder anderen Komponenten vereinzelt werden, beispielsweise gewürfelt, um kleinere einzelne Gehäuse auszubilden.
  • 7 zeigt ein weiteres Beispiel einer seitlichen Querschnittsansicht eines Halbleiterbauelementes 700 (oder einem Teil davon) mit aktiven und/oder passiven Komponenten gemäß einem oder mehreren beschriebenen Aspekten. Das Halbleiterbauelement 700 kann eine Basisschicht 701 aufweisen, beispielsweise einen rekonstituierter Wafer, mit eingebetteten passiven und/oder aktiven Chips. Das Halbleiterbauelement 700 kann eines oder mehrere zusätzliche Schichten von aktiven und/oder passiven Chips und/oder Gehäusen aufweisen, beispielsweise ein aktives Flip-Chip-Gehäuse 703 und eine Mehrzahl von passiven Chips 707. Diese Flip-Chip-Gehäuse 703 können unterfüllt sein mit einem Füllmaterial 705 nachdem das Flip-Chip-Gehäuse in elektrische Verbindung mit der Umverdrahtungsschicht gebracht wurde, beispielsweiseweise mittels Druckens Thermokompressionsverbindens, etc. Ähnlich anderen Ausführungsformen, kann die gestapelte Anordnung von Chips und/oder anderen Komponenten vereinzelt werden, beispielsweise gewürfelt, um kleinere einzelne Gehäuse auszubilden.
  • Die unterschiedlichen Ausführungsformen wurden lediglich als Beispiele dargestellt und beschrieben. In dieser Beschreibung verwendete Worte sind lediglich zur Veranschaulichung gedacht als zur Einschränkung und es ist verständlich das verschiedene Änderung vorgenommen werden können ohne vom Gedanken und Anwendungsbereich der gegenwärtigen Offenbarung abzuweichen.

Claims (23)

  1. Halbleiterbauelement, aufweisend: • eine Basisschicht (101, 601, 701) mit einem ersten Halbleiterchip (105), wobei der erste Halbleiterchip (105) wenigstens einen elektrisch leitfähigen Kontakt (106) an einer ersten Seite (107) des ersten Halbleiterchips (105) aufweist; • eine erste Umverdrahtungsschicht (111), die den wenigstens einen elektrisch leitfähigen Kontakt (106) des ersten Halbleiterchips (105) kontaktiert, wobei die erste Umverdrahtungsschicht (111) sich über die Grenzen des ersten Halbleiterchips (105) erstreckt; • ein zweiter Halbleiterchip (114) mit einer ersten Seite (115) und einer zweiten Seite (116), wobei der zweite Halbleiterchip (114) wenigstens einen elektrisch leitfähigen Kontakt (106) an der ersten Seite (115) des zweiten Halbleiterchips (114) aufweist; und • eine Klebstoffschicht (113) angeordnet zwischen der ersten Seite (107) des ersten Halbleiterchips (105) und der zweiten Seite (116) des zweiten Halbleiterchips (114), wobei der zweite Halbleiterchip (114) direkt auf der Klebstoffschicht (113) angeordnet ist oder wird.
  2. Halbleiterbauelement gemäß Anspruch 1, ferner aufweisend: • eine elektrisch isolierende Schicht (119) angeordnet wenigstens teilweise über der ersten Seite (115) des zweiten Halbleiterchips (114), wobei die elektrisch isolierende Schicht (119) wenigstens eine Durchkontaktierung (123) aufweist, sodass die erste Umverdrahtungsschicht (111) freiliegt; und • eine zweite Umverdrahtungsschicht (127), die wenigstens einen elektrisch leitfähigen Kontakt (106) des zweiten Halbleiterchips (114) kontaktiert, wobei die zweite Umverdrahtungsschicht (127) elektrisch mit der ersten Umverdrahtungsschicht (111) verbunden ist mittels der wenigstens einen Durchkontaktierung (123).
  3. Halbleiterbauelement gemäß Anspruch 2, ferner aufweisend: wenigstens eine Lötkugel (133), die die zweite Umverdrahtungsschicht (111) kontaktiert.
  4. Halbleiterbauelement gemäß Anspruch 1 oder 2, ferner aufweisend: • einen dritten Halbleiterchip (305) mit einer ersten Seite und einer zweiten Seite, wobei der dritte Halbleiterchip (305) wenigstens einen elektrisch leitfähigen Kontakt an der ersten Seite des dritten Halbleiterchips (305) aufweist; • eine zweite Klebstoffschicht (303) angeordnet zwischen der ersten Seite (115) des zweiten Halbleiterchips (114) und der zweiten Seite des dritten Halbleiterchips (305), wobei der dritte Halbleiterchip (305) direkt auf der zweiten Klebstoffschicht (303) angeordnet ist; • eine zweite elektrisch isolierende Schicht (129) angeordnet wenigstens teilweise über der ersten Seite des dritten Halbleiterchips (305), wobei die zweite elektrisch isolierende Schicht (129) wenigstens eine Durchkontaktierung (309) aufweist, sodass die zweite Umverdrahtungsschicht (127) freiliegt; und • eine dritte Umverdrahtungsschicht (311), die den wenigstens einen elektrisch leitfähigen Kontakt des dritten Halbleiterchips (305) kontaktiert, wobei die dritte Umverdrahtungsschicht (311) elektrisch mit der zweiten Umverdrahtungsschicht (127) verbunden ist mittels der wenigstens einen Durchkontaktierung (309) der zweiten elektrisch isolierenden Schicht (129).
  5. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 4, wobei die Basisschicht (101, 601, 701) ein rekonstituierter Wafer ist und wobei der erste Halbleiterchip (105) in dem rekonstituierter Wafer eingebettet ist.
  6. Halbleiterbauelement gemäß Anspruch 5, wobei eine Mehrzahl an Halbleiterchips (105-1, 105-2, 201, 203, 205, 207, 603) in dem rekonstituierter Wafer eingebettet ist.
  7. Halbleiterbauelement gemäß Anspruch 6, wobei die Mehrzahl an Halbleiterchips (105-1, 105-2, 201, 203, 205, 207, 603) wenigstens einen passiven Halbleiterchip und wenigstens einen aktiven Halbleiterchip aufweist.
  8. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 7, wobei der erste Halbleiterchip (105) und der zweite Halbleiterchip (114) ein einzelnes integriertes Schaltkreis-Gehäuse bilden.
  9. Halbleiterbauelement gemäß Anspruch 8, wobei der zweite Halbleiterchip (114) nicht lösbar ist von dem einzelnen integrierten Schaltkreis-Gehäuse ohne das Gehäuse zu beschädigen.
  10. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 9, wobei die Klebstoffschicht (113) wenigstens teilweise auf der ersten Umverdrahtungsschicht (111) angeordnet ist oder wird.
  11. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 10, wobei der erste Halbleiterchip (105) und der zweite Halbleiterchip (114) integrierte Schaltungen sind.
  12. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 11, ferner aufweisend: • wenigstens einen Draht (501), der den wenigstens einen elektrisch leitfähigen Kontakt (106) des zweiten Halbleiterchips (114) elektrisch mit der ersten Umverdrahtungsschicht (111) verbindet; und • eine elektrisch isolierende Schicht (503) angeordnet wenigstens teilweise über der ersten Seite (115) des zweiten Halbleiterchips (114) und dem wenigstens einen Draht (501), wobei die elektrisch isolierende Schicht (503) wenigstens eine Durchkontaktierung (505) aufweist, sodass die erste Umverdrahtungsschicht (111) freiliegt.
  13. Halbleiterbauelement, aufweisend: • eine Basisschicht (101, 601, 701) mit einem ersten Halbleiterchip (105), wobei der erste Halbleiterchip (105) wenigstens einen elektrisch leitfähigen Kontakt (106) an einer ersten Seite (107) des ersten Halbleiterchips (105) aufweist; • eine erste Umverdrahtungsschicht (111), die den wenigstens einen elektrisch leitfähigen Kontakt (106) des ersten Halbleiterchips (105) kontaktiert, wobei die erste Umverdrahtungsschicht (111) sich über die Grenzen des ersten Halbleiterchips (105) erstreckt; und • ein Halbleiter-Flip-Chip (409) mit einer ersten Seite (411) und einer zweiten Seite (413), der Halbleiter-Flip-Chip (409) aufweisend wenigstens einen elektrisch leitfähigen Kontakt (106) an der ersten Seite (411) des Halbleiter-Flip-Chips (409), • wobei die erste Seite (107) des ersten Halbleiterchips (105) der ersten Seite (411) des Halbleiter-Flip-Chips (409) gegenüberliegt.
  14. Halbleiterbauelement gemäß Anspruch 13, ferner aufweisend: • eine elektrisch isolierende Schicht (417) angeordnet wenigstens teilweise über der zweiten Seite (413) des Halbleiter-Flip-Chips (409), wobei die elektrisch isolierende Schicht (417) wenigstens eine Durchkontaktierung (421) aufweist, sodass die erste Umverdrahtungsschicht (111) freiliegt; und • eine zweite Umverdrahtungsschicht (425), die den wenigstens einen elektrisch leitfähigen Kontakt (106) des Halbleiter-Flip-Chips (409) elektrisch durch die wenigstens eine Durchkontaktierung (421) und die erste Umverdrahtungsschicht (111) kontaktiert.
  15. Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren aufweisend: • Ausbilden einer ersten Umverdrahtungsschicht (111) auf einer Oberfläche einer Basisschicht (101, 601, 701) mit einem ersten Halbleiterchip (105), wobei der erste Halbleiterchip (105) wenigstens einen elektrisch leitfähigen Kontakt (106) an einer ersten Seite (107) des ersten Halbleiterchips (105) aufweist, wobei die erste Umverdrahtungsschicht (111) den wenigstens einen elektrisch leitfähigen Kontakt (106) des ersten Halbleiterchips (105) kontaktiert; • Aufbringen einer Klebstoffschicht (113) wenigstens teilweise auf einer Oberfläche der ersten Umverdrahtungsschicht (111); • Anordnen eines zweiten Halbleiterchips (114) auf der Klebstoffschicht (113); • Aufbringen einer Polymerschicht (119) um den zweiten Halbleiterchips (114); • Ausbilden wenigstens einer Durchkontaktierung (123) durch die Polymerschicht (119), wobei die wenigstens eine Durchkontaktierung (123) die erste Umverdrahtungsschicht (111) freilegt; und • Ausbilden einer zweiten Umverdrahtungsschicht (127) auf einer Oberfläche der Polymerschicht (119, 503).
  16. Verfahren gemäß Anspruch 15, • wobei der zweite Halbleiterchip (114) wenigstens einen elektrisch leitfähigen Kontakt (106) an einer ersten Seite (115) des zweiten Halbleiterchips (114) aufweist, und • wobei das Anordnen des zweiten Halbleiterchips (114) aufweist: Anordnen einer zweiten Seite (116) des zweiten Halbleiterchips (114) auf der Klebstoffschicht (113), wobei die zweite Seite (116) unterschiedlich ist zu der ersten Seite (115).
  17. Verfahren gemäß Anspruch 15 oder 16, ferner aufweisend: • Ausbilden einer elektrisch isolierenden Schicht (119, 503) wenigstens teilweise auf der ersten Seite (115) des zweiten Halbleiterchips (114); und • Ausbilden wenigstens einer Durchkontaktierung (123) durch die elektrisch isolierende Schicht (119, 503), wobei die wenigstens eine Durchkontaktierung (123) die erste Umverdrahtungsschicht (111) freilegt.
  18. Verfahren gemäß einem der Ansprüche 15 bis 17, ferner aufweisend: Ausbilden einer zweiten Umverdrahtungsschicht (127) auf der elektrisch isolierenden Schicht (119, 503), wobei die zweite Umverdrahtungsschicht (127) den wenigstens einen elektrisch leitfähigen Kontakt (106) des zweiten Halbleiterchips (114) elektrisch mit der ersten Umverdrahtungsschicht (111) verbindet mittels der wenigstens einen Durchkontaktierung (123).
  19. Verfahren gemäß einem der Ansprüche 15 bis 18, ferner aufweisend: Anordnen wenigstens einer Lötkugel (133) auf der zweiten Umverdrahtungsschicht (127).
  20. Verfahren gemäß einem der Ansprüche 15 bis 19, ferner aufweisend: • Aufbringen einer zweiten Klebstoffschicht (303) wenigstens teilweise auf einer Oberfläche der zweiten Umverdrahtungsschicht (127); • Anordnen eines dritten Halbleiterchips (305) auf der zweiten Klebstoffschicht (303); • Ausbilden einer zweiten elektrisch isolierenden Schicht (307) wenigstens teilweise auf dem dritten Halbleiterchip (305); • Ausbilden wenigstens einer Durchkontaktierung (309) durch die zweite elektrisch isolierende Schicht (307), wobei die wenigstens eine Durchkontaktierung (309) der zweiten elektrisch isolierenden Schicht (307) die zweite Umverdrahtungsschicht (127) freilegt; und • Ausbilden einer dritten Umverdrahtungsschicht (311) auf der zweiten elektrisch isolierenden Schicht (307), wobei die dritte Umverdrahtungsschicht (311) wenigstens einen elektrisch leitfähigen Kontakt (106) des dritten Halbleiterchips (305) elektrisch mit der zweiten Umverdrahtungsschicht (127) verbindet mittels der wenigstens einen Durchkontaktierung (309) der zweiten elektrisch isolierenden Schicht (307).
  21. Verfahren gemäß einem der Ansprüche 15 bis 20, ferner aufweisend: Schleifen der Basisschicht (101, 601, 701) um überschüssiges Material zu entfernen.
  22. Verfahren gemäß einem der Ansprüche 15 bis 21, wobei die Basisschicht (101, 601, 701) ein rekonstituierter Wafer ist und wobei der erste Halbleiterchip (105) in dem rekonstituierter Wafer eingebettet ist.
  23. Verfahren gemäß einem der Ansprüche 15 bis 22, ferner aufweisend: elektrisches Verbinden wenigstens eines elektrisch leitfähigen Kontaktes (106) des zweiten Halbleiterchips (114) mit der ersten Umverdrahtungsschicht (111) mittels eines Drahtes (501) bevor die Polymerschicht (503) angeordnet ist oder wird.
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