JP6031060B2 - 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法 - Google Patents

半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法 Download PDF

Info

Publication number
JP6031060B2
JP6031060B2 JP2014071458A JP2014071458A JP6031060B2 JP 6031060 B2 JP6031060 B2 JP 6031060B2 JP 2014071458 A JP2014071458 A JP 2014071458A JP 2014071458 A JP2014071458 A JP 2014071458A JP 6031060 B2 JP6031060 B2 JP 6031060B2
Authority
JP
Japan
Prior art keywords
insulating layer
semiconductor device
electrode
semiconductor element
metal wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014071458A
Other languages
English (en)
Other versions
JP2015195240A (ja
JP2015195240A5 (ja
Inventor
竹村　勝也
勝也 竹村
曽我　恭子
恭子 曽我
淺井　聡
聡 淺井
和紀 近藤
和紀 近藤
菅生　道博
道博 菅生
加藤　英人
英人 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=54239769&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP6031060(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Shin Etsu Chemical Co Ltd filed Critical Shin Etsu Chemical Co Ltd
Priority to JP2014071458A priority Critical patent/JP6031060B2/ja
Priority to US15/126,172 priority patent/US10319653B2/en
Priority to PCT/JP2015/001367 priority patent/WO2015151417A1/ja
Priority to CN201910491197.6A priority patent/CN110176432B/zh
Priority to CN201580018116.0A priority patent/CN106165086B/zh
Priority to EP15773072.2A priority patent/EP3128549B1/en
Priority to KR1020167027164A priority patent/KR102338029B1/ko
Priority to TW104110258A priority patent/TWI648439B/zh
Publication of JP2015195240A publication Critical patent/JP2015195240A/ja
Publication of JP2015195240A5 publication Critical patent/JP2015195240A5/ja
Publication of JP6031060B2 publication Critical patent/JP6031060B2/ja
Application granted granted Critical
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/0008—Soldering, e.g. brazing, or unsoldering specially adapted for particular articles or work
    • B23K1/0016—Brazing of electronic components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C70/00—Shaping composites, i.e. plastics material comprising reinforcements, fillers or preformed parts, e.g. inserts
    • B29C70/68—Shaping composites, i.e. plastics material comprising reinforcements, fillers or preformed parts, e.g. inserts by incorporating or moulding on preformed parts, e.g. inserts or layers, e.g. foam blocks
    • B29C70/78—Moulding material on one side only of the preformed part
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C70/00—Shaping composites, i.e. plastics material comprising reinforcements, fillers or preformed parts, e.g. inserts
    • B29C70/88—Shaping composites, i.e. plastics material comprising reinforcements, fillers or preformed parts, e.g. inserts characterised primarily by possessing specific properties, e.g. electrically conductive or locally reinforced
    • B29C70/882—Shaping composites, i.e. plastics material comprising reinforcements, fillers or preformed parts, e.g. inserts characterised primarily by possessing specific properties, e.g. electrically conductive or locally reinforced partly or totally electrically conductive, e.g. for EMI shielding
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/56—Electroplating: Baths therefor from solutions of alloys
    • C25D3/60—Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of tin
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C25D5/50—After-treatment of electroplated surfaces by heat-treatment
    • C25D5/505—After-treatment of electroplated surfaces by heat-treatment of electroplated tin coatings, e.g. by melting
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29K—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES B29B, B29C OR B29D, RELATING TO MOULDING MATERIALS OR TO MATERIALS FOR MOULDS, REINFORCEMENTS, FILLERS OR PREFORMED PARTS, e.g. INSERTS
    • B29K2063/00—Use of EP, i.e. epoxy resins or derivatives thereof, as moulding material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29K—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES B29B, B29C OR B29D, RELATING TO MOULDING MATERIALS OR TO MATERIALS FOR MOULDS, REINFORCEMENTS, FILLERS OR PREFORMED PARTS, e.g. INSERTS
    • B29K2083/00—Use of polymers having silicon, with or without sulfur, nitrogen, oxygen, or carbon only, in the main chain, as moulding material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29K—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES B29B, B29C OR B29D, RELATING TO MOULDING MATERIALS OR TO MATERIALS FOR MOULDS, REINFORCEMENTS, FILLERS OR PREFORMED PARTS, e.g. INSERTS
    • B29K2105/00—Condition, form or state of moulded material or of the material to be shaped
    • B29K2105/06—Condition, form or state of moulded material or of the material to be shaped containing reinforcements, fillers or inserts
    • B29K2105/20—Inserts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29K—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES B29B, B29C OR B29D, RELATING TO MOULDING MATERIALS OR TO MATERIALS FOR MOULDS, REINFORCEMENTS, FILLERS OR PREFORMED PARTS, e.g. INSERTS
    • B29K2995/00—Properties of moulding materials, reinforcements, fillers, preformed parts or moulds
    • B29K2995/0003—Properties of moulding materials, reinforcements, fillers, preformed parts or moulds having particular electrical or magnetic properties, e.g. piezoelectric
    • B29K2995/0005—Conductive
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29L—INDEXING SCHEME ASSOCIATED WITH SUBCLASS B29C, RELATING TO PARTICULAR ARTICLES
    • B29L2031/00—Other particular articles
    • B29L2031/34—Electrical apparatus, e.g. sparking plugs or parts thereof
    • B29L2031/3493—Moulded interconnect devices, i.e. moulded articles provided with integrated circuit traces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Description

本発明は、半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法に関する。
パソコン、デジタルカメラ、携帯電話等様々な電子機器の小型化や高性能化に伴い、半導体素子においてもさらなる小型化、薄型化及び高密度化への要求が急速に高まっている。このため、生産性向上における基板面積の増大に対応でき、かつ、チップサイズパッケージあるいはチップスケールパッケージ（ＣＳＰ）又は三次元積層といった高密度実装技術において、対応できる感光性絶縁材料や積層される半導体装置、その製造方法の開発が望まれている。
旧来、半導体素子に形成された電極を基板に形成した配線パターンと接続して得る半導体装置の製造方法としては、ワイヤボンディングによる半導体素子と基板の接合を例として挙げることができる。しかしながら、ワイヤボンディングによる半導体素子と基板の接合では、半導体素子上に金属ワイヤを引き出すスペースを配置する必要があるため、装置が大きくなり、小型化を図ることは困難である。
一方、ワイヤボンディングを用いない、半導体素子を配線基板に載置する例や、半導体素子を三次元積層し配線が施された基板へ載置する方法が特許文献１、２に示されている。
特許文献１には、受光素子や発光素子のような半導体素子を有する半導体装置の製造方法の例が示されており、図２５に示すように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド５５と再配線パターン５２とを接続し、半導体装置の再配線パターン５２と配線基板５３上の再配線パターン５７とを半田バンプ５８を介して接続する例である。半導体装置の上面には、デバイス形成層５９と複数のＡｌ電極パッド５５が形成されている。Ａｌ電極パッド５５と再配線パターン５２との間には、半導体装置を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成される。デバイス形成層５９は、半導体装置の上面に配置され、受光又は発光を行う。
この方法によれば、ワイヤボンディングによる半導体素子と配線基板の接合を行わないが、半導体装置上に再配線を施し、ソルダーバンプを配置しなければならず、半導体装置の小型化に伴う再配線の微細化、ソルダーバンプの高密度化が必要となり、実際のところ困難に直面する。
一方、特許文献２には、複数個の半導体素子の三次元積層に有用な半導体装置の製造方法が示されており、図２６に示すように、半導体素子１８０と半導体素子２８０を積層する構造が例示されている。
積層される各半導体素子は、コア基材（１５０、２５０）と貫通電極（１４０、２４０）と配線層（１５７、２５７）を有する基板（１１０、２１０）上に半田バンプ（１７０、２７０）と半導体素子のパッド（１８２、２８２）を介して半導体素子（１８０、２８０）が接合されたものである。また、配線層（１５７、２５７）は実装パッド（１６５、２６５）、接続パッド（１６４、２６４）、配線（２６６）を有する。さらに、基板（１１０、２１０）の最表面と半導体素子（１８０、２８０）との間にはアンダーフィル（１８４、２８４）が充填されている。このような半導体素子を接合した基板を半田バンプ（１７４、１７６）を介して接合し積層する方法が特許文献２では示されている。
しかしながら、特許文献２においても、半導体素子をソルダーバンプによって配線基板に接合していることから、特許文献１と同様に、半導体素子の小型化に伴うソルダーバンプの高密度化が極めて重要となり、実際は困難に直面してしまう。また、第２基板２１０に設けられた貫通電極の形成は、その工程が煩雑であって容易ではないといった問題点がある。
また、配線基板に載置する半導体装置やその製造方法もしくは半導体素子を積層構造に組み上げた半導体装置及びその製造方法の例が、特許文献３に示されている。特許文献３では、図２７に示すように、有機基板３０１と、有機基板３０１を厚さ方向に貫通する貫通ビア３０４と、有機基板３０１の両面に設けられ、貫通ビア３０４に電気接続された外部電極３０５ｂ及び内部電極３０５ａと、有機基板３０１の一方の主面上に接着層３０３を介して素子回路面を上にして搭載された半導体素子３０２と、半導体素子３０２及びその周辺を封止する絶縁材料層３０６と、絶縁材料層３０６内に設けられ、一部が外部表面に露出している金属薄膜配線層３０７と、金属薄膜配線層３０７に電気接続している金属ビア３１０と、金属薄膜配線層３０７上に形成された外部電極３０９とを含み、金属薄膜配線層３０７が、半導体素子３０２の素子回路面に配置された電極と、内部電極３０５ａと、金属ビア３１０と、金属薄膜配線層３０７上に形成された外部電極３０９とを電気的に接続した構造を有する半導体装置や、この半導体装置を配線基板へ載置した半導体装置、複数の半導体素子を積層した半導体装置の製造方法が示されている。特許文献３によれば、半導体素子上に多数のソルダーバンプを形成する必要がなく、半導体素子上に多数の電極を形成することができ高密度化に相応しく、半導体装置の小型化ができるとしている。
しかしながら、上記特許文献３に記載された半導体装置の構造体において、配線基板への貫通ビア３０４の形成は加工が困難であることが否めない。微細ドリルを用いた加工やレーザー加工が例示されているが、さらなる半導体装置の微細化が望まれた際、好ましい加工技術とは言えない。
また、特許文献３では、図２８に示すように、半導体素子表層に塗布されている感光性樹脂層３１６をパターニングし、開口３１７を形成することで、半導体素子３０２上に形成されるビア部３０８とする。さらに半導体素子の周辺に形成される絶縁材料層３０６は、スピンコートなどを用いて形成される。しかしながら、実際は、感光性樹脂層３１６を半導体素子３０２表層に塗布する工程と、半導体素子３０２周辺へ絶縁材料層３０６を形成する工程の２度にわたり樹脂を供給しなければならないことから工程が煩雑であり、また絶縁材料層３０６の供給をスピンコートで行った場合、半導体素子３０２の高さが重要であって、数十μｍを超えるような高さの場合、半導体素子を乗り越えて空隙を生じさせず絶縁材料層３０６を供給することは、実際は困難である。またさらに、感光性樹脂層３１６のビア部３０８の形成と絶縁材料層３０６の金属ビア３１０の形成を別工程で行う例や、金属ビア３１０の加工をレーザーなどで行う例が示されているが、これらの工程は煩雑であり、合理的ではない。さらに、感光性樹脂層３１６と絶縁材料層３０６を半導体素子３０２周辺部及び回路形成面に同時に供給することができるとあるが、実際、具体的な方法の例示はなく、半導体素子周辺に空隙を発生させずこれらの樹脂層を供給することは困難である。また、感光性樹脂層３１６のビア部３０８と絶縁材料層３０６の金属ビア３１０の形成を同時に行えるともあるが、具体的な方法については記載がない。
特開２００７−６７０１６号公報 特開２０１０−２４５５０９号公報 特開２０１３−３０５９３号公報
本発明は上記事情に鑑みなされたもので、配線基板への載置や半導体装置の積層が容易であり、金属配線の密度が大きい場合も半導体装置の反りが抑制された半導体装置を提供することを目的とする。
また、このような半導体装置の製造の際に、貫通電極、電極パッド部の開口などの加工を容易にできる半導体装置の製造方法を提供することを目的とする。
さらに、このような半導体装置を積層した積層型半導体装置、これを配線基板上に載置し封止した封止後積層型半導体装置、及びこれらの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、
前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有し、
前記金属配線が、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続され、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものであり、
前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線と電気的に接続された半導体装置を提供する。
このような半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極が形成されることで、配線基板への載置や半導体装置の積層が容易であり、また半導体素子を挟み込むように第二絶縁層の両面に金属配線が形成されることで、金属配線の密度が大きい場合も半導体装置の反りが抑制された半導体装置となる。
またこのとき、前記第一絶縁層が光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであり、前記第二絶縁層が前記光硬化性ドライフィルムによって形成されたものであり、前記第三絶縁層が前記光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであることが好ましい。
これにより、半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置となる。
またこのとき、前記半導体素子の高さが２０〜１００μｍであり、前記第一絶縁層の膜厚が１〜２０μｍであり、前記第二絶縁層の膜厚が５〜１００μｍであり、前記第三絶縁層の膜厚が５〜１００μｍであり、前記半導体装置の厚さが５０〜３００μｍであることが好ましい。
これにより、半導体素子周辺に空隙などがなく埋め込まれ、かつ薄型の半導体装置となる。
またこのとき、前記光硬化性ドライフィルムが、
（Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
Figure 0006031060
 （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
Figure 0006031060
 （式中、Ｚは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
Figure 0006031060
 （式中、Ｖは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
（Ｄ）溶剤、
を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることが好ましい。
これにより、さらに反りが抑制された半導体装置となる。
また、本発明では、上記の半導体装置がフリップチップ化されて複数積層された積層型半導体装置を提供する。
本発明の半導体装置であれば、半導体装置の積層が容易であるため、このような積層型半導体装置に好適である。
また、本発明では、上記の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止された封止後積層型半導体装置を提供する。
本発明の半導体装置であれば、半導体装置の配線基板への載置や半導体装置の積層が容易であるため、このような封止後積層型半導体装置に好適である。
さらに、本発明では、半導体装置の製造方法であって、
（１）サポート基板に仮接着剤を塗布し、該仮接着剤上にレジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの第一絶縁層を形成する工程と、
（２）前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程と、
（３）前記第一絶縁層にスパッタリングによるシード層形成を行い、その後前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成するとともに、半導体素子下金属配線を形成する工程と、
（４）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を、前記半導体素子下金属配線を形成した硬化後の第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程と、
（５）膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
（６）前記第一絶縁層上へダイボンディングされた半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第二絶縁層を形成する工程と、
（７）前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、前記貫通電極と接続される金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成した後、ベークすることで前記第二絶縁層を硬化させる工程と、
（８）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成するとともに、前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ工程と、
（９）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで第三絶縁層を形成する工程と、
（１０）前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程と、
（１１）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
を有する半導体装置の製造方法を提供する。
このような半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を形成することで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。また、光硬化性ドライフィルムを用いることで、半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置とすることができる。さらに、半導体素子を挟み込むように第二絶縁層の両面に金属配線を形成することで、金属配線の密度が大きい場合も半導体装置の反りを抑制することができる。
またこのとき、前記工程（５）で準備される光硬化性ドライフィルムを
（Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
Figure 0006031060
 （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。但し、ａ＋ｂ＋ｃ＋ｄ＝１である。更に、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
Figure 0006031060
 （式中、Ｚは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
Figure 0006031060
 （式中、Ｖは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
（Ｄ）溶剤、
を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムとすることが好ましい。
これにより、個片化した際に懸念される半導体装置の反りを軽減することができるため、個片化後の半導体装置の積層や配線基板への載置がさらに容易になる。
また、前記工程（６）において、前記第二絶縁層を機械的にプレスする工程を含むことが好ましい。
これにより、半導体素子上の第二絶縁層の厚さを薄くすることや、均一化することができ、また第二絶縁層を平坦化することができる。
またこのとき、前記工程（１１）において、前記貫通電極上部の開口にメッキによって貫通電極上金属パッドを形成する工程と、
前記貫通電極上金属パッド上にソルダーボールを形成し、ソルダーバンプとする工程、
を有する方法で、貫通電極上部の開口にソルダーバンプを形成することができる。
また、前記工程（８）のメッキによる前記貫通電極の形成において、ＳｎＡｇによるメッキを行う工程を含み、
前記工程（１０）において、前記貫通電極上部に開口を形成するようにパターニングを行うことで、前記メッキされたＳｎＡｇを露出させる工程と、
前記工程（１１）において、前記メッキされたＳｎＡｇを溶融することで前記貫通電極上部の開口において電極を隆起させてソルダーバンプを形成する工程、
を有する方法であれば、さらに容易かつ合理的に前記貫通電極上部の開口にソルダーバンプを形成することができる。
また、前記工程（１１）の後に、前記工程（１）で第一絶縁層と仮接着したサポート基板を除去する工程と、
前記基板を除去した後、ダイシングすることで個片化する工程、
を行うことで、個片化された半導体装置を製造することができる。
また、上記の製造方法でダイシングによって個片化された半導体装置の複数を、絶縁樹脂層を挟んで、前記ソルダーバンプによって電気的に接合し、積層する積層型半導体装置を製造することができる。
さらに、上記の製造方法で製造した積層型半導体装置を、電気回路を有した基板に載置する工程と、
前記基板に載置された積層型半導体装置を絶縁封止樹脂層で封止する工程、
を有する方法で封止後積層型半導体装置を製造することができる。
本発明の半導体装置及びその製造方法によれば、以下に示すような効果を付与することができる。
即ち、サポート基板上に形成された第一絶縁層上へ載置された半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いた光硬化性ドライフィルムによって埋め込む際、光硬化性樹脂層が膜厚５〜１００μｍであることから、半導体素子の高さが数十μｍであった場合でも半導体素子周辺に空隙など生じさせることなく、光硬化性ドライフィルムを埋め込むことが可能となり、さらに容易である。
サポート基板上に形成された第一絶縁層上へ載置された半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いた光硬化性ドライフィルムによってラミネートした後に、半導体素子上の光硬化性樹脂層（第二絶縁層）を機械的にプレスすることで、膜厚の調整、薄膜化が可能である利点を有し、機械的プレスは半導体素子外周のラミネートされた光硬化性樹脂層の膜厚の均一化、平坦化が可能である利点を有している。
ラミネートされた光硬化性ドライフィルム（第二絶縁層）において、半導体素子上にある電極パッド上の開口と、第二絶縁層を貫通する金属配線を形成するための開口と、貫通電極となる開口の形成を、マスクを介したリソグラフィーによるパターニングで一括、同時に行うことができる。
半導体素子を有した構造体を三次元積層したり、配線基板上に載置したりする際に電極となる、貫通電極ビア（ＴＭＶ＝Ｔｈｒｏｕｇｈ Ｍｅｔａｌ Ｖｉａ）は、周知汎用なマスクを介したリソグラフィー技術を用いることで容易に形成することができる。
半導体素子上の電極パッド上の開口と、第二絶縁層を貫通する金属配線を形成するための開口と、貫通電極形成用の開口をメッキによって埋め、半導体素子上金属パッドと、第二絶縁層を貫通する金属配線と、貫通電極を形成し、半導体素子上金属パッドと第二絶縁層を貫通する金属配線がメッキによって金属配線された配線上へ、光硬化性ドライフィルムをラミネートすることで再度積層を行い、半導体素子の外部に配置した貫通電極（ＴＭＶ）上部に開口を形成するパターニングを行い、貫通電極上部の開口に形成した貫通電極上金属パッドの上に、ソルダーボールを形成することで、サポート基板を外した後に個片化する方法は、半導体装置を容易に製造できる方法である。
さらに容易かつ合理的に半導体装置を製造する方法として、貫通電極（ＴＭＶ）のメッキ埋め込みにおいて、ＳｎＡｇによるメッキを行う工程を含み、光硬化性ドライフィルムをラミネートすることで再度積層を行い、貫通電極上部に開口を形成するパターニングを行った後に、ＳｎＡｇのメッキを露出させる工程と、パターニング後、ベークによってフィルムを硬化させる工程を経た後に、メッキによって充填されたＳｎＡｇを溶融することで貫通電極開口部へ隆起させる方法を提供する。
サポート基板上に形成された第一絶縁層とサポート基板との接着が仮接着剤にて行われ、次いでサポート基板を容易に除去する工程と、サポート基板を外した後にダイシングすることで個片化することは、個片化された半導体装置を製造することに対し、容易かつ合理的である。
上記製造方法で得た個片化された半導体装置は、上部はソルダーボールや隆起したＳｎＡｇであるソルダーバンプが突出し、下部は基板を外すことで貫通電極を容易に露出させることができるので、個片化した半導体装置の複数を突出したソルダーバンプと露出した電極を用いて、容易に電気的に接合でき、積層することができるので非常に合理的である。
また、従来の半導体素子上金属パッド側だけに金属配線を施した片面配線パターンでは、配線密度が大きくなると、半導体装置自体の反りが大きくなる傾向があるが、本発明の半導体装置は、半導体素子を挟み込むように第二絶縁層の両面に金属配線が形成されることで、配線密度が大きくなっても半導体装置自体の反りを抑制できる。また、今後将来、半導体装置の信号数の増加に対応するためにも多層配線が要求されることから半導体装置自体の反りを極めて小さくすることが重要となるが、半導体素子を挟み込むように第二絶縁層の両面に金属配線を施した本発明の半導体装置は、反りを極めて小さくできるため、多層配線にも好適である。
また、本発明における化学増幅型ネガ型レジスト組成物材料を光硬化性樹脂層に用いた場合、個片化した際に懸念される半導体装置の反りを軽減することが可能であるため、積層や配線基板への載置に好適である。
以上のように、本発明の半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易であり、さらに半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれ、金属配線の密度が大きい場合も半導体装置の反りが抑制された半導体装置となる。
また、本発明の半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。
さらに、このようにして得られた本発明の半導体装置は、配線基板への載置や半導体装置の積層が容易であるため、半導体装置を積層させた積層型半導体装置やこれを配線基板に載置し封止した封止後積層型半導体装置とすることができる。
本発明の半導体装置の一例を示す概略断面図である。 本発明の積層型半導体装置の一例を示す概略断面図である。 本発明の封止後積層型半導体装置の一例を示す概略断面図である。 本発明の半導体装置の製造方法の一例における工程（１）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（２）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（３）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（４）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（６）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（７）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（８）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（８）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（９）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（１０）を説明するための概略断面図である。 本発明の半導体装置の製造方法の一例における工程（１１）を説明するための概略断面図である。 本発明の半導体装置の製造方法の別の一例における工程（８）を説明するための概略断面図である。 本発明の半導体装置の製造方法の別の一例における工程（１１）を説明するための概略断面図である。 本発明の半導体装置の製造方法において個片化した半導体装置の一例を示す概略断面図である。 本発明の半導体装置の製造方法において個片化した半導体装置の別の一例を示す概略断面図である。 本発明の積層型半導体装置の製造方法の一例を説明するための概略断面図である。 本発明の積層型半導体装置の製造方法の別の一例を説明するための概略断面図である。 配線基板上に載置した本発明の積層型半導体装置の一例を示す概略断面図である。 配線基板上に載置した本発明の積層型半導体装置の別の一例を示す概略断面図である。 本発明の封止後積層型半導体装置の製造方法の一例を説明するための概略断面図である。 本発明の封止後積層型半導体装置の製造方法の別の一例を説明するための概略断面図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。
上述のように半導体装置においてさらなる小型化、薄型化及び高密度化への要求が急速に高まっており、配線基板への載置や半導体装置の積層が容易な半導体装置及びその製造方法の開発が求められていた。また、今後将来、半導体装置の信号数の増加に対応するためにも多層配線が要求されることから、多層配線など金属配線の密度を大きくした場合も半導体装置自体の反りを抑制できる半導体装置及びその製造方法の開発が求められていた。
本発明者らは、上記目的を達成するため鋭意検討を重ねた結果、下記に示す工程を行うことによって、課題を克服し、容易に半導体装置及び積層型半導体装置を製造できることを見出し、本発明を成すに至った。
まず、仮接着剤を塗布したサポート基板上に、レジスト組成物材料を用いて第一絶縁層を形成し、この第一絶縁層に対してパターニングを行い、貫通電極となるホールパターンを形成する。ベークによる硬化後、貫通電極となるホールパターンをメッキによって埋めて、貫通電極と接続される金属配線を形成するとともに、周辺の貫通電極（貫通電極と接続される金属配線）同士をつなぐ金属配線を形成し、これらの金属配線を形成した第一絶縁層上に半導体素子をダイボンディングする。次に、ダイボンディングされた半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いた光硬化性ドライフィルムでラミネートすることで、半導体素子周辺に空隙など生じさせることなくフィルムを埋め込むことができる（第二絶縁層の形成）。この第二絶縁層に対してマスクを介したリソグラフィーによってパターニングを行うことで、電極パッド上の開口と、第二絶縁層を貫通する金属配線を形成するための開口と、貫通電極を形成するための開口とを同時に形成できるため、容易に加工できることを知見し、本発明を成すに至った。
さらに、ベークによって第二絶縁層を硬化させた後、電極パッド上の開口と、第二絶縁層を貫通する金属配線を形成するための開口と、貫通電極を形成するための開口とをメッキによって埋めて、半導体素子上金属パッドと、第二絶縁層を貫通する金属配線と、貫通電極とを形成するとともに、メッキによって形成された半導体素子上金属パッドと第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ。その後、この上から第三絶縁層を形成し、第三絶縁層に対してパターニングを行って貫通電極上部に開口を形成し、硬化させた後この開口にソルダーバンプを形成する。さらに、仮接着剤で接着していたサポート基板を除去し、ダイシングすることで個片化することは、非常に合理的に半導体装置を形成できる方法であり、本発明の目的を具現化している。
また、上記製造方法で製造された半導体装置であれば、半導体素子を挟み込むように第二絶縁層の両面に金属配線が形成されることで、配線密度が大きくなっても半導体装置自体の反りを抑制できることを見出した。
さらに、上記製造方法で製造された半導体装置は、上部はソルダーバンプが突出し、下部はサポート基板を除去することで貫通電極を容易に露出させることができるので、半導体装置の複数を突出したソルダーバンプと露出した電極を用いて、容易に電気的に接合でき、積層することができること知見し、また、積層した半導体装置を配線基板に容易に載置できることを知見し、本発明を完成させた。
即ち、本発明は、半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、
前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有し、
前記金属配線は、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続され、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものであり、
前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線と電気的に接続された半導体装置である。
以下、図面を参照しながら本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明の半導体装置１は、図１に示すように、半導体素子２と、半導体素子２に電気的に接続される半導体素子上金属パッド３及び金属配線４を有し、金属配線４が貫通電極５及びソルダーバンプ６に電気的に接続される半導体装置であって、半導体素子２が載置された第一絶縁層７と、半導体素子２上に形成された第二絶縁層８と、第二絶縁層８上に形成された第三絶縁層９とを有し、
金属配線４は、第二絶縁層８の上面で半導体素子上金属パッド３を介して半導体素子２に電気的に接続され、第二絶縁層８の上面から第二絶縁層８を貫通して第二絶縁層８の下面で貫通電極５に電気的に接続されたものであり、
第一絶縁層７と半導体素子２の間に半導体素子下金属配線２５が配置され、半導体素子下金属配線２５が、第二絶縁層８の下面で金属配線４（下面金属配線４ｂ）と電気的に接続された半導体装置である。
なお、金属配線４は、第二絶縁層８の上面で半導体素子上金属パッド３と接続される金属配線（上面金属配線）４ａ、第二絶縁層８の下面で貫通電極５と接続される金属配線（下面金属配線）４ｂ、第二絶縁層８を貫通し、上面金属配線４ａと下面金属配線４ｂを接続する金属配線（貫通金属配線）４ｃからなる。
また、図１の半導体装置１では、半導体素子２はダイボンディング剤１０によって第一絶縁層７にダイボンディングされている。
このような半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易であり、また半導体素子を挟み込むように第二絶縁層の両面に金属配線が形成されることで、金属配線の密度が大きい場合も半導体装置の反りが抑制された半導体装置となる。
またこのとき、第一絶縁層７が光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであり、第二絶縁層８が光硬化性ドライフィルムによって形成されたものであり、第三絶縁層９が光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであれば、半導体素子２の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置となるため、好ましい。
またこのとき、半導体素子２の高さが２０〜１００μｍであり、第一絶縁層７の膜厚が１〜２０μｍであり、第二絶縁層８の膜厚が５〜１００μｍであり、第三絶縁層９の膜厚が５〜１００μｍであり、半導体装置１の厚さが５０〜３００μｍであれば、半導体素子周辺に空隙などがなく埋め込まれ、かつ薄型の半導体装置となるため、好ましい。
またこのとき、上記の第一絶縁層７、第二絶縁層８、及び第三絶縁層９の形成に用いられる光硬化性ドライフィルムが、反りの抑止、残留応力の低減、信頼性や加工特性の向上等の点から、以下の（Ａ）〜（Ｄ）成分を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることが好ましい。
なお、もちろん、他の感光性樹脂を用いることもできる。
（Ａ）成分は、下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物である。
Figure 0006031060
 （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
Figure 0006031060
 （式中、Ｚは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
Figure 0006031060
 （式中、Ｖは
Figure 0006031060
 のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
（Ｂ）成分は、ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤である。
（Ｃ）成分は、波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤である。
（Ｄ）成分は、溶剤である。
（Ｂ）成分の架橋剤としては、公知のものを使用することができるが、ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物及び１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上を用いることができる。
このようなホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物としては、例えばホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたメラミン縮合物、又はホルムアルデヒド又はホルムアルデヒド−アルコールにより変性された尿素縮合物が挙げられる。
なお、これら変性メラミン縮合物及び変性尿素縮合物は１種又は２種以上を、混合して使用することができる。
また、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物としては、例えば（２−ヒドロキシ−５−メチル）−１，３−ベンゼンジメタノール、２，２’，６，６’−テトラメトキシメチルビスフェノールＡ等が挙げられる。
なお、これらフェノール化合物は１種又は２種以上を、混合して使用することができる。
（Ｃ）成分の酸発生剤としては、波長１９０〜５００ｎｍの光照射により酸を発生し、これが硬化触媒となるものを用いることができる。
このような光酸発生剤としては、オニウム塩、ジアゾメタン誘導体、グリオキシム誘導体、β−ケトスルホン誘導体、ジスルホン誘導体、ニトロベンジルスルホネート誘導体、スルホン酸エステル誘導体、イミド−イル−スルホネート誘導体、オキシムスルホネート誘導体、イミノスルホネート誘導体、トリアジン誘導体等が挙げられる。
（Ｄ）成分の溶剤としては、（Ａ）シリコーン骨格含有高分子化合物、（Ｂ）架橋剤、及び（Ｃ）光酸発生剤が溶解可能であるものを用いることができる。
このような溶剤としては、例えばシクロヘキサノン、シクロペンタノン、メチル−２−ｎ−アミルケトン等のケトン類；３−メトキシブタノール、３−メチル−３−メトキシブタノール、１−メトキシ−２−プロパノール、１−エトキシ−２−プロパノール等のアルコール類；プロピレングリコールモノメチルエーテル、エチレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールジメチルエーテル、ジエチレングリコールジメチルエーテル等のエーテル類；プロピレングリコールモノメチルエーテルアセテート、プロピレングリコールモノエチルエーテルアセテート、乳酸エチル、ピルビン酸エチル、酢酸ブチル、３−メトキシプロピオン酸メチル、３−エトキシプロピオン酸エチル、酢酸ｔｅｒｔ−ブチル、プロピオン酸ｔｅｒｔ−ブチル、プロピレングリコール−モノ−ｔｅｒｔ−ブチルエーテルアセテート、γ−ブチロラクトン等のエステル類等が挙げられる。
また、第一絶縁層７と第三絶縁層９は、上記の（Ａ）〜（Ｄ）成分を含有してなる化学増幅型ネガ型レジスト組成物材料をスピンコート等により塗布した光硬化性レジスト塗布膜であってもよく、もちろん、他の感光性樹脂をスピンコート等により塗布した光硬化性レジスト塗布膜であってもよい。
さらに、本発明では、上記の半導体装置がフリップチップ化されて複数積層された積層型半導体装置を提供する。
本発明の積層型半導体装置１１は、図２に示すように、上述の半導体装置１がフリップチップ化されて貫通電極５とソルダーバンプ６によって電気的に接合され、複数積層されたものであり、各半導体装置間には絶縁樹脂層１２が封入されていてもよい。
また、本発明では、上記の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止された封止後積層型半導体装置を提供する。
本発明の封止後積層型半導体装置１３は、図３に示すように、上述の積層型半導体装置１１が電気回路を有した基板（配線基板１４）上にソルダーバンプ６を介して載置され、絶縁封止樹脂層１５で封止されたものである。
上述のような半導体装置は、以下に示す本発明の半導体装置の製造方法によって製造することができる。本発明の半導体装置の製造方法は、
（１）サポート基板に仮接着剤を塗布し、該仮接着剤上にレジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの第一絶縁層を形成する工程と、
（２）前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程と、
（３）前記第一絶縁層にスパッタリングによるシード層形成を行い、その後前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成するとともに、半導体素子下金属配線を形成する工程と、
（４）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を、前記半導体素子下金属配線を形成した硬化後の第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程と、
（５）膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
（６）前記第一絶縁層上へダイボンディングされた半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第二絶縁層を形成する工程と、
（７）前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、前記貫通電極と接続される金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成した後、ベークすることで前記第二絶縁層を硬化させる工程と、
（８）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成するとともに、前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ工程と、
（９）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで第三絶縁層を形成する工程と、
（１０）前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程と、
（１１）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
を有する。
以下、各工程について詳しく説明する。
まず、工程（１）では、図４に示すように、サポート基板１６に仮接着剤１７を塗布し、仮接着剤１７上にレジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの第一絶縁層７を形成する。
サポート基板１６としては、特に限定されないが、例えばシリコンウェハーやガラス基板等を用いることができる。
また、仮接着剤１７としては、特に限定されないが、例えば熱可塑性樹脂が好ましい。オレフィン系熱可塑性エラストマー、ポリブタジエン系熱可塑性エラストマー、スチレン系熱可塑性エラストマー、スチレン・ブタジエン系熱可塑性エラストマー、スチレン・ポリオレフィン系熱可塑性エラストマーなどが挙げられ、特に耐熱性に優れた水素添加ポリスチレン系エラストマーが好適である。具体的にはタフテック（旭化成ケミカルズ製）、エスポレックスＳＢシリーズ（住友化学製）、ラバロン（三菱化学製）、セプトン（クラレ製）、ＤＹＮＡＲＯＮ（ＪＳＲ製）などが挙げられる。またゼオネックス（日本ゼオン製）に代表されるシクロオレフィンポリマーおよびＴＯＰＡＳ（日本ポリプラスチック製）に代表される環状オレフィンコポリマーが挙げられる。またシリコーン系熱可塑性樹脂も用いることができる。例えばジメチルシリコーン、フェニルシリコーン、アルキル変性シリコーン、シリコーンレジンが好適に用いられる。具体的には、ＫＦ９６、ＫＦ５４、Ｘ−４０−９８００（いずれも信越化学製）が挙げられる。
また、第一絶縁層７は、上述のように、例えば（Ａ）〜（Ｄ）成分を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムを用いてラミネートを行う、あるいはこのレジスト組成物材料をスピンコート等により塗布することで形成することができる。もちろん、他の感光性樹脂を用いることもできる。
第一絶縁層の膜厚は、１〜２０μｍ、好ましくは５〜１０μｍであり、このような膜厚であれば、製造する半導体装置を薄型化できるため好ましい。
次に、工程（２）では、第一絶縁層７に対してマスクを介したリソグラフィーによってパターニングを行い、図５に示すように貫通電極となるホールパターンＡを形成後、ベークすることで第一絶縁層７を硬化させる。
このパターニングでは、第一絶縁層７を形成した後に、露光し、露光後加熱処理（ポストエクスポージャベーク；ＰＥＢ）を行い、現像し、さらに、必要に応じて後硬化してパターンを形成する。即ち、公知のリソグラフィー技術を用いてパターンの形成を行うことができる。
ここで、第一絶縁層の光硬化反応を効率的に行うため又は第一絶縁層７とサポート基板１６との密着性を向上させる、もしくは密着した第一絶縁層７の平坦性を向上させる目的で、必要に応じて予備加熱（プリベーク）を行ってもよい。プリベークは、例えば４０〜１４０℃で１分間〜１時間程度行うことができる。
次に、フォトマスクを介して波長１９０〜５００ｎｍの光で露光して、硬化させる。フォトマスクは、例えば所望のパターンをくり貫いたものであってもよい。なお、フォトマスクの材質は波長１９０〜５００ｎｍの光を遮蔽するものが好ましく、例えばクロム等が好適に用いられるがこれに限定されるものではない。
波長１９０〜５００ｎｍの光としては、例えば放射線発生装置により発生させた種々の波長の光、例えば、ｇ線、ｉ線等の紫外線光、遠紫外線光（２４８ｎｍ、１９３ｎｍ）等が挙げられる。そして、波長は好ましくは２４８〜４３６ｎｍである。露光量は、例えば１０〜３，０００ｍＪ／ｃｍ２が好ましい。このように露光することで、露光部分が架橋して現像液に不溶なパターンが形成される。
さらに、現像感度を高めるために、ＰＥＢを行う。ＰＥＢは、例えば４０〜１４０℃で０．５〜１０分間とすることができる。
その後、現像液にて現像する。好ましい現像液としてＩＰＡやＰＧＭＥＡといった有機溶剤が挙げられる。また好ましいアルカリ水溶液である現像液は、例えば２．３８％のテトラメチルヒドロキシアンモニウム（ＴＭＡＨ）水溶液である。本発明の半導体装置の製造方法では、現像液としては有機溶剤が好ましく用いられる。
現像は、通常の方法、例えばパターンが形成された基板を現像液に浸漬すること等により行うことができる。その後、必要に応じて、洗浄、リンス、乾燥等を行い、所望のパターンを有する光硬化性樹脂層の皮膜（第一絶縁層）が得られる。
次に、このようにしてパターンが形成された第一絶縁層をオーブンやホットプレートを用いて、好ましくは温度１００〜２５０℃、より好ましくは１５０〜２２０℃、さらに好ましくは１７０〜１９０℃でベークし、硬化させる（後硬化）。後硬化温度が１００〜２５０℃であれば、第一絶縁層の架橋密度を上げ、残存する揮発成分を除去でき、サポート基板に対する密着力、耐熱性や強度、さらに電気特性の観点から好ましい。そして、後硬化時間は１０分間〜１０時間とすることができる。
次に、工程（３）では、第一絶縁層７にスパッタリングによるシード層形成を行い、その後貫通電極となるホールパターンＡをメッキによって埋め、図６に示すように、貫通電極と接続される金属配線（下面金属配線）４ｂを形成するとともに、半導体素子下金属配線２５を形成する。
メッキを行う際は、例えば、第一絶縁層７上にスパッタリングによってシード層を形成した後、メッキレジストのパターニングを行い、その後電解メッキなどを行って貫通電極となるホールパターンＡに金属メッキの埋め込みと、下面金属配線４ｂ及びこれに接続される半導体素子下金属配線２５の形成を行う。これらの金属配線を形成した後にシード層をエッチングにより除去し、第一絶縁層７を露出させる。
なお、下面金属配線４ｂと半導体素子下金属配線２５は、所望の配線幅になるように適宜調整すればよいが、特に０．１〜１０μｍの厚さとなるように、第一絶縁層上に形成することが好ましい。
次に、工程（４）では、図７に示すように、上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子２を、半導体素子下金属配線２５を形成した硬化後の第一絶縁層７上へダイボンディング剤１０を用いてダイボンディングする。
なお、ダイボンディング剤１０は公知の接着剤でよい。
また、半導体素子２の高さが２０〜１００μｍであれば、製造する半導体装置を薄型化できるため好ましい。
次に、工程（５）では、膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する。
以下、本発明に用いられる光硬化性ドライフィルムとその製造方法について詳しく説明する。
本発明の半導体装置の製造方法において、第二絶縁層の形成に用いられる光硬化性ドライフィルムは、膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、光硬化性樹脂層がレジスト組成物材料からなるものである。
本発明の半導体装置の製造方法において、第二絶縁層の形成に用いられる光硬化性ドライフィルムの光硬化性樹脂層の膜厚は５〜１００μｍであり、このような膜厚であれば、製造する半導体装置を薄型化できるため好ましい。
なお、第一絶縁層及び第三絶縁層の形成に光硬化性ドライフィルムを用いる場合は、光硬化性樹脂層の膜厚を任意の厚みにしたものを準備して使用すればよい。
本発明に用いられる光硬化性ドライフィルムでは、感光性材料の組成物の各成分を撹拌混合し、その後フィルター等により濾過することにより、光硬化性樹脂層を形成するレジスト組成物材料を調製することができる。
ここで、レジスト組成物材料としては、上述の（Ａ）〜（Ｄ）成分を含有してなる化学増幅型ネガ型レジスト組成物材料が好適である。
なお、もちろん、他の感光性樹脂を用いることもできる。
本発明に用いられる光硬化性ドライフィルムにおいて使用される支持フィルムは、単一でも複数の重合体フィルムを積層した多層フィルムでもよい。なお、ドライフィルムは、支持フィルム及び保護フィルムで挟まれているフィルムである。
支持フィルムの材質としては、ポリエチレン、ポリプロピレン、ポリカーボネート、ポリエチレンテレフタレート等の合成樹脂フィルム等が挙げられ、適度の可撓性、機械的強度及び耐熱性を有するポリエチレンテレフタレートが好ましい。また、これらのフィルムについては、コロナ処理や剥離剤が塗布されたような各種処理が行われたものでもよい。これらは市販品を使用することができ、例えばセラピールＷＺ（ＲＸ）、セラピールＢＸ８（Ｒ）（以上、東レフィルム加工（株）製）、Ｅ７３０２、Ｅ７３０４（以上、東洋紡績（株）製）、ピューレックスＧ３１、ピューレックスＧ７１Ｔ１（以上、帝人デュポンフィルム（株）製）、ＰＥＴ３８×１−Ａ３、ＰＥＴ３８×１−Ｖ８、ＰＥＴ３８×１−Ｘ０８（以上、ニッパ（株）製）等が挙げられる。
本発明に用いられる光硬化性ドライフィルムにおいて使用される保護フィルムは、上述した支持フィルムと同様のものを用いることができるが、適度の可撓性を有するポリエチレンテレフタレート及びポリエチレンが好ましい。これらは市販品を使用することができ、ポリエチレンテレフタレートとしてはすでに例示したもの、ポリエチレンとしては、例えばＧＦ−８（タマポリ（株）製）、ＰＥフィルム０タイプ（ニッパ（株）製）が挙げられる。
上記の支持フィルム及び保護フィルムの厚みは、光硬化性ドライフィルム製造の安定性及び巻き芯に対する巻き癖、いわゆるカール防止の観点から、いずれも好ましくは５〜１００μｍである。
次に、本発明に用いられる光硬化性ドライフィルムの製造方法について説明する。上記光硬化性ドライフィルムの製造装置は、一般的に粘着剤製品を製造するためのフィルムコーターが使用できる。上記フィルムコーターとしては、例えば、コンマコーター、コンマリバースコーター、マルチコーター、ダイコーター、リップコーター、リップリバースコーター、ダイレクトグラビアコーター、オフセットグラビアコーター、３本ボトムリバースコーター、４本ボトムリバースコーター等が挙げられる。
支持フィルムをフィルムコーターの巻出軸から巻き出し、フィルムコーターのコーターヘッドを通過させるとき、支持フィルム上にレジスト組成物材料を所定の厚みで塗布して光硬化性樹脂層を形成させた後、所定の温度と所定の時間で熱風循環オーブンを通過させ、支持フィルム上で乾燥させた光硬化性樹脂層をフィルムコーターの別の巻出軸から巻き出された保護フィルムと共に、所定の圧力でラミネートロールを通過させて支持フィルム上の光硬化性樹脂層と貼り合わせた後、フィルムコーターの巻取軸に巻き取ることによって製造される。この場合、熱風循環オーブンの温度としては２５〜１５０℃が好ましく、通過時間としては１〜１００分間が好ましく、ラミネートロールの圧力としては０．０１〜５ＭＰａが好ましい。
上述のような方法で、光硬化性ドライフィルムを作製することができ、このような光硬化性ドライフィルムを用いることで、サポート基板上の第一絶縁層上に載置された半導体素子を埋め込む特性に優れ、また半導体装置を形成した後にサポート基板を除去する際や、個片化する際に生じる応力を緩和することができるため、目的とする半導体装置が反ることがなく、半導体装置を積層したり、配線を施した基板に載置するのに好適である。
次に、工程（６）では、上述のようにして準備した光硬化性ドライフィルムから保護フィルムを剥離し、図８（ａ）に示すように、第一絶縁層７上へダイボンディングされた半導体素子２を覆うように光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第二絶縁層８を形成する。
光硬化性ドライフィルムを貼り付ける装置としては、真空ラミネーターが好ましい。光硬化性ドライフィルムを装置に取り付け、光硬化性ドライフィルムの保護フィルムを剥離し露出した光硬化性樹脂層を、所定真空度の真空チャンバー内において、所定の圧力の貼り付けロールを用いて、所定の温度のテーブル上で基板に密着させる。なお、上記温度としては６０〜１２０℃が好ましく、上記圧力としては０〜５．０ＭＰａが好ましく、上記真空度としては５０〜５００Ｐａが好ましい。真空ラミネートを行うことで、半導体素子周辺に空隙を発生させることがなく好ましい。
またこのとき、図８（ｂ）に示すように半導体素子２上に光硬化性ドライフィルムをラミネートして第二絶縁層８を形成した際、半導体素子２上の第二絶縁層８の膜厚が厚くなることや、半導体素子２から周辺へ離れるにつれて膜厚が徐々に薄くなることがある。この膜厚の変化を機械的にプレスすることで平坦化し、図８（ａ）のように半導体素子上の膜厚を薄くする方法を好ましく用いることができる。
次に、工程（７）では、図９に示すように、第二絶縁層８に対して、マスクを介したリソグラフィーによってパターニングを行い、電極パッド上の開口Ｂと、貫通電極と接続される金属配線（下面金属配線）４ｂ上に第二絶縁層を貫通する金属配線（貫通金属配線）を形成するための開口Ｃと、貫通電極を形成するための開口Ｄを同時に形成した後、ベークすることで第二絶縁層８を硬化させる。
このパターニングでは、第二絶縁層８を形成した後に、露光し、露光後加熱処理（ポストエクスポージャベーク；ＰＥＢ）を行い、現像し、さらに、必要に応じて後硬化してパターンを形成する。即ち、公知のリソグラフィー技術を用いてパターンの形成を行うことができ、上述の第一絶縁層のパターニングと同様の方法で行えばよい。
本発明の半導体装置の製造方法では、電極パッド上の開口Ｂと、貫通金属配線を形成するための開口Ｃと、貫通電極を形成するための開口Ｄを、一括露光によって同時に形成するため、合理的である。
次に、工程（８）では、図１０に示すように、第二絶縁層８の硬化後、スパッタリングによるシード層形成を行い、その後電極パッド上の開口Ｂと、第二絶縁層を貫通する金属配線（貫通金属配線）を形成するための開口Ｃと、貫通電極を形成するための開口Ｄをメッキによって埋めて、半導体素子上金属パッド３と、第二絶縁層を貫通する金属配線（貫通金属配線）４ｃと、貫通電極５とを形成するとともに、メッキによって形成された半導体素子上金属パッド３と第二絶縁層を貫通する金属配線（貫通金属配線）４ｃをメッキによる金属配線（上面金属配線）４ａによってつなぐ。
メッキを行う際は、上述の工程（３）と同様に、例えば、スパッタリングによってシード層を形成した後、メッキレジストのパターニングを行い、その後電解メッキなどを行って、半導体素子上金属パッド３と、貫通金属配線４ｃと、貫通電極５とを形成するとともに、上面金属配線４ａを形成して半導体素子上金属パッド３と貫通金属配線４ｃをつなぐ。
なお、上面金属配線４ａは、所望の配線幅になるように適宜調整すればよいが、特に０．１〜１０μｍの厚さとなるように、第二絶縁層上に形成することが好ましい。
また、貫通電極５のメッキを充足させるため、図１１に示すように、別途、貫通電極５へ再度電解メッキを施し、貫通電極５を金属メッキ１８で埋めてもよい。
また、貫通金属配線４ｃのメッキを充足させるため、別途、貫通金属配線４ｃへ再度電解メッキを施してもよい。
次に、工程（９）では、金属配線の形成後、光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで、図１２に示すように第三絶縁層９を形成する。
第三絶縁層９の形成は、上述の第一絶縁層の形成と同様に、例えば（Ａ）〜（Ｄ）成分を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムを用いてラミネートを行う、あるいはこのレジスト組成物材料をスピンコート等により塗布することで形成することができる。もちろん、他の感光性樹脂を用いることもできる。
また、第三絶縁層の膜厚が５〜１００μｍであれば、製造する半導体装置を薄型化できるため好ましい。
次に、工程（１０）では、図１３に示すように、第三絶縁層９に対して、マスクを介したリソグラフィーによってパターニングを行い、貫通電極５上部に開口Ｅを形成した後、ベークすることで第三絶縁層９を硬化させる。
このパターニングでは、第三絶縁層９を形成した後に、露光し、露光後加熱処理（ポストエクスポージャベーク；ＰＥＢ）を行い、現像し、さらに、必要に応じて後硬化してパターンを形成する。即ち、公知のリソグラフィー技術を用いてパターンの形成を行うことができ、上述の第一絶縁層のパターニングと同様の方法で行えばよい。
次に、工程（１１）では、第三絶縁層の硬化後、貫通電極上部の開口Ｅにソルダーバンプを形成する。
ソルダーバンプの形成方法としては、例えば、図１４に示すように貫通電極上部の開口Ｅにメッキによって貫通電極上金属パッド１９を形成する。次に、貫通電極上金属パッド１９上にソルダーボール２０を形成し、これをソルダーバンプとすることができる。
また、上述の工程（８）において、図１５のように貫通電極５のメッキを充足させるために別途施すメッキをＳｎＡｇで行ってＳｎＡｇメッキ２１を施し、その後の工程（９）では、上記と同様に第三絶縁層９を形成し、工程（１０）で貫通電極上部に開口Ｅを形成するようにパターニングを行うことでＳｎＡｇメッキ２１を露出させた後、ベークにより硬化させ、工程（１１）として、ＳｎＡｇメッキ２１を溶融することで図１６に示すように貫通電極上部の開口Ｅへ電極を隆起させ、ＳｎＡｇを隆起させた電極２２のソルダーバンプを形成することができる。
さらに、上述の工程（１１）の後に、図１７に示すように、上述の工程（１）において第一絶縁層７と仮接着したサポート基板１６を除去することで、貫通電極５のソルダーボール２０の反対側（下面金属配線４ｂ）を露出させることができ、露出したシード層をエッチングによって除去し、金属メッキ部が露出することによって、貫通電極５の上部と下部を電気的に導通させることができる。さらにその後、ダイシングして個片化することで、個片化した半導体装置２３を得ることができる。
ＳｎＡｇを隆起させた電極２２のソルダーバンプを形成した場合も同様に、図１８に示すように、サポート基板１６を除去することで、貫通電極５のＳｎＡｇを隆起させた電極２２の反対側（下面金属配線４ｂ）を露出させることができ、露出したシード層をエッチングによって除去し、金属メッキ部が露出することによって、貫通電極５の上部と下部を電気的に導通させることができる。さらにその後、ダイシングして個片化することで、個片化した半導体装置２４を得ることができる。
なお、上述のような本発明の製造方法は、小型化・薄型化に特に適したものであり、半導体装置としての厚さが、５０〜３００μｍ、さらに好ましくは７０〜１５０μｍの薄いコンパクトな半導体装置を得ることができる。
上述の個片化された半導体装置２３又は個片化された半導体装置２４は、図１９、図２０に示すように、それぞれ複数を絶縁樹脂層１２を挟んで、ソルダーバンプによって電気的に接合し、積層させて積層型半導体装置とすることができる。また、図２１、図２２に示すように、積層した半導体装置を電気回路を有した基板（配線基板１４）へ載置することもできる。なお、図１９、図２０、図２１、図２２はそれぞれ個片化した半導体装置２３又は２４をフリップチップボンディングした例である。
また、図２３、図２４に示すように、上述のようにして製造した積層型半導体装置を配線基板１４に載置した後、絶縁封止樹脂層１５で封止することで、封止後積層型半導体装置を製造することができる。
ここで、絶縁樹脂層１２や絶縁封止樹脂層１５に用いられる樹脂としては、一般にこの用途に用いられるものを用いることができ、例えばエポキシ樹脂やシリコーン樹脂やこれらのハイブリッド樹脂を用いることができる。
上述のようにして製造される本発明の半導体装置、積層型半導体装置、及び封止後積層型半導体装置は、半導体チップへ施されるファンアウト配線やＷＣＳＰ（ウェハレベルチップサイズパッケージ）用に好適に用いることができる。
以上のように、本発明の半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易であり、さらに半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれ、金属配線の密度が大きい場合も半導体装置の反りが抑制された半導体装置となる。
また、本発明の半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。
さらに、このようにして得られた本発明の半導体装置は、配線基板への載置や半導体装置の積層が容易であるため、半導体装置を積層させた積層型半導体装置やこれを配線基板に載置し封止した封止後積層型半導体装置とすることができる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…半導体装置、 ２…半導体素子、 ３…半導体素子上金属パッド、
４…金属配線、４ａ…上面金属配線、 ４ｂ…下面金属配線、 ４ｃ…貫通金属配線、
５…貫通電極、 ６…ソルダーバンプ、 ７…第一絶縁層、 ８…第二絶縁層、
９…第三絶縁層、 １０…ダイボンディング剤、 １１…積層型半導体装置、
１２…絶縁樹脂層、 １３…封止後積層型半導体装置、 １４…配線基板、
１５…絶縁封止樹脂層、 １６…サポート基板、 １７…仮接着剤、
１８…金属メッキ、 １９…貫通電極上金属パッド、 ２０…ソルダーボール、
２１…ＳｎＡｇメッキ、 ２２…ＳｎＡｇを隆起させた電極、
２３、２４…個片化した半導体装置、 ２５…半導体素子下金属配線。

Ａ…貫通電極となるホールパターン、 Ｂ…電極パッド上の開口、
Ｃ…貫通金属配線を形成するための開口、 Ｄ…貫通電極を形成するための開口、
Ｅ…貫通電極上部の開口。

Claims (14)

  1. 半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、
    前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有し、
    前記金属配線が、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続され、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものであり、
    前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線と電気的に接続されたものであることを特徴とする半導体装置。
  2. 前記第一絶縁層が光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであり、前記第二絶縁層が前記光硬化性ドライフィルムによって形成されたものであり、前記第三絶縁層が前記光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子の高さが２０〜１００μｍであり、前記第一絶縁層の膜厚が１〜２０μｍであり、前記第二絶縁層の膜厚が５〜１００μｍであり、前記第三絶縁層の膜厚が５〜１００μｍであり、前記半導体装置の厚さが５０〜３００μｍであることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記光硬化性ドライフィルムが、
    （Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
    Figure 0006031060
     （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
    Figure 0006031060
     （式中、Ｚは
    Figure 0006031060
     のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
    Figure 0006031060
     （式中、Ｖは
    Figure 0006031060
     のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
    （Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
    （Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
    （Ｄ）溶剤、
    を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 請求項１から請求項４のいずれか一項に記載の半導体装置がフリップチップ化されて複数積層されたものであることを特徴とする積層型半導体装置。
  6. 請求項５に記載の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止されたものであることを特徴とする封止後積層型半導体装置。
  7. 半導体装置の製造方法であって、
    （１）サポート基板に仮接着剤を塗布し、該仮接着剤上にレジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの第一絶縁層を形成する工程と、
    （２）前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程と、
    （３）前記第一絶縁層にスパッタリングによるシード層形成を行い、その後前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成するとともに、半導体素子下金属配線を形成する工程と、
    （４）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を、前記半導体素子下金属配線を形成した硬化後の第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程と、
    （５）膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
    （６）前記第一絶縁層上へダイボンディングされた半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第二絶縁層を形成する工程と、
    （７）前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、前記貫通電極と接続される金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成した後、ベークすることで前記第二絶縁層を硬化させる工程と、
    （８）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成するとともに、前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ工程と、
    （９）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで第三絶縁層を形成する工程と、
    （１０）前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程と、
    （１１）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記工程（５）で準備される光硬化性ドライフィルムを
    （Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
    Figure 0006031060
     （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。但し、ａ＋ｂ＋ｃ＋ｄ＝１である。更に、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
    Figure 0006031060
     （式中、Ｚは
    Figure 0006031060
     のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
    Figure 0006031060
     （式中、Ｖは
    Figure 0006031060
     のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
    （Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
    （Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
    （Ｄ）溶剤、
    を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムとすることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記工程（６）において、前記第二絶縁層を機械的にプレスする工程を含むことを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
  10. 前記工程（１１）において、前記貫通電極上部の開口にメッキによって貫通電極上金属パッドを形成する工程と、
    前記貫通電極上金属パッド上にソルダーボールを形成し、ソルダーバンプとする工程、
    を有することを特徴とする請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記工程（８）のメッキによる前記貫通電極の形成において、ＳｎＡｇによるメッキを行う工程を含み、
    前記工程（１０）において、前記貫通電極上部に開口を形成するようにパターニングを行うことで、前記メッキされたＳｎＡｇを露出させる工程と、
    前記工程（１１）において、前記メッキされたＳｎＡｇを溶融することで前記貫通電極上部の開口において電極を隆起させてソルダーバンプを形成する工程、
    を有することを特徴とする請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
  12. 前記工程（１１）の後に、前記工程（１）で第一絶縁層と仮接着したサポート基板を除去する工程と、
    前記基板を除去した後、ダイシングすることで個片化する工程、
    を有することを特徴とする請求項７から請求項１１のいずれか一項に記載の半導体装置の製造方法。
  13. 請求項１２に記載の製造方法でダイシングによって個片化された半導体装置の複数を、絶縁樹脂層を挟んで、前記ソルダーバンプによって電気的に接合し、積層することを特徴とする積層型半導体装置の製造方法。
  14. 請求項１３に記載の製造方法で製造した積層型半導体装置を、電気回路を有した基板に載置する工程と、
    前記基板に載置された積層型半導体装置を絶縁封止樹脂層で封止する工程、
    を有することを特徴とする封止後積層型半導体装置の製造方法。
JP2014071458A 2014-03-31 2014-03-31 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法 Active JP6031060B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2014071458A JP6031060B2 (ja) 2014-03-31 2014-03-31 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
KR1020167027164A KR102338029B1 (ko) 2014-03-31 2015-03-12 반도체장치, 적층형 반도체장치, 봉지후 적층형 반도체장치, 및 이들의 제조방법
PCT/JP2015/001367 WO2015151417A1 (ja) 2014-03-31 2015-03-12 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
CN201910491197.6A CN110176432B (zh) 2014-03-31 2015-03-12 半导体装置、积层型半导体装置、密封后积层型半导体装置
CN201580018116.0A CN106165086B (zh) 2014-03-31 2015-03-12 半导体装置、积层型半导体装置、密封后积层型半导体装置以及这些装置的制造方法
EP15773072.2A EP3128549B1 (en) 2014-03-31 2015-03-12 Semiconductor device, layered semiconductor device, sealed-then-layered semiconductor device, and manufacturing methods therefor
US15/126,172 US10319653B2 (en) 2014-03-31 2015-03-12 Semiconductor apparatus, stacked semiconductor apparatus, encapsulated stacked-semiconductor apparatus, and method for manufacturing the same
TW104110258A TWI648439B (zh) 2014-03-31 2015-03-30 半導體裝置、層合型半導體裝置、密封後層合型半導體裝置、及此等之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014071458A JP6031060B2 (ja) 2014-03-31 2014-03-31 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法

Publications (3)

Publication Number Publication Date
JP2015195240A JP2015195240A (ja) 2015-11-05
JP2015195240A5 JP2015195240A5 (ja) 2016-10-27
JP6031060B2 true JP6031060B2 (ja) 2016-11-24

Family

ID=54239769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014071458A Active JP6031060B2 (ja) 2014-03-31 2014-03-31 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法

Country Status (7)

Country Link
US (1) US10319653B2 (ja)
EP (1) EP3128549B1 (ja)
JP (1) JP6031060B2 (ja)
KR (1) KR102338029B1 (ja)
CN (2) CN106165086B (ja)
TW (1) TWI648439B (ja)
WO (1) WO2015151417A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727082B2 (en) * 2015-08-28 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP6534948B2 (ja) 2016-02-26 2019-06-26 信越化学工業株式会社 半導体装置の製造方法、フリップチップ型半導体装置の製造方法、半導体装置及びフリップチップ型半導体装置
JP6753743B2 (ja) 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
JP7205787B2 (ja) * 2017-07-31 2023-01-17 大日本印刷株式会社 電子部品搭載基板およびその製造方法
US10695875B2 (en) * 2018-03-19 2020-06-30 Asia Vital Components Co., Ltd. Soldering method of soldering jig
KR102464066B1 (ko) * 2018-04-30 2022-11-07 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
KR102599631B1 (ko) 2020-06-08 2023-11-06 삼성전자주식회사 반도체 칩, 반도체 장치, 및 이를 포함하는 반도체 패키지
KR20220040138A (ko) 2020-09-23 2022-03-30 삼성전자주식회사 반도체 칩의 접속 구조물 및 그의 제조 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 그의 제조 방법
WO2022190952A1 (ja) * 2021-03-09 2022-09-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法及び電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040134875A1 (en) * 2002-11-22 2004-07-15 Kyocera Corporation Circuit-parts sheet and method of producing a multi-layer circuit board
JP5001542B2 (ja) 2005-03-17 2012-08-15 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置の製造方法
JP4533283B2 (ja) 2005-08-29 2010-09-01 新光電気工業株式会社 半導体装置の製造方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US8441133B2 (en) 2009-03-31 2013-05-14 Ibiden Co., Ltd. Semiconductor device
JP5459196B2 (ja) * 2009-12-15 2014-04-02 信越化学工業株式会社 光硬化性ドライフィルム、その製造方法、パターン形成方法及び電気・電子部品保護用皮膜
WO2011122228A1 (ja) * 2010-03-31 2011-10-06 日本電気株式会社 半導体内蔵基板
US8710639B2 (en) 2010-04-08 2014-04-29 Nec Corporation Semiconductor element-embedded wiring substrate
US8236617B2 (en) * 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP5977051B2 (ja) 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip

Also Published As

Publication number Publication date
EP3128549A4 (en) 2018-01-10
EP3128549B1 (en) 2021-09-01
TW201602425A (zh) 2016-01-16
CN110176432A (zh) 2019-08-27
JP2015195240A (ja) 2015-11-05
US20170103932A1 (en) 2017-04-13
KR20160138081A (ko) 2016-12-02
KR102338029B1 (ko) 2021-12-13
CN110176432B (zh) 2023-06-20
EP3128549A1 (en) 2017-02-08
TWI648439B (zh) 2019-01-21
CN106165086B (zh) 2019-12-06
CN106165086A (zh) 2016-11-23
WO2015151417A1 (ja) 2015-10-08
US10319653B2 (en) 2019-06-11

Similar Documents

Publication Publication Date Title
JP6031059B2 (ja) 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
JP6031060B2 (ja) 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
KR102560487B1 (ko) 반도체 장치의 제조 방법, 플립 칩형 반도체 장치의 제조 방법, 반도체 장치 및 플립 칩형 반도체 장치
JP6377894B2 (ja) 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
JP5289484B2 (ja) 積層型半導体装置の製造方法
JP5902114B2 (ja) 半導体装置及びその製造方法
JP2009164314A (ja) 貼り合わせ基板および貼り合せ基板を用いた半導体装置の製造方法
JP6291094B2 (ja) 積層型半導体装置、及び封止後積層型半導体装置
JP7348857B2 (ja) 半導体装置の製造方法
WO2022244266A1 (ja) 半導体装置の製造方法、及び、半導体装置
JP2019155804A (ja) 樹脂層の形成方法及び液体吐出ヘッドの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161021

R150 Certificate of patent or registration of utility model

Ref document number: 6031060

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150