KR20220040138A - 반도체 칩의 접속 구조물 및 그의 제조 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20220040138A
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pad
connection
semiconductor chip
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disposed
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KR1020200122984A
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마금희
장철용
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삼성전자주식회사
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
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    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
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    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

반도체 칩의 접속 구조물은 접속 비아, 하부 패드, 도전성 범프 및 상부 패드를 포함할 수 있다. 상기 접속 비아는 반도체 칩에 내장될 수 있다. 상기 하부 패드는 상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치될 수 있다. 상기 도전성 범프는 상기 하부 패드 상에 배치될 수 있다. 상기 상부 패드는 상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치될 수 있다. 상기 상부 패드는 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 가질 수 있다. 따라서, 상부 패드와 도전성 범프 사이의 전기적 연결 신뢰성이 향상될 수 있다. 따라서, 접속 구조물은 얇은 두께를 가지면서도 도전성 범프들 사이의 쇼트를 방지할 수가 있게 된다.

Description

반도체 칩의 접속 구조물 및 그의 제조 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 그의 제조 방법{INTERCONNECTION STRUCTURE OF A SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THE INTERCONNECTION STRUCTURE, AND SEMICONDUCTOR PACKAGE INCLUDING THE INTERCONNECTION STRUCTURE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 칩의 접속 구조물 및 그의 제조 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 적층된 반도체 칩들을 전기적으로 접속시키기 위한 접속 구조물 및 이러한 접속 구조물을 제조하는 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 이러한 반도체 패키지를 제조하는 방법에 관한 것이다.
반도체 패키지는 적층된 복수개의 반도체 칩들을 포함할 수 있다. 반도체 칩들은 도전성 범프와 패드 및 접속 비아(interconnection via), 즉 TSV 등을 포함하는 접속 구조물을 매개로 전기적으로 연결될 수 있다.
관련 기술들에 따르면, 적층된 반도체 칩들의 수가 증가함에 따라, 도전성 범프들 사이의 피치가 줄어들고, 접속 비아의 폭도 줄어들 수 있다. 이에 따라, 도전성 범프들 사이의 쇼트를 방지하면서 접속 구조물의 두께를 줄이기 위한 요구가 증가되고 있다.
본 발명은 얇은 두께를 가지면서 도전성 범프들 사이의 쇼트를 방지할 수 있는 반도체 칩의 접속 구조물을 제공한다.
또한, 본 발명은 상기된 접속 구조물을 제조하는 방법도 제공한다.
아울러, 본 발명은 상기된 접속 구조물을 갖는 반도체 칩들이 적층된 구조를 갖는 반도체 패키지도 제공한다.
또한, 본 발명은 상기된 반도체 패키지를 제조하는 방법도 제공한다.
본 발명의 일 견지에 따른 반도체 칩의 접속 구조물은 접속 비아, 하부 패드, 도전성 범프 및 상부 패드를 포함할 수 있다. 상기 접속 비아는 반도체 칩에 내장될 수 있다. 상기 하부 패드는 상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치될 수 있다. 상기 도전성 범프는 상기 하부 패드 상에 배치될 수 있다. 상기 상부 패드는 상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치된 몸체 패드, 및 상기 몸체 패드 상에 배치된 접속 패드를 포함할 수 있다. 상기 몸체 패드는 상기 하부 패드의 폭과 동일한 폭을 가질 수 있다. 상기 접속 패드는 상기 접속 비아의 폭보다 넓고 상기 하부 패드의 폭보다 좁은 폭을 가질 수 있다.
본 발명의 다른 견지에 따른 반도체 칩의 접속 구조물은 접속 비아, 하부 패드, 도전성 범프 및 상부 패드를 포함할 수 있다. 상기 접속 비아는 반도체 칩에 내장될 수 있다. 상기 하부 패드는 상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치될 수 있다. 상기 도전성 범프는 상기 하부 패드 상에 배치될 수 있다. 상기 상부 패드는 상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치될 수 있다. 상기 상부 패드는 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 가질 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 제 1 반도체 칩, 제 1 접속 비아, 제 1 하부 패드, 제 1 도전성 범프, 제 1 상부 패드, 제 2 반도체 칩, 절연 필름, 제 2 접속 비아, 제 2 하부 패드, 제 2 도전성 범프 및 제 2 상부 패드를 포함할 수 있다. 상기 제 1 반도체 칩은 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 제 1 접속 비아는 상기 제 1 반도체 칩에 내장될 수 있다. 상기 제 1 하부 패드는 상기 제 1 반도체 칩의 하부면을 통해 노출된 상기 제 1 접속 비아의 하단에 배치될 수 있다. 상기 제 1 도전성 범프는 상기 제 1 하부 패드 상에 배치되어 상기 패키지 기판에 전기적으로 연결될 수 있다. 상기 제 1 상부 패드는 상기 제 1 반도체 칩의 상부면을 통해 노출된 상기 제 1 접속 비아의 상단에 배치된 제 1 몸체 패드, 및 상기 제 1 몸체 패드 상에 배치된 제 1 접속 패드를 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치될 수 있다. 상기 절연 필름은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재될 수 있다. 상기 제 2 접속 비아는 상기 제 2 반도체 칩에 내장될 수 있다. 상기 제 2 하부 패드는 상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 제 2 접속 비아의 하단에 배치될 수 있다. 상기 제 2 도전성 범프는 상기 제 2 하부 패드 상에 배치되어 상기 제 1 상부 패드에 전기적으로 연결될 수 있다. 상기 제 2 상부 패드는 상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 제 2 접속 비아의 상단에 배치된 제 2 몸체 패드, 및 상기 제 2 몸체 패드 상에 배치된 제 2 접속 패드를 포함할 수 있다. 상기 제 1 몸체 패드는 상기 제 1 하부 패드의 폭과 동일한 폭을 가질 수 있다. 상기 제 1 접속 패드는 상기 제 1 접속 비아의 폭보다 넓고 상기 제 1 하부 패드의 폭보다 좁은 폭을 가질 수 있다. 상기 제 2 몸체 패드는 상기 제 2 하부 패드의 폭과 동일한 폭을 가질 수 있다. 상기 제 2 접속 패드는 상기 제 2 접속 비아의 폭보다 넓고 상기 제 2 하부 패드의 폭보다 좁은 폭을 가질 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 제 1 반도체 칩, 제 1 접속 비아, 제 1 하부 패드, 제 1 도전성 범프, 제 1 상부 패드, 제 2 반도체 칩, 제 2 접속 비아, 제 2 하부 패드, 제 2 도전성 범프 및 제 2 상부 패드를 포함할 수 있다. 상기 제 1 반도체 칩은 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 제 1 접속 비아는 상기 제 1 반도체 칩에 내장될 수 있다. 상기 제 1 하부 패드는 상기 제 1 반도체 칩의 하부면을 통해 노출된 상기 제 1 접속 비아의 하단에 배치될 수 있다. 상기 제 1 도전성 범프는 상기 제 1 하부 패드 상에 배치되어 상기 패키지 기판에 전기적으로 연결될 수 있다. 상기 제 1 상부 패드는 상기 제 1 반도체 칩의 상부면을 통해 노출된 상기 제 1 접속 비아의 상단에 배치될 수 있다. 상기 제 1 상부 패드는 상기 제 1 접속 비아의 폭보다는 넓고 상기 제 1 하부 패드의 폭보다 좁은 폭을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치될 수 있다. 상기 제 2 접속 비아는 상기 제 2 반도체 칩에 내장될 수 있다. 상기 제 2 하부 패드는 상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 제 2 접속 비아의 하단에 배치될 수 있다. 상기 제 2 도전성 범프는 상기 제 2 하부 패드 상에 배치되어 상기 제 1 상부 패드에 전기적으로 연결될 수 있다. 상기 제 2 상부 패드는 상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 제 2 접속 비아의 상단에 배치될 수 있다. 상기 제 2 상부 패드는 상기 제 2 접속 비아의 폭보다는 넓고 상기 제 2 하부 패드의 폭보다 좁은 폭을 가질 수 있다.
본 발명의 또 다른 견지에 따른 반도체 칩의 접속 구조물 제조 방법에 따르면, 반도체 칩의 내부에 접속 비아를 형성할 수 있다. 상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 하부 패드를 형성할 수 있다. 상기 하부 패드 상에 도전성 범프를 형성할 수 있다. 상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 갖는 상부 패드를 형성할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 제 1 반도체 칩에 내장된 제 1 접속 비아(TSV), 상기 제 1 반도체 칩의 하부면을 통해 노출된 상기 제 1 접속 비아의 하단에 배치된 제 1 하부 패드, 상기 제 1 하부 패드 상에 배치된 제 1 도전성 범프, 및 상기 제 1 반도체 칩의 상부면을 통해 노출된 상기 제 1 접속 비아의 상단에 배치되고, 상기 제 1 접속 비아의 폭보다는 넓고 상기 제 1 하부 패드의 폭보다 좁은 폭을 갖는 제 1 상부 패드를 포함하는 제 1 접속 구조물을 포함하는 상기 제 1 반도체 칩을 패키지 기판의 상부면에 배치하여, 상기 제 1 도전성 범프를 매개로 상기 제 1 반도체 칩을 상기 패키지 기판에 전기적으로 연결시킬 수 있다. 제 2 반도체 칩에 내장된 제 2 접속 비아(TSV), 상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 제 2 접속 비아의 하단에 배치된 제 2 하부 패드, 상기 제 2 하부 패드 상에 배치된 제 2 도전성 범프, 및 상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 제 2 접속 비아의 상단에 배치되고, 상기 제 2 접속 비아의 폭보다는 넓고 상기 제 2 하부 패드의 폭보다 좁은 폭을 갖는 제 2 상부 패드를 포함하는 제 2 접속 구조물을 포함하는 상기 제 2 반도체 칩을 상기 제 1 반도체 칩의 상부에 배치할 수 있다. 상기 제 2 도전성 범프를 상기 제 1 상부 패드에 열압착시켜서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결시킬 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 인터포저, 적어도 하나의 제 1 반도체 칩 및 적어도 2개의 제 2 반도체 칩들을 포함할 수 있다. 상기 인터포저는 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 제 1 반도체 칩은 상기 인터포저의 상부면에 배치될 수 있다. 상기 제 2 반도체 칩들은 상기 인터포저의 상부면에 적층될 수 있다. 상기 제 2 반도체 칩들 각각은 상기 제 2 반도체 칩에 내장된 접속 비아(TSV), 상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치된 하부 패드, 상기 하부 패드 상에 배치된 도전성 범프, 및 상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치되고, 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 갖는 상부 패드를 포함할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 로직 칩, 적어도 하나의 제 1 반도체 칩 및 적어도 2개의 제 2 반도체 칩들을 포함할 수 있다. 상기 로직 칩은 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 제 1 반도체 칩은 상기 로직 칩의 상부면에 배치될 수 있다. 상기 제 2 반도체 칩들은 상기 로직 칩의 상부면에 적층될 수 있다. 상기 제 2 반도체 칩들 각각은 상기 제 2 반도체 칩에 내장된 접속 비아(TSV), 상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치된 하부 패드, 상기 하부 패드 상에 배치된 도전성 범프, 및 상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치되고, 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 갖는 상부 패드를 포함할 수 있다.
상기된 본 발명에 따르면, 상부 패드가 접속 비아의 폭보다는 넓으면서 하부 패드의 폭보다 좁은 폭을 갖고 있으므로, 이러한 상부 패드와 도전성 범프 사이의 전기적 연결 신뢰성이 향상될 수 있다. 따라서, 접속 구조물은 얇은 두께를 가지면서도 도전성 범프들 사이의 쇼트를 방지할 수가 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
도 2 내지 도 11은 도 1에 도시된 접속 구조물을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
도 13 및 도 14는 도 12에 도시된 접속 구조물을 제조하는 방법을 나타낸 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 18 내지 도 21은 도 17에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 22는 본 발명의 또 다른 실시예에 따라 도 12에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따라 도 15에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 24는 도 16에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 25는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 26은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 칩의 접속 구조물(interconnection structure)(100)은 접속 비아(connection via)(120), 하부 패드(pad)(130), 도전성 범프(bump)(132) 및 상부 패드(140)를 포함할 수 있다.
반도체 칩(110)은 상부면과 하부면을 가질 수 있다. 상부 절연막(114)이 반도체 칩(110)의 상부면에 형성될 수 있다. 하부 절연막(112)이 반도체 칩(110)의 하부면에 형성될 수 있다.
접속 비아(120)는 반도체 칩(110)의 내부에 배치될 수 있다. 접속 비아(120)는 반도체 칩(110)을 수직으로 관통할 수 있다. 따라서, 접속 비아(120)는 반도체 칩(110)의 상부면을 통해 노출된 상단, 및 반도체 칩(110)의 하부면을 통해 노출된 하단을 가질 수 있다. 접속 비아(120)의 상단은 상부 절연막(114)에 형성된 오프닝을 통해 노출될 수 있다. 접속 비아(120)의 하단은 하부 절연막(112)에 형성된 오프닝을 통해 노출될 수 있다. 접속 비아(120)는 TSV(Through Silicon Via : TSV)에 해당할 수 있다.
본 실시예에서, 접속 비아(120)는 4μm 내지 5μm의 폭을 가질 수 있다. 접속 비아(120)가 원형의 단면 형상을 가질 경우, 접속 비아(120)의 폭은 접속 비아(120)의 직경일 것이다.
하부 패드(130)는 반도체 칩(110)의 하부면에 배치될 수 있다. 하부 패드(130)는 반도체 칩(110)의 하부면을 통해 노출된 접속 비아(120)의 하단에 배치될 수 있다. 따라서, 하부 패드(130)는 접속 비아(120)의 하단에 전기적으로 연결될 수 있다. 하부 패드(130)는 니켈(nickel)을 포함할 수 있으나, 특정 물질로 국한되지 않을 수 있다.
하부 패드(130)는 시드막(seed layer)(136)에 대한 전해 도금 공정을 통해 형성될 수 있다. 따라서, 시드막(136)이 접속 비아(120)의 하단에 형성될 수 있다. 시드막(136)은 구리(copper)를 포함할 수 있으나, 특정 물질로 국한되지 않을 수 있다.
본 실시예에서, 하부 패드(130)는 폭(WL)과 두께(TL)을 가질 수 있다. 하부 패드(130)의 폭(WL)은 대략 15μm 내지 20μm일 수 있다. 그러나, 하부 패드(130)의 폭(WL)은 상기된 범위 이내로 국한되지 않을 수 있다. 하부 패드(130)가 원형의 단면 형상을 가질 경우, 하부 패드(130)의 폭(WL)은 하부 패드(130)의 직경일 것이다. 하부 패드(130)의 두께(TL)는 대략 10μm 내지 17μm일 수 있다. 그러나, 하부 패드(130)의 두께(TL)는 상기된 범위 이내로 국한되지 않을 수 있다.
도전성 범프(132)는 하부 패드(130)의 상부면에 배치될 수 있다. 도전성 범프(132)는 솔더(solder)를 포함할 수 있다. 본 실시예에서, 도전성 범프(132)는 리플로우(reflow) 공정을 통해 형성되지 않을 수 있다. 도전성 범프(132)를 형성하는 공정은 후술한다.
도전성 범프(132)의 솔더가 반도체 칩(110) 내로 침투하는 것을 방지하기 위해서, 장벽막(barrier layer)(134)이 시드막(136)과 반도체 칩(110)의 하부면 사이, 구체적으로는 시드막(136)과 하부 절연막(112) 사이에 개재될 수 있다. 장벽막(134)은 티타늄(titanium)을 포함할 수 있으나, 특정 물질로 국한되지 않을 수 있다.
상부 패드(140)는 반도체 칩(110)의 상부면에 배치될 수 있다. 상부 패드(140)는 반도체 칩(110)의 하부면을 통해 노출된 접속 비아(120)의 상단에 배치될 수 있다. 따라서, 상부 패드(140)는 접속 비아(120)의 상단에 전기적으로 연결될 수 있다. 결과적으로, 상부 패드(140)와 하부 패드(130)는 접속 비아(120)를 매개로 전기적으로 연결될 수 있다. 상부 패드(140)는 하부 패드(130)의 두께(TL)보다 얇은 두께를 가질 수 있다. 상부 패드(140)는 시드막(seed layer)(140a)에 대한 전해 도금 공정을 통해 형성될 수 있다. 따라서, 시드막(140a)이 접속 비아(120)의 상단에 형성될 수 있다. 시드막(140a)은 구리(copper)를 포함할 수 있으나, 특정 물질로 국한되지 않을 수 있다.
본 실시예에서, 상부 패드(140)는 몸체 패드(body pad)(142) 및 접속 패드(interconnection pad)(144)를 포함할 수 있다.
몸체 패드(142)는 접속 비아(120)의 상단에 배치될 수 있다. 몸체 패드(142)는 폭(WUB)과 두께(TUB)을 가질 수 있다. 몸체 패드(142)의 폭(WUB)은 대략 15μm 내지 20μm일 수 있다. 즉, 몸체 패드(142)의 폭(WUB)은 하부 패드(130)의 폭(WL)과 실질적으로 동일할 수 있다. 그러나, 하부 패드(130)의 폭(WL)은 상기된 범위 이내로 국한되지 않을 수 있다. 예를 들어서, 몸체 패드(142)의 폭(WUB)은 하부 패드(130)의 폭(WL)보다 넓거나 좁을 수도 있다. 몸체 패드(142)가 원형의 단면 형상을 가질 경우, 몸체 패드(142)의 폭(WUB)은 몸체 패드(142)의 직경일 것이다. 또한, 몸체 패드(142)의 두께(TUB)는 대략 2μm 내지 3μm일 수 있다. 그러나, 몸체 패드(142)의 두께(TUB)는 상기된 범위 이내로 국한되지 않을 수 있다. 몸체 패드(142)는 니켈을 포함할 수 있다. 그러나, 몸체 패드(142)의 재질은 특정 물질로 국한되지 않을 수 있다.
접속 패드(144)는 몸체 패드(142)의 상부면에 배치될 수 있다. 특히, 접속 패드(144)는 몸체 패드(142)의 상부면 중앙부에 배치될 수 있다. 접속 패드(144)는 폭(WUI)과 두께(TUI)을 가질 수 있다. 접속 패드(144)의 폭(WUI)은 대략 5μm 내지 8μm일 수 있다. 즉, 접속 패드(144)의 폭(WUI)은 몸체 패드(142)의 폭(WUB)보다 좁을 수 있다. 전술한 바와 같이, 몸체 패드(142)의 폭(WUB)이 하부 패드(130)의 폭(WL)과 실질적으로 동일한 경우, 접속 패드(144)의 폭(WUI)은 하부 패드(130)의 폭(WL)보다 좁을 수 있다. 반면에, 접속 패드(144)의 폭(WUI)은 접속 비아(120)의 폭보다는 넓을 수 있다. 그러나, 접속 패드(144)의 폭(WUI)은 상기된 범위 이내로 국한되지 않을 수 있다. 접속 패드(144)가 원형의 단면 형상을 가질 경우, 접속 패드(144)의 폭(WUI)은 접속 패드(144)의 직경일 것이다.
또한, 접속 패드(144)의 두께(TUI)는 몸체 패드(142)의 두께(TUB)보다 두꺼울 수 있다. 본 실시예에서, 접속 패드(144)의 두께(TUI)는 대략 4μm 내지 5μm일 수 있다. 그러나, 접속 패드(144)의 두께(TUI)는 상기된 범위 이내로 국한되지 않을 수 있다.
본 실시예에서, 접속 패드(144)는 적층된 반도체 칩들 사이에 배치된 절연 필름(insulation film)을 관통하여 상부 반도체 칩의 도전성 범프에 전기적으로 접촉할 수 있다. 따라서, 접속 패드(144)가 몸체 패드(142)의 폭보다 좁으면서 몸체 패드(142)로부터 돌출된 형상을 갖고 있으므로, 접속 패드(144)는 절연 필름을 보다 용이하게 관통하여 상부 반도체 칩의 도전성 범프에 접촉할 수가 있을 것이다. 그러나, 접속 패드(144)의 폭이 접속 비아(120)의 폭 이하가 되면, 접속 패드(144)를 접속 비아(120)에 정렬시키기가 매우 어려울 수 있다. 따라서, 접속 패드(144)의 폭은 몸체 패드(142)의 폭보다는 좁으면서 접속 비아(120)의 폭보다 넓을 수 있다.
또한, 접속 패드(144)는 도전성 범프(132)와 습윤성(wettability)이 우수한 재질을 포함할 수 있다. 예를 들어서, 접속 패드(144)는 금(gold)을 포함할 수 있다. 그러나, 접속 패드(144)의 재질은 특정 물질로 국한되지 않을 수 있다.
도 2 내지 도 11은 도 1에 도시된 접속 구조물을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 2를 참조하면, 복수개의 접속 비아(120)들 각각의 하단은 반도체 칩(110)의 하부면을 통해 노출될 수 있다. 반면에, 접속 비아(120)들 각각의 상단은 반도체 칩(110)의 상부면을 통해 노출되지 않을 수 있다.
장벽막(134)과 시드막(136)을 반도체 칩(110)의 하부면에 순차적으로 형성할 수 있다. 포토레지스트 패턴(photoresist pattern)(160)을 시드막(136)의 상부면에 형성할 수 있다. 포토레지스트 패턴(160)은 접속 비아(120)의 상단 위에 위치한 시드막(136) 부분들을 노출시키는 복수개의 개구부들을 가질 수 있다.
포토레지스트 패턴(160)의 개구부들을 통해 노출된 시드막(136) 부분들에 대해서 전해 도금 공정(electroplating process)을 수행하여, 하부 패드(130)들을 시드막(136)의 하부면에 형성할 수 있다. 하부 패드(130)들 각각에 대해서 전해 도금 공정을 수행하여, 도전성 범프(132)들을 하부 패드(130)들 각각의 하부면에 형성할 수 있다. 즉, 본 실시예에 따른 접속 구조물(100)의 제조 방법은 도전성 범프(132)를 형성하기 위한 리플로우 공정을 포함하지 않을 수 있다.
도 3을 참조하면, 포토레지스트 패턴(160)과 도전성 범프(132)들의 상부면들을 부분적으로 제거하여, 포토레지스트 패턴(160)과 도전성 범프(132)들에 동일한 수평면 상에 위치하는 상부면들을 부여할 수 있다. 이에 따라, 도전성 범프(132)들은 실질적으로 동일한 두께를 가질 수가 있다. 포토레지스트 패턴(160)과 도전성 범프(132)들의 상부면들은 그라인더(grinder), 블레이드(blade) 등을 이용한 기계적 공정에 의해 제거될 수 있다.
반면에, 도전성 범프(132)들이 실질적으로 동일한 두께를 갖는 경우, 즉 도전성 범프(132)들의 상부면들이 실질적으로 동일한 수평면 상에 위치하는 경우, 포토레지스트 패턴(160)과 도전성 범프(132)들의 상부면들을 제거하는 공정은 생략될 수 있다.
도 4를 참조하면, 포토레지스트 패턴(160)을 제거할 수 있다. 포토레지스트 패턴(160)은 스트립 공정(strip process) 및/또는 애싱 공정(ashing process)을 통해 제거할 수 있다. 도전성 범프(132)들 사이에 위치한 장벽막(134)과 시드막(136)을 식각 공정을 통해 제거할 수 있다.
도 5를 참조하면, 캐리어 기판(carrier substrate)(150)을 반도체 칩(110)의 하부면에 부착할 수 있다. 따라서, 반도체 칩(110)은 캐리어 기판(150)에 의해 지지될 수 있다.
도 6을 참조하면, 반도체 칩(110)의 상부면을 부분적으로 제거하여, 접속 비아(120)들 각각의 상단을 반도체 칩(110)의 상부면을 통해 노출시킬 수 있다.
도 7을 참조하면, 상부 절연막(114)을 반도체 칩(110)의 상부면에 형성할 수 있다. 상부 절연막(114)은 접속 비아(120)들의 상단들을 노출시키는 개구부들을 가질 수 있다.
도 8을 참조하면, 시드막(140a)을 상부 절연막(114)의 상부면에 형성할 수 있다. 포토레지스트 패턴(162)을 시드막(140a)의 상부면에 형성할 수 있다. 포토레지스트 패턴(162)은 접속 비아(120)들의 상단 위에 위치한 시드막(136) 부분들을 노출시키는 개구부들을 가질 수 있다.
도 9를 참조하면, 노출된 시드막(140a) 부분들에 대해서 전해 도금 공정을 수행하여, 몸체 패드(142)를 시드막(136)의 상부면에 형성할 수 있다. 몸체 패드(142)의 폭(WUB)은 하부 패드(130)의 폭(WL)과 실질적으로 동일할 수 있다. 그러나, 몸체 패드(142)의 폭(WUB)은 하부 패드(130)의 폭(WL)보다 넓거나 좁을 수도 있다. 몸체 패드(142)를 형성한 이후, 포토레지스트 패턴(162)을 제거할 수 있다.
도 10을 참조하면, 포토레지스트 패턴(164)을 시드막(140a)과 몸체 패드(142)의 상부면들에 형성할 수 있다. 포토레지스트 패턴(164)은 몸체 패드(142)의 상부면 중앙부를 노출시키는 개구부를 가질 수 있다. 개구부는 접속 패드(144)의 형상을 한정할 수 있다.
도 11을 참조하면, 노출된 몸체 패드(142)의 상부면 중앙부에 대해서 전해 도금 공정을 수행하여, 접속 패드(144)를 몸체 패드(142)의 상부면 중앙부에 형성할 수 있다. 전술한 바와 같이, 접속 패드(144)의 폭(WUI)은 몸체 패드(142)의 폭(WUB)보다 좁고 접속 비아(120)의 폭보다는 넓을 수 있다. 접속 패드(144)를 형성한 이후, 포토레지스트 패턴(164)과 시드막(136)을 제거할 수 있다.
캐리어 기판(150)을 반도체 칩(110)으로부터 제거하면 도 1에 도시된 반도체 칩(110)의 접속 구조물(100)이 완성될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
본 실시예에 따른 접속 구조물(100a)은 상부 패드의 접속 패드를 제외하고는 도 1에 도시된 접속 구조물(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12를 참조하면, 상부 패드(140a)의 접속 패드(144a)는 몸체 패드(142)의 상부면과 측면에 배치될 수 있다. 구체적으로, 접속 패드(144a)는 몸체 패드(142)의 상부면 전체 및 측면 전체를 둘러쌀 수 있다. 즉, 본 실시예의 접속 패드(144a)는 도 1에 도시된 접속 패드(144)의 외측면 하부로부터 몸체 패드(142)의 상부면과 측면을 따라 연장된 부분을 가질 수 있다.
도 13 및 도 14는 도 12에 도시된 접속 구조물을 제조하는 방법을 나타낸 단면도이다.
본 실시예에 따른 접속 구조물의 제조 방법은 도 2 내지 도 9를 참조로 설명한 공정들을 포함할 수 있다.
도 13을 참조하면, 포토레지스트 패턴(166)을 시드막(136)과 몸체 패드(142)의 상부면들에 형성할 수 있다. 포토레지스트 패턴(166)은 몸체 패드(142)의 상부면 전체와 측면을 노출시키는 개구부를 가질 수 있다.
도 14를 참조하면, 노출된 몸체 패드(142)의 상부면과 측면에 대해서 무전해 도금 공정(electroless plating process)을 수행하여, 접속 패드(144)를 몸체 패드(142)의 상부면 전체와 측면에 형성할 수 있다. 접속 패드(144)를 형성한 이후, 포토레지스트 패턴(166)을 제거할 수 있다.
캐리어 기판을 반도체 칩(110)으로부터 제거하면 도 12에 도시된 반도체 칩의 접속 구조물(100a)이 완성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
본 실시예에 따른 접속 구조물(100b)은 상부 패드를 제외하고는 도 1에 도시된 접속 구조물(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 15를 참조하면, 상부 패드(140b)는 경사진 측면을 가질 수 있다. 구체적으로, 상부 패드(140b)는 하단 폭을 갖는 하부면, 상단 폭을 갖는 상부면 및 상부면과 하부면을 연결하는 경사진 측면을 가질 수 있다. 특히, 경사진 측면은 하부면으로부터 상부면으로 가면서 점진적으로 좁아지는 폭들을 가질 수 있다. 이에 따라, 하단 폭은 상단 폭보다 넓을 수 있다. 즉, 하부면은 상부면의 면적보다 넓은 면적을 가질 수 있다.
본 실시예의 접속 구조물(100b)을 제조하는 방법은 도 8에서 이용된 포토레지스트 패턴 대신에 네거티브(negative) 포토레지스트 패턴을 이용한다는 점을 제외하고는 도 2 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함할 수 있다. 따라서, 본 실시예의 접속 구조물(100b)을 제조하는 방법에 대한 반복 설명은 생략할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 칩의 접속 구조물을 나타낸 단면도이다.
본 실시예에 따른 접속 구조물(100c)은 상부 패드를 제외하고는 도 1에 도시된 접속 구조물(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 16을 참조하면, 상부 패드(140c)는 균일한 폭을 가질 수 있다. 구체적으로, 상부 패드(140c)는 하부면, 상부면 및 상부면과 하부면을 연결하는 측면을 가질 수 있다. 하부면과 상부면은 실질적으로 동일한 폭을 가질 수 있다. 이에 따라, 측면은 수직하게 배치될 수 있다. 하부면과 상부면의 폭은 도 1에 도시된 접속 패드(144)의 폭과 실질적으로 동일하므로, 상부 패드(140c)의 하부면과 상부면의 폭에 대한 반복 설명은 생략할 수 있다.
본 실시예의 접속 구조물(100c)을 제조하는 방법은 도 2 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함할 수 있다. 따라서, 본 실시예의 접속 구조물(100c)을 제조하는 방법에 대한 반복 설명은 생략할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 17을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(210), 복수개의 반도체 칩들, 절연 필름(220), 몰딩 부재(molding member)(230) 및 외부접속단자(external terminal)(240)들을 포함할 수 있다.
복수개의 반도체 칩들은 패키지 기판(210)의 상부면에 적층될 수 있다. 본 실시예에서, 반도체 칩들은 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 포함할 수 있다. 그러나, 반도체 칩들의 적층 수는 특정 숫자로 국한되지 않을 수 있다. 예를 들어서, 반도체 칩들은 8개, 12개 등으로 이루어질 수도 있다.
제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각은 도 1에 도시된 접속 구조물(100)을 포함할 수 있다. 따라서, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 패키지 기판(210)의 상부면에 순차적으로 적층하면, 제 1 반도체 칩(110-1)의 제 1 도전성 범프(132-1)는 패키지 기판(210)을 향할 수 있다. 제 1 도전성 범프(132-1)는 패키지 기판(210)에 전기적으로 연결될 수 있다. 제 2 반도체 칩(110-2)의 제 2 도전성 범프(132-2)는 제 1 반도체 칩(110-1)의 제 1 상부 패드(140-1)를 향할 수 있다. 제 3 반도체 칩(110-3)의 제 3 도전성 범프(132-3)는 제 2 반도체 칩(110-2)의 제 2 상부 패드(140-2)를 향할 수 있다. 제 4 반도체 칩(110-4)의 제 4 도전성 범프(132-4)는 제 3 반도체 칩(110-3)의 제 3 상부 패드(140-3)를 향할 수 있다.
절연 필름(220)은 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 사이에 개재될 수 있다. 구체적으로, 절연 필름(220)은 제 1 반도체 칩(110-1)과 제 2 반도체 칩(110-2) 사이, 제 2 반도체 칩(110-2)과 제 3 반도체 칩(110-3) 사이, 및 제 3 반도체 칩(110-3)과 제 4 반도체 칩(110-4) 사이에 개재될 수 있다. 예를 들어서, 절연 필름(220)은 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각의 하부면에 부착될 수 있다. 특히, 절연 필름(220)은 어느 한 반도체 칩의 도전성 범프(132)의 상부면보다 아래에 위치하는 하부면을 가질 수 있다. 따라서, 도전성 범프(132)는 절연 필름(220)에 덮일 수 있다. 절연 필름(220)은 비전도성 필름(Non-Conductive Film : NCF)를 포함할 수 있다.
제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들은 열압착 공정을 통해서 서로 본딩(bond)될 수 있다. 예를 들어서, 제 2 반도체 칩(110-2)을 아래로 눌러서 제 1 반도체 칩(110-1)에 열압착시키면, 제 1 반도체 칩(110-1)의 제 1 접속 패드(144-1)가 절연 필름(220)을 관통하여 제 2 반도체 칩(110-2)의 제 2 도전성 범프(132-2)에 접촉될 수 있다. 전술한 바와 같이, 제 1 접속 패드(144-1)는 제 1 몸체 패드(142-1)의 폭보다 좁은 폭을 가지면서 제 1 몸체 패드(142-1)로부터 돌출되어 있으므로, 제 1 접속 패드(144-1)는 절연 필름(220)을 매우 쉽게 관통하여 제 2 반도체 칩(110-2)의 제 2 도전성 범프(132-2)에 접촉될 수 있다.
특히, 제 1 접속 패드(144-1)가 제 2 도전성 범프(132-2)의 하부면 중앙부로 삽입되므로, 제 2 도전성 범프(132-2)의 하부면에는 제 1 접속 패드(144-1)를 수용하는 수용홈(133)이 형성될 수 있다. 이에 따라, 수용홈(133)을 둘러싸는 제 2 도전성 범프(132-2)의 가장자리 부위가 제 1 몸체 패드(142-1)의 상부면에 접촉될 수가 있다.
몰딩 부재(230)는 패키지 기판(210)의 상부면에 형성되어, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 덮을 수 있다. 몰딩 부재(230)는 에폭시 몰딩 컴파운드(epoxy molding compound : EMC)를 포함할 수 있다.
외부접속단자(240)들은 패키지 기판(210)의 하부면에 실장될 수 있다. 외부접속단자(240)들은 솔더 볼을 포함할 수 있다.
도 18 내지 도 21은 도 17에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 18을 참조하면, 절연 필름(220)을 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각의 하부면에 부착시킬 수 있다. 절연 필름(220)이 부착된 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 순차적으로 배치할 수 있다.
도 19를 참조하면, 제 2 반도체 칩(110-2)을 제 1 반도체 칩(110-1)에 열압착 공정을 통해서 본딩시킬 수 있다. 제 3 반도체 칩(110-3)을 제 2 반도체 칩(110-2)에 열압착 공정을 통해서 본딩시킬 수 있다. 제 4 반도체 칩(110-4)을 제 3 반도체 칩(110-3)에 열압착 공정을 통해서 본딩시킬 수 있다. 예를 들어서, 제 2 반도체 칩(110-2)을 제 1 반도체 칩(110-1)을 향해서 가압하면, 제 1 반도체 칩(110-1)의 제 1 접속 패드(144-1)가 절연 필름(220)을 관통하여 제 2 반도체 칩(110-2)의 제 2 도전성 범프(132-2)에 접촉될 수 있다. 특히, 제 1 접속 패드(144-1)가 제 2 도전성 범프(132-2)의 하부면 중앙부로 삽입되므로, 제 2 도전성 범프(132-2)의 하부면에는 제 1 접속 패드(144-1)를 수용하는 수용홈(133)이 형성될 수 있다. 이에 따라, 수용홈(133)을 둘러싸는 제 2 도전성 범프(132-2)의 가장자리 부위가 제 1 몸체 패드(142-1)의 상부면에 접촉될 수가 있다.
도 20을 참조하면, 적층된 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 패키지 기판(210)의 상부면에 배치할 수 있다. 제 1 반도체 칩(110-1)의 제 1 도전성 범프(132-1)가 패키지 기판(210)에 전기적으로 연결될 수 있다.
도 21을 참조하면, 몰딩 부재(230)를 패키지 기판(210)의 상부면에 형성하여, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들을 몰딩 부재(230)로 덮을 수 있다.
외부접속단자(240)들을 패키지 기판(210)의 하부면에 실장하여, 도 17에 도시된 반도체 패키지(200)를 완성할 수 있다.
도 22는 본 발명의 또 다른 실시예에 따라 도 12에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200a)는 접속 구조물을 제외하고는 도 17에 도시된 반도체 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 22를 참조하면, 본 실시예의 반도체 패키지(200a)는 도 12에 도시된 접속 구조물(100a)을 포함할 수 있다. 즉, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각의 접속 패드(144)는 몸체 패드(142)의 상부면과 측면을 둘러싸는 형상을 가질 수 있다.
따라서, 제 1 접속 패드(144-1)가 제 2 도전성 범프(132-2)의 하부면 중앙부로 삽입되므로, 제 2 도전성 범프(132-2)의 하부면에는 제 1 접속 패드(144-1)를 수용하는 수용홈(133a)이 형성될 수 있다. 이에 따라, 수용홈(133a)을 둘러싸는 제 2 도전성 범프(132-2)의 가장자리 부위가 제 1 몸체 패드(142-1)의 상부면에 접촉될 수가 있다.
도 23은 본 발명의 또 다른 실시예에 따라 도 15에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200b)는 접속 구조물을 제외하고는 도 17에 도시된 반도체 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 23을 참조하면, 본 실시예의 반도체 패키지(200b)는 도 17에 도시된 접속 구조물(100)을 포함할 수 있다. 즉, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각의 상부 패드(140)는 경사진 측면을 갖는 형상을 가질 수 있다.
따라서, 경사진 형상의 제 1 상부 패드(140-1)가 제 2 도전성 범프(132-2)의 하부면 중앙부로 삽입되므로, 제 2 도전성 범프(132-2)의 하부면에는 경사진 제 1 상부 패드(140-1)를 수용하는 수용홈(133b)이 형성될 수 있다.
도 24는 도 16에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200c)는 접속 구조물을 제외하고는 도 17에 도시된 반도체 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 24를 참조하면, 본 실시예의 반도체 패키지(200c)는 도 16에 도시된 접속 구조물(100)을 포함할 수 있다. 즉, 제 1 내지 제 4 반도체 칩(110-1, 110-2, 110-3, 110-4)들 각각의 상부 패드(140)는 균일한 폭을 갖는 형상을 가질 수 있다.
제 1 상부 패드(140-1)의 균일한 폭도 제 2 도전성 범프(132-2)의 폭보다는 좁으므로, 제 1 상부 패드(140-1)가 제 2 도전성 범프(132-2)의 하부면 중앙부로 삽입되므로, 제 2 도전성 범프(132-2)의 하부면에는 제 1 상부 패드(140-1)를 수용하는 수용홈(133c)이 형성될 수 있다.
도 25는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 24를 참조하면, 본 실시예의 반도체 패키지(300)는 2.5D 스택형 반도체 패키지를 포함할 수 있다. 따라서, 반도체 패키지(300)는 패키지 기판(310), 인터포저(interposer)(320), 적어도 하나의 제 1 반도체 칩(350), 복수개의 제 2 반도체 칩(110)들, 몰딩 부재(330) 및 외부접속단자(340)들을 포함할 수 있다.
인터포저(320)는 패키지 기판(310)의 상부면에 배치될 수 있다. 인터포저(320)는 복수개의 도전성 범프(322)들을 매개로 패키지 기판(310)에 전기적으로 연결될 수 있다.
제 1 반도체 칩(350)은 인터포저(320)의 상부면에 배치될 수 있다. 제 1 반도체 칩(350)은 도전성 범프(352)들을 매개로 인터포저(320)에 전기적으로 연결될 수 있다. 제 1 반도체 칩(350)은 중앙 처리 유닛(Central Processing Unit : CPU), 그래픽 처리 유닛(Graphic Processing Unit : GPU) 등을 포함할 수 있다.
제 2 반도체 칩(110)들은 인터포저(320)의 상부면에 배치될 수 있다. 제 2 반도체 칩(110)들은 도 17에 도시된 반도체 칩(110)들과 대응될 수 있다. 즉, 제 2 반도체 칩(110)들은 도 1에 도시된 접속 구조물(100)을 매개로 서로 전기적으로 연결될 수 있다. 다른 실시예로서, 반도체 패키지(300)는 도 12에 도시된 접속 구조물(100a), 도 15에 도시된 접속 구조물(100b), 또는 도 16에 도시된 접속 구조물(100c)을 포함할 수도 있다. 제 2 반도체 칩(110)들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들을 포함할 수 있다.
몰딩 부재(330)는 패키지 기판(310)의 상부면에 형성되어, 제 1 반도체 칩(350)과 제 2 반도체 칩(110)들을 덮을 수 있다. 몰딩 부재(330)는 에폭시 몰딩 컴파운드(epoxy molding compound : EMC)를 포함할 수 있다.
외부접속단자(340)들은 패키지 기판(310)의 하부면에 실장될 수 있다. 외부접속단자(340)들은 솔더 볼을 포함할 수 있다.
도 26은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 접속 구조물을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 26을 참조하면, 본 실시예의 반도체 패키지(400)는 3.0D 스택형 반도체 패키지를 포함할 수 있다. 따라서, 반도체 패키지(400)는 패키지 기판(410), 로직 칩(logic chip)(420), 적어도 하나의 제 1 반도체 칩(450), 복수개의 제 2 반도체 칩(110)들, 몰딩 부재(430) 및 외부접속단자(440)들을 포함할 수 있다.
로직 칩(420)은 패키지 기판(410)의 상부면에 배치될 수 있다. 로직 칩(420)은 복수개의 도전성 범프(422)들을 매개로 패키지 기판(410)에 전기적으로 연결될 수 있다.
제 1 반도체 칩(450)은 로직 칩(420)의 상부면에 배치될 수 있다. 제 1 반도체 칩(450)은 도전성 범프(452)들을 매개로 로직 칩(420)에 전기적으로 연결될 수 있다. 제 1 반도체 칩(450)은 SRAM 칩을 포함할 수 있다.
제 2 반도체 칩(110)들은 로직 칩(420)의 상부면에 배치될 수 있다. 제 2 반도체 칩(110)들은 도 17에 도시된 반도체 칩(110)들과 대응될 수 있다. 즉, 제 2 반도체 칩(110)들은 도 1에 도시된 접속 구조물(100)을 매개로 서로 전기적으로 연결될 수 있다. 다른 실시예로서, 반도체 패키지(400)는 도 12에 도시된 접속 구조물(100a), 도 15에 도시된 접속 구조물(100b), 또는 도 16에 도시된 접속 구조물(100c)을 포함할 수도 있다. 제 2 반도체 칩(110)들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들을 포함할 수 있다.
몰딩 부재(430)는 패키지 기판(410)의 상부면에 형성되어, 제 1 반도체 칩(450)과 제 2 반도체 칩(110)들을 덮을 수 있다. 몰딩 부재(450)는 에폭시 몰딩 컴파운드(epoxy molding compound : EMC)를 포함할 수 있다.
외부접속단자(440)들은 패키지 기판(410)의 하부면에 실장될 수 있다. 외부접속단자(440)들은 솔더 볼을 포함할 수 있다.
상기된 본 실시예들에 따르면, 상부 패드가 접속 비아의 폭보다는 넓으면서 하부 패드의 폭보다 좁은 폭을 갖고 있으므로, 이러한 상부 패드와 도전성 범프 사이의 전기적 연결 신뢰성이 향상될 수 있다. 따라서, 접속 구조물은 얇은 두께를 가지면서도 도전성 범프들 사이의 쇼트를 방지할 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 챔버로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 칩 112 ; 하부 절연막
114 ; 상부 절연막 120 ; 접속 비아
130 ; 하부 패드 132 ; 도전성 범프
134 ; 장벽막 136 ; 시드막
140 ; 상부 패드 142 ; 몸체 패드
144 ; 접속 패드 150 ; 캐리어 기판
160, 162, 164 ; 포토레지스트 패턴 210 ; 패키지 기판
220 ; 절연 필름 230 ; 몰딩 부재
240 ; 외부접속단자

Claims (20)

  1. 반도체 칩에 내장된 접속 비아(TSV);
    상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치된 하부 패드;
    상기 하부 패드 상에 배치된 도전성 범프; 및
    상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치된 몸체 패드, 및 상기 몸체 패드 상에 배치된 접속 패드를 포함하는 상부 패드를 포함하고,
    상기 몸체 패드는 상기 하부 패드의 폭과 동일한 폭을 갖고, 상기 접속 패드는 상기 접속 비아의 폭보다 넓고 상기 하부 패드의 폭보다 좁은 폭을 갖는 반도체 칩의 접속 구조물.
  2. 제 1 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 상부면 중앙부에 배치된 반도체 칩의 접속 구조물.
  3. 제 1 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 상부면과 측면에 배치된 반도체 칩의 접속 구조물.
  4. 제 1 항에 있어서, 상기 하부 패드의 폭은 15μm 내지 20μm이고, 상기 접속 비아의 폭은 4μm 내지 5μm이며, 상기 접속 패드의 폭은 5μm 내지 8μm인 반도체 칩의 접속 구조물.
  5. 제 1 항에 있어서, 상기 상부 패드는 상기 하부 패드의 두께보다 얇은 두께를 갖는 반도체 칩의 접속 구조물.
  6. 제 1 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 두께보다 두꺼운 두께를 갖는 반도체 칩의 접속 구조물.
  7. 제 6 항에 있어서, 상기 몸체 패드의 두께는 2μm 내지 3μm이고, 상기 접속 패드의 두께는 4μm 내지 5μm인 반도체 칩의 접속 구조물.
  8. 제 1 항에 있어서, 상기 몸체 패드는 니켈을 포함하고, 상기 접속 패드는 금을 포함하는 반도체 칩의 접속 구조물.
  9. 반도체 칩에 내장된 접속 비아(TSV);
    상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치된 하부 패드;
    상기 하부 패드 상에 배치된 도전성 범프; 및
    상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치되고, 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 갖는 상부 패드를 포함하는 반도체 칩의 접속 구조물.
  10. 제 9 항에 있어서, 상기 상부 패드는
    상기 접속 비아의 상단에 배치된 몸체 패드; 및
    상기 몸체 패드 상에 배치된 접속 패드를 포함하는 반도체 칩의 접속 구조물.
  11. 제 10 항에 있어서, 상기 몸체 패드는 상기 하부 패드의 폭과 동일한 폭을 갖는 반도체 칩의 접속 구조물.
  12. 제 11 항에 있어서, 상기 접속 패드는 상기 접속 비아의 폭보다 넓고 상기 몸체 패드의 폭보다 좁은 폭을 갖는 반도체 칩의 접속 구조물.
  13. 제 12 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 두께보다 두꺼운 두께를 갖는 반도체 칩의 접속 구조물.
  14. 제 12 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 상부면 중앙부에 배치된 반도체 칩의 접속 구조물.
  15. 제 12 항에 있어서, 상기 접속 패드는 상기 몸체 패드의 상부면과 측면에 배치된 반도체 칩의 접속 구조물.
  16. 제 12 항에 있어서, 상기 몸체 패드는 니켈을 포함하고, 상기 접속 패드는 금을 포함하는 반도체 칩의 접속 구조물.
  17. 제 9 항에 있어서, 상기 상부 패드는 상기 하부 패드의 두께보다 얇은 두께를 갖는 반도체 칩의 접속 구조물.
  18. 제 9 항에 있어서, 상기 상부 패드는
    하단 폭을 갖는 하부면; 및
    상기 하부면으로부터 점진적으로 좁아져서 상기 하단 폭보다 좁은 상단 폭을 갖는 상부면을 포함하는 반도체 칩의 접속 구조물.
  19. 패키지 기판;
    상기 패키지 기판의 상부면에 배치된 제 1 반도체 칩;
    상기 제 1 반도체 칩에 내장된 제 1 접속 비아(TSV);
    상기 제 1 반도체 칩의 하부면을 통해 노출된 상기 제 1 접속 비아의 하단에 배치된 제 1 하부 패드;
    상기 제 1 하부 패드 상에 배치되어 상기 패키지 기판에 전기적으로 연결된 제 1 도전성 범프;
    상기 제 1 반도체 칩의 상부면을 통해 노출된 상기 제 1 접속 비아의 상단에 배치된 제 1 몸체 패드, 및 상기 제 1 몸체 패드 상에 배치된 제 1 접속 패드를 포함하는 제 1 상부 패드;
    상기 제 1 반도체 칩의 상부에 배치된 제 2 반도체 칩;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재된 절연 필름;
    상기 제 2 반도체 칩에 내장된 제 2 접속 비아(TSV);
    상기 제 2 반도체 칩의 하부면을 통해 노출된 상기 제 2 접속 비아의 하단에 배치된 제 2 하부 패드;
    상기 제 2 하부 패드 상에 배치되어 상기 제 1 상부 패드에 전기적으로 연결된 제 2 도전성 범프; 및
    상기 제 2 반도체 칩의 상부면을 통해 노출된 상기 제 2 접속 비아의 상단에 배치된 제 2 몸체 패드, 및 상기 제 2 몸체 패드 상에 배치된 제 2 접속 패드를 포함하는 제 2 상부 패드를 포함하고,
    상기 제 1 몸체 패드는 상기 제 1 하부 패드의 폭과 동일한 폭을 갖고, 상기 제 1 접속 패드는 상기 제 1 접속 비아의 폭보다 넓고 상기 제 1 하부 패드의 폭보다 좁은 폭을 가지며,
    상기 제 2 몸체 패드는 상기 제 2 하부 패드의 폭과 동일한 폭을 갖고, 상기 제 2 접속 패드는 상기 제 2 접속 비아의 폭보다 넓고 상기 제 2 하부 패드의 폭보다 좁은 폭을 갖는 반도체 패키지.
  20. 제 19 항에 있어서, 상기 제 2 도전성 범프는 상기 제 1 접속 패드를 수용하는 수용홈을 갖는 반도체 패키지.
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