CN113539862A - 一种集成多器件的封装方法及封装结构 - Google Patents

一种集成多器件的封装方法及封装结构 Download PDF

Info

Publication number
CN113539862A
CN113539862A CN202110808995.4A CN202110808995A CN113539862A CN 113539862 A CN113539862 A CN 113539862A CN 202110808995 A CN202110808995 A CN 202110808995A CN 113539862 A CN113539862 A CN 113539862A
Authority
CN
China
Prior art keywords
dielectric layer
connection structure
electric connection
forming
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202110808995.4A
Other languages
English (en)
Inventor
蔺光磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xinzhiwei Shanghai Electronic Technology Co ltd
Original Assignee
Xinzhiwei Shanghai Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xinzhiwei Shanghai Electronic Technology Co ltd filed Critical Xinzhiwei Shanghai Electronic Technology Co ltd
Priority to CN202110808995.4A priority Critical patent/CN113539862A/zh
Publication of CN113539862A publication Critical patent/CN113539862A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种集成多器件的封装方法及封装结构，包括：提供基板，在基板上形成第一电连接结构；在基板上形成介质层，在介质层上分别形成第二电连接结构和第三电连接结构，介质层上还形成有多个裸露的第一焊垫；在第一微器件上形成第二焊垫；在第二微器件上形成第三焊垫；将第一微器件和第二微器件分别粘接在介质层上，使第二焊垫和第三焊垫分别与第一焊垫相对，且第二焊垫和第三焊垫分别与第一焊垫之间形成空隙；采用电镀工艺在空隙中形成导电凸块，第一焊垫与第二焊垫和第三焊垫之间通过导电凸块电连接。通过电镀工艺在微器件与介质层之间形成导电凸块，从而实现将不同的微器件与基板进行电连接，解决了良率低的问题，提高集成度。

Description

一种集成多器件的封装方法及封装结构
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种集成多器件的封装方法及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(BallGridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(WaferLevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
Interposer中的Silicon Interposer是用硅片做的类似电路板的器件，但其线宽、节点间距等都比电路板小。不同功能的芯片，比如CPU、DRAM等可以连到同一siliconinterposer上面，通过Silicon Interposer完成很多运算和数据交流，这样做比较省电，增加带宽。类似于PCB，Silicon Interposer一般都有灌铜的通孔(硅通孔)，不同芯片之间联合运算的结果，通过硅通孔传到与之连接的package substrate上，package substrate连接电路板。所以Silicon Interposer和package substrate相当于连接多个芯片和同一电路板之间的桥梁。Silicon Interposer的硅通孔制作，传统工艺复杂，硅孔的直径受到限制，通常控制在30微米以内；如果将硅孔做得比较大，硅孔内填充的金属在后期使用时受热膨胀，导致硅孔或绝缘层破裂。因此，只能将硅孔做得较小；但小硅孔内的绝缘物质沉积、阻挡层/种子层沉积、以及填充金属又会变得很困难，因此，工艺控制比较难，良率也比较低，另外电路板上纵向堆叠多层结构，不利于封装的小型化。
因此，期待一种新的一种集成多器件的封装结构及封装方法，可以提高良率，满足小型化的要求。
发明内容
本发明的目的在于提供一种集成多器件的封装方法及封装结构，提高良率，满足小型化。
为了实现上述目的，本发明提供一种集成多器件的封装方法，包括：
提供基板，在所述基板上形成第一电连接结构；
在所述基板上形成介质层，在所述介质层上分别形成第二电连接结构和第三电连接结构；所述第二电连接结构和所述第三电连接结构分别与所述第一电连接结构电连接，所述介质层上还形成有多个裸露的第一焊垫，所述第一焊垫分别与所述第二电连接结构和所述第三电连接结构电连；
提供第一微器件，在所述第一微器件上形成第二焊垫；
提供第二微器件，在所述第二微器件上形成第三焊垫；
将所述第一微器件和所述第二微器件分别粘接在所述介质层上，使所述第二焊垫和第三焊垫分别与所述第一焊垫相对，且所述第二焊垫和所述第三焊垫分别与所述第一焊垫之间形成空隙；
采用电镀工艺在所述空隙中形成导电凸块，所述第一焊垫与所述第二焊垫和第三焊垫之间通过所述导电凸块电连接。
本发明还提供一种集成多器件的封装结构，包括：
基板，在所述基板上形成第一电连接结构；
介质层，所述介质层位于所述基板的上方，在所述介质层上分别形成第二电连接结构和第三电连接结构，所述第二电连接结构和所述第三电连接结构分别与所述第一电连接结构电连接，所述介质层上还形成有多个裸露的第一焊垫，所述第一焊垫分别与所述第二电连接结构和所述第三电连接结构电连接；
第一微器件，位于所述介质层的上方，在所述第一微器件上形成第二焊垫；
第二微器件，位于所述介质层的上方，且位于所述第一微器件的一侧，在所述第二微器件上形成第三焊垫；
导电凸块，通过电镀工艺形成于所述第一焊垫和所述第二焊垫之间以及所述第一焊垫和所述第三焊垫之间并分别与所述第一焊垫和所述第二焊垫以及第一焊垫与所述第三焊垫电连接。
本发明的有益效果在于：
本发明通过将不同的微器件与基板进行电连接，通过电镀工艺在微器件与介质层之间形成导电凸块，解决了良率低的问题，利于封装的小型化。
本发明通过将多个微器件和基板键合过程中，多个微器件与介质层中的焊垫的位置相对应，通过电镀工艺在微器件与介质层之间形成导电凸块，从而解决了良率低的问题，利于封装的小型化。
进一步地，在第二子介质层和第一微器件及第二微器件之间通过采用可光刻的键合材料进行粘接提高了整个结构的机械强度，简化了集成流程和工艺，可以省去现有技术中的充填灌胶工艺。
进一步地，可光刻的键合材料由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一微器件、第二微器件分别与第二子介质层的结合应力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图15为本发明实施例1所提供的集成多器件的封装方法各步骤对应的结构示意图；
图16为本发明实施例2所提供的集成多器件的封装方法的结构示意图。
附图标记：
100、基板；101、第一互连孔；102、导电互连层；200、第一子介质层；201、第二子介质层；300、第一电连接块；301、第一插塞；400、第二电连接块；401、第二插塞；500、第一焊垫；600、第一微器件；601、第二焊垫；700、第二微器件；701、第三焊垫；800、可光刻的键合材料；801、导电凸块；900、封装层；901、焊球；902、空隙。
具体实施方式
以下结合附图和具体实施例对本发明的集成多器件的封装方法及封装结构作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文的本发明实施例能够以不同于本文的或所示的其他顺序来操作。类似的，如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
实施例1
本发明提供一种集成多器件的封装方法，包括以下几个步骤：
S01、提供基板，在基板上形成第一电连接结构；
S02、在基板上形成介质层，在介质层上分别形成第二电连接结构和第三电连接结构；第二电连接结构和第三电连接结构分别与第一电连接结构电连接，介质层上还形成有多个裸露的第一焊垫，第一焊垫分别与第二电连接结构和第三电连接结构电连；
S03、提供第一微器件，在第一微器件上形成第二焊垫；
S04、提供第二微器件，在第二微器件上形成第三焊垫；
S05、将第一微器件和第二微器件分别粘接在介质层上，使第二焊垫和第三焊垫分别与第一焊垫相对，且第二焊垫和第三焊垫分别与第一焊垫之间形成空隙；
S06、采用电镀工艺在空隙中形成导电凸块，第一焊垫与第二焊垫和第三焊垫之间通过导电凸块电连接。
图1-图15是本实施例集成多器件的封装方法各步骤对应的结构示意图。下面请参考图1-图15对集成多器件的封装方法进行阐述。
请参考图1-图2，执行步骤S01，提供基板100，在基板100上形成第一电连接结构。
本实施例中，基板100为硅衬底。在其他实施例中，基板100材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基板100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基板100。基板100的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，基板100的厚度为10微米至100微米。
需要说明的是，基板100可以采用集成电路制作技术所制成，例如在基板100上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(Pad)等结构。
通过刻蚀工艺形成第一互连孔101，在第一互连孔101中形成导电互连层102，导电互连层102覆盖第一互连孔101的内表面和基板100的表面。
第一电连接结构的形成方法包括：
如图1所示，在基板100上通过刻蚀工艺形成第一互连孔101，第一互连孔101为多个，该刻蚀工艺可以是湿法刻蚀或者干法刻蚀工艺，干法刻蚀包括但不限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀。
如图2所示，并在第一互连孔101内表面以及基板100的表面形成导电互连层102，导电互连层102的材质可为铜。
请参考图3-图7，执行步骤S02，在基板100上形成介质层，在介质层上分别形成第二电连接结构和第三电连接结构；第二电连接结构和第三电连接结构分别与第一电连接结构电连接，介质层上还形成有多个裸露的第一焊垫500，第一焊垫500分别与第二电连接结构和第三电连接结构电连。
介质层的形成方法包括：
在导电互连层102上形成第一子介质层200，在第一子介质层200内形成第二电连接结构和第三电连接结构，第二电连接结构和第三电连接结构分别与导电互连层102电连，在第一子介质层200上形成第二子介质层201，第二子介质层201上形成多个裸露的第一焊垫500，第一焊垫500分别与第二电连接结构和第三电连接结构电连，第一子介质层200和第二子介质层201构成介质层。
第二电连接结构以及第三电连接结构的形成方法包括：
在导电互连层102上形成第一电连接块300和第二电连接块400，第一电连接块300和第二电连接块400与导电互连层102电连接；形成第一子介质层200覆盖导电互连层102、第一电连接块300和第二电连接块400；通过刻蚀工艺在第一子介质层200内形成第二互连孔和第三互连孔，在第二互连孔中填充第一插塞301，在第三互连孔填充第二插塞401，第一电连接块300、第二互连孔和第一插塞301构成第二电连接结构，第二电连接块400、第三互连孔与第二插塞401构成第三电连接结构。
如图3所示，先在导电互连层102上形成第一电连接块300和第二电连接块400，第一电连接块300和第二电连接块400可为多个，每个第一电连接块300和第二电连接块400分别覆盖在第一互连孔101上，且与导电互连层102电连接。第一电连接块300和第二电连接块400的材料可以为铜、铝、银、钯和镍的任意一种或多种，本实施例中的第一电连接块300和第二电连接块400的材料为铝。
如图4所示，在第一电连接块300、第二电连接块400和基板100的周围的表面上形成第一子介质层200，第一子介质层200铺设在其表面。
第一子介质层200具有一定的厚度，可以后续在键合工艺中为形成第二电连接结构和第三电连接结构提供空间，此外，第一子介质层200具有绝缘特性，还用于在其内形成第二电连接结构和第三电连接结构后，实现与其他部件的绝缘。
第一子介质层200作为第一氧化层，作为后续熔融键合工艺中的键合层，其中，后续通过在键合层的接触面形成共价键的方式，实现基板100与其他待集成器件的键合，从而有利于提高键合强度。
本实施例中的第一子介质层200的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式有利于降低工艺难度和工艺成本，且有利于降低对所形成的封装结构的性能影响。而且，通过选取氧化硅材料，有利于进一步提高键合强度。
第一子介质层200的材料还可以为氧化铝或氧化镧。
如图5所示，在第一子介质层200中通过刻蚀工艺形成第二互连孔和第三互连孔，并在第二互连孔中填充第一插塞301，在第三互连孔中填充第二插塞401。
第一插塞301和第二插塞401的材料为铜或铜合金，铜具有高导电率，为防止表面磨损以及提高表面硬度，铜或铜合金的表面会事先镀锡，或者锡-银合金，本实施例中采用的是在铜的表面涂覆锡-银合金作为第一插塞301和第二插塞401。
如图6所示，在第一子介质层200上形成第一焊垫500，第一焊垫500为多个，且第一焊垫500分别和第一插塞301与第二插塞401电连接。
第一焊垫500的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
如图7所示，在第一焊垫500的表面和第一子介质层200的表面形成第二子介质层201。
第二子介质层201具有一定的厚度，可以后续在键合工艺中为形成第一焊垫500提供空间，此外，介质层具有绝缘特性，还用于在其内形成第一焊垫500后，实现与其他部件的绝缘。
第二子介质层201作为第二氧化层，作为后续熔融键合工艺中的键合层，其中，后续通过在键合层的接触面形成共价键的方式，实现基板100与其他待集成器件的键合，从而有利于提高键合强度。第二子介质层201的材料还可以为氧化铝或氧化镧。
对第二子介质层201的具体描述，请参考前述对第一子介质层200的相应描述，本实施例在此不再赘述。
如图8所示，刻蚀第二子介质层201，使其露出第一焊垫500。
请参考图9，执行步骤S03，提供第一微器件600，在第一微器件600上形成第二焊垫601。
第一微器件600用于作为多器件的封装中的待集成芯片。本实施例多器件的封装方法用于实现异质集成。相应地，第一微器件600可以是硅基板100制成的芯片，也可以是其他材质形成的芯片。
第一微器件600可以采用集成电路制作技术所制成，第一微器件600可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第一微器件600可以为存储芯片、通讯芯片、处理器或逻辑芯片。第一微器件600可以包括半导体衬底上的NMOS器件或半导体衬底上的PMOS器件等。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。
第二焊垫601的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
第二焊垫601为多个，在本实施例中一个第一微器件600上形成有两个第二焊垫601。
请参考图10，执行步骤S04，提供第二微器件700，在第二微器件700上形成第三焊垫701。
第二微器件700用于作为多器件的封装中的待集成芯片。本实施例多器件的封装方法用于实现异质集成。相应地，第二微器件700可以是硅基板100制成的芯片，也可以是其他材质形成的芯片。
第二微器件700可以采用集成电路制作技术所制成，第二微器件700可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二微器件700可以为存储芯片、通讯芯片、处理器或逻辑芯片。第二微器件700可以包括半导体衬底上的NMOS器件或半导体衬底上的PMOS器件等。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。
第三焊垫701的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
第三焊垫701为多个，在本实施例中一个第二微器件700上形成有两个第三焊垫701。
请参考图11、执行步骤S05，将第一微器件600和第二微器件700分别粘接在介质层上，使第二焊垫601和第三焊垫701分别与第一焊垫500相对，且第二焊垫601和第三焊垫701分别与第一焊垫500之间形成空隙902。
第一微器件600上形成有两个第二焊垫601，在两个第二焊垫601之间形成可光刻的键合材料800，可光刻的键合材料800的高度与两个第二焊垫601的高度持平，以便带有可光刻的键合材料800的第一微器件600与第二子介质层201键合。
第二微器件700上形成有两个第三焊垫701，在两个第三焊垫701之间形成可光刻的键合材料800，可光刻的键合材料800的高度与两个第三焊垫701的高度持平，以便带有可光刻的键合材料800的第二微器件701与第二子介质层201键合。
粘结的方法包括：通过可光刻的键合材料800将第一微器件600和第二微器件700分别粘合在第二子介质层201上。
通过粘结的方法，实现第一微器件600和第二微器件700与第二子介质层201的键合，粘结层避开第二焊垫601和第三焊垫701设置，且覆盖第一微器件600和第二微器件700的其他区域。
本实施例中，采用可光刻的键合材料800使得第一微器件600和第二微器件700与第二子介质层201具有较高的粘结强度，具有良好的耐化学性、耐酸碱性和耐高温等特性，且有利于在较短的工艺时间内实现键合，而且粘结的材料具有可光刻性，能够利用光刻工艺实现图形化，以免采用额外的刻蚀工艺，不仅有利于简化图形化的工艺步骤、提高工艺效率和生产产能，还能够减小与第一微器件600和第二微器件700粘结的强度的影响，以减小对第一微器件600和第二微器件700的损伤。
在本实施例中，键合材料800的厚度为5μm至200μm，可光刻的键合材料800至少覆盖第一微器件600和第二微器件700的面积的10％，用以保证第一微器件600、第二微器件700与第二子介质层201之间的粘结强度，键合材料800的厚度也会影响空隙902的高度。通过将键合材料800的厚度设置在上述范围内，从而保证空隙902的高度不至于过小。
本实施例中，空隙902的高度为5μm至200μm(例如：10μm、50μm、100μm)，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入空隙902内，还有利于避免由于空隙902的高度太大而导致电镀时间过长的问题，从而兼顾了电镀工艺的效率与良率。
可光刻的键合材料800包括：膜状干膜或液态干膜。具体地，可光刻的键合材料800可以为膜状干膜，膜状干膜材料的弹性模量比较小，在收到热应力时容易变形而不至于破损，有利于减小第一微器件600、第二微器件700与第二子介质层201之间的结合应力。其中，液态干膜可以旋涂在第一微器件600和第二微器件700的表面，然后进行图形化工艺；膜状干膜可以贴覆在第一微器件600和第二微器件700的表面，然后进行图形化工艺。
请参考图12，执行步骤S06，采用电镀工艺在空隙902中形成导电凸块801，第一焊垫500与第二焊垫601和第三焊垫701之间通过导电凸块801电连接。
导电凸块801电连接第一焊垫500、第二焊垫601和第三焊垫701，从而使得相应的第一微器件600、第二微器件700分别和第二子介质层201实现电连接。
与通过焊接的方式实现第一微器件600、第二微器件700分别和第二子介质层201之间的电连接的方案相比，首先，本实施例利用电镀工艺实现第一微器件600、第二微器件700分别和第二子介质层201之间的电连接，工艺流程简单、效率高；其次，导电凸块801通过电镀工艺形成，导电凸块801与第一焊垫500之间、以及导电凸块801与第二焊垫601、第三焊垫701之间均具有较好的连接性能，有利于提高电连接的可靠性；而且，本实施例能够在实现第一微器件600、第二微器件700与第二子介质层201之间的键合之后，通过电镀工艺形成用于电连接每一第一微器件600、第二微器件700分别和第二子介质层201的导电凸块801，相较于对第一微器件600和第二微器件700单独焊接以实现与第二子介质层201之间的电连接，本实施例极大地提高了导电率，导电凸块801易于实现更小的高度，从而减小成像模组的整体厚度，进而满足成像模组的薄型化和小型化的需求。
本实施例中，导电凸块801的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，导电凸块801的材料与第一焊垫500、第二焊垫601和第三焊垫701的材料相同，这样更容易在空隙902中形成导电凸块801。
导电凸块801的材料与第一焊垫500、第二焊垫601和第三焊垫701的材料也可以不同，为了更容易形成导电凸块801，可以在第二焊垫601和第三焊垫701上先形成材料层，材料层的材料与导电凸块801的材料相同。
本实施例中，电镀工艺包括化学镀。化学镀采用的镀液根据实际中需要形成的导电凸块801的材料以及第一焊垫500、第二焊垫601和第三焊垫701的材料确定。
通过电镀工艺形成导电凸块801，电镀工艺包括化学镀，化学镀包括：化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
本实施例中，为了可以更好进行电镀工艺，可以设计第二焊垫601、第三焊垫701和第一焊垫500包括正对部分、错开部分。其中，正对部分用于保证后续形成的导电凸块801能够与第一焊垫500之间、以及与第二焊垫601和第三焊垫701之间均具有良好的接触，进而保证通过导电凸块801，第一焊垫500分别和第二焊垫601、第三焊垫701之间能够具有良好的电性连接；错开部分更容易与电镀液接触，有利于使得在空隙902较小的情况下，电镀液也易于流入空隙902内，进而有利于形成比较完好的导电凸块801。
本实施例中，电镀工艺选择化学镀钯浸金(ENEPIG)或化学镍金(ENIG)时，工艺参数可以参照表1。
表1
Figure BDA0003167456610000121
本实施例中，在进行化学镀之前，为了更好的完成电镀工艺，可以先对第一焊垫500、第二焊垫601和第三焊垫701的表面进行清洁，以去除第一焊垫500、第二焊垫601和第三焊垫701表面的自然氧化层、提高第一焊垫500、第二焊垫601和第三焊垫701的表面湿润度(wettability)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
请参考图13，还需要说明的是，集成多器件的封装方法，还包括形成导电凸块801后，在第一微器件600和第二微器件700上覆盖封装层900。
将其上覆盖封装层900，封装层900能够起到绝缘、密封以及防潮的作用，可以减小第一微器件600和第二微器件700受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
本实施例中，通过注塑工艺形成封装层900。注塑工艺的填充性能较好，能够使封装层900较好地填充于第一微器件600和第二微器件700之间，可以较好地隔绝空气和水分，从而实现良好的绝缘和密封效果。
具体地，封装层900的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，封装层900的材料还可以为聚酰亚胺或硅胶等热固性材料。
如图14，在形成封装层900之后，还包括：减薄基板100的背面，露出第一互连孔101的底部，第一导电互连孔与外部电路连接。
通过对基板100背面进行减薄处理，以减小基板100的厚度，从而改善基板100的散热效果，且有利于减小封装后封装结构的整体厚度，进而提高封装结构的性能。
本实施例中，减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
为了有效控制减薄处理的停止位置，在基板100的制造工艺中，通常在基板100的衬底内形成用于限定停止位置的深沟槽隔离结构，从而使减薄处理停止于深沟槽隔离结构的底部。
在另一实施例中，还可以在基板100的制造工艺中，采用中性掺杂离子(例如氧离子和氮离子中的一种或两种)在基板100的衬底内形成停止区，从而使减薄处理停止于停止区的底部。
在其他实施例中，当基板100的衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底时，还可以对衬底的底部衬底层进行减薄处理，从而能够较好地停止于绝缘体层的底部。
本实施例中，如图15所示，将基板100减薄后，将第一互连孔101裸露出来，在露出的第一互连孔101上形成导电焊球901，通过导电焊球901实现与其他器件的电连接。
需要说明的是，在减薄处理后，基板100的衬底厚度不宜过小，也不宜过大。如果厚度过小，则基板100的机械性能相应较差，且容易对形成于基板100内的器件等产生不良影响；如果厚度过大，则不利于提高封装结构的性能。
实施例2
参考图16，本实施例2提供另一种集成多器件的封装方法的结构示意图，本实施例2与实施例1的区别之处在于，在第二子介质层201的表面形成可光刻的键合材料800，再将第一微器件600和第二微器件700分别通过可光刻的键合材料800键合在第二子介质层201上。
其它与实施例1相同，此处不再赘述。
实施例3
参考图13，本实施例3提供了一种集成多器件的封装结构，包括：基板100，在基板100上形成第一电连接结构；介质层，介质层位于基板100的上方，在介质层上分别形成第二电连接结构和第三电连接结构，第二电连接结构和第三电连接结构分别与第一电连接结构电连接，介质层上还形成有多个裸露的第一焊垫500，第一焊垫500分别与第二电连接结构和第三电连接结构电连接；第一微器件600，位于介质层的上方，在第一微器件600上形成第二焊垫601；第二微器件700，位于介质层的上方，且位于第一微器件600的一侧，在第二微器件700上形成第三焊垫701；导电凸块801，通过电镀工艺形成于第一焊垫500和第二焊垫601之间以及第一焊垫500和第三焊垫701之间并分别与第一焊垫500和第二焊垫601以及第一焊垫500与第三焊垫701电连接。
在基板100内形成有多个第一电连接结构，第一电连接结构包括基板100内的第一互连孔101和覆盖在第一互连孔101和基板100表面的导电互连层102。在第一电连接结构的上方形成有介质层，介质层包括：形成于导电互连层102上的第一子介质层200和形成于第一子介质层200上的第二子介质层201。第一子介质层200铺设在第一电连接结构和基板100的表面，在第一介质层200内分别形成有第二电连接结构和第三电连接结构，且第二电连接结构和第三电连接结构分别与多个第一电连接结构电连接。其中，第二电连接结构包括覆盖在第一互连孔101上的第一电连接块300、位于第一子介质层200内的第二互连孔和位于所述第二互连孔内的第一插塞301；第三电连接结构包括覆盖在第一互连孔上101的第二电连接块400和位于第一子介质层200内的第三互连孔和位于所述第三互连孔内的第二插塞401。在第一子介质层200的表面形成有多个第一焊垫500，在第一子介质层200上铺设第二子介质层201，且第二子介质层201的表面裸露出第一焊垫500的上表面，第一焊垫500分别与第二电连接结构和第三电连接结构电连接。在第二子介质层201上键合有第一微器件600和第二微器件700，在第一微器件600上形成有第二焊垫601，且第二焊垫601位于第一微器件600和第二子介质层201之间。在第二微器件700上形成有第三焊垫701，且第三焊垫701位于第二微器件700和第二子介质层201之间。在第一焊垫500和第二焊垫601之间以及第一焊垫500和第三焊垫701之间均形成有空隙902，分别在空隙902内填充导电凸块801，通过导电凸块801以实现第一焊垫500和第二焊垫601的电连接以及第一焊垫500和第三焊垫701的电连接，从而使第一微器件600和第二微器件700分别与基板100电连。
在本实施例中，基板100为完成器件制作的待封装基板100。本实施例中，基板100为硅衬底。在其他实施例中，基板100材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基板100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基板100。基板100的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，基板100的厚度为10微米至100微米。
需要说明的是，基板100可以采用集成电路制作技术所制成，例如在基板100上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(Pad)等结构。
在本实施例中，导电凸块801的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
第一子介质层200和第二子介质层201均具有一定的厚度，此外，介质层具有绝缘特性，实现与其他部件的绝缘。介质层作为氧化层，为后续熔融键合工艺中的键合层，其中，后续通过在键合层的接触面形成共价键的方式，实现基板与其他待集成器件的键合，从而有利于提高键合强度。
本实施例中的第一子介质层200和第二子介质层201的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式有利于降低工艺难度和工艺成本，且有利于降低对所形成的封装结构的性能影响。而且，通过选取氧化硅材料，有利于进一步提高键合强度。第一子介质层200和第二子介质层201的材料还可以为氧化铪、氧化铝或氧化镧。
第一插塞301和第二插塞401的材料为铜或铜合金，铜具有高导电率，为防止表面诶磨损以及提高表面硬度，铜或铜合金的表面会事先镀锡，或者锡-银合金，本实施例中采用的是在铜的表面涂覆锡-银合金作为第一插塞301和第二插塞401。
第一焊垫500、第二焊垫601和第三焊垫701的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
在多个第一微器件600以及第二微器件700露出的第二焊垫601、第三焊垫701和第二子介质层201上形成覆盖封装层900。封装层900能够起到绝缘、密封以及防潮的作用，可以减小第一微器件600和第二微器件700受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
本实施例中，封装层900包括注射成型层，通过注塑工艺形成封装层900。注塑工艺的填充性能较好，能够使封装层900较好地填充于第一微器件600和第二微器件700之间的间隙，可以较好地隔绝空气和水分，从而实现良好的绝缘和密封效果。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (18)

1.一种集成多器件的封装方法，其特征在于，包括：
提供基板，在所述基板上形成第一电连接结构；
在所述基板上形成介质层，在所述介质层上分别形成第二电连接结构和第三电连接结构；所述第二电连接结构和所述第三电连接结构分别与所述第一电连接结构电连接，所述介质层上还形成有多个裸露的第一焊垫，所述第一焊垫分别与所述第二电连接结构和第三电连接结构电连；
提供第一微器件，在所述第一微器件上形成第二焊垫；
提供第二微器件，在所述第二微器件上形成第三焊垫；
将所述第一微器件和所述第二微器件分别粘接在所述介质层上，使所述第二焊垫和第三焊垫分别与所述第一焊垫相对，且所述第二焊垫和所述第三焊垫分别与所述第一焊垫之间形成空隙；
采用电镀工艺在所述空隙中形成导电凸块，所述第一焊垫与所述第二焊垫和第三焊垫之间通过所述导电凸块电连接。
2.如权利要求1所述的集成多器件的封装方法，其特征在于，所述粘结的方法包括：通过可光刻的键合材料将所述第一微器件和所述第二微器件粘合在所述介质层上。
3.如权利要求2所述的集成多器件的封装方法，其特征在于，所述可光刻的键合材料至少覆盖所述第一微器件和所述第二微器件的面积的10％。
4.如权利要求2所述的集成多器件的封装方法，其特征在于，所述可光刻的键合材料包括：膜状干膜或液态干膜。
5.如权利要求1所述的集成多器件的封装方法，其特征在于，所述电镀工艺包括化学镀；
所述化学镀包括：化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
6.如权利要求1所述的集成多器件的封装方法，其特征在于，所述空隙的高度为5μm至200μm。
7.如权利要求1所述的集成多器件的封装方法，其特征在于，所述第一焊垫、所述第二焊垫和所述第三焊垫的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
8.如权利要求1所述的集成多器件的封装方法，其特征在于，所述第一电连接结构的形成方法包括：
通过刻蚀工艺形成第一互连孔，在所述第一互连孔中形成导电互连层，所述导电互连层覆盖所述第一互连孔的内表面和所述基板的表面。
9.如权利要求8所述的集成多器件的封装方法，其特征在于，所述介质层的形成方法包括：
在所述导电互连层上形成第一子介质层，在所述第一子介质层内形成第二电连接结构和第三电连接结构，所述第二电连接结构和所述第三电连接结构分别与所述导电互连层电连；
在所述第一子介质层上形成第二子介质层，所述第二子介质层上形成多个裸露的第一焊垫，所述第一焊垫分别与所述第二电连接结构和所述第三电连接结构电连；
所述第一子介质层和所述第二子介质层构成所述介质层。
10.如权利要求9所述的集成多器件的封装方法，其特征在于，所述第二电连接结构和所述第三电连接结构的形成方法包括：
在所述导电互连层上形成第一电连接块和第二电连接块，所述第一电连接块和所述第二电连接块与所述导电互连层电连接；
形成所述第一子介质层，覆盖所述导电互连层、第一电连接块和第二电连接块；
通过刻蚀工艺在所述第一子介质层内形成第二互连孔和第三互连孔，在所述第二互连孔中填充第一插塞，在所述第三互连孔填充第二插塞，所述第一电连接块、所述第二互连孔和所述第一插塞构成所述第二电连接结构，所述第二电连接块、所述第三互连孔与所述第二插塞构成所述第三电连接结构。
11.如权利要求1所述的集成多器件的封装方法，其特征在于，所述导电凸块的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
12.如权利要求8所述的集成多器件的封装方法，其特征在于，还包括：
形成所述导电凸块后，在所述第一微器件和所述第二微器件上覆盖封装层。
13.如权利要求12所述的集成多器件的封装方法，其特征在于，在形成所述封装层之后，还包括：
减薄所述基板的背面，露出所述第一互连孔的底部，所述第一互连孔与外部电路连接。
14.一种集成多器件的封装结构，其特征在于，包括：
基板，在所述基板上形成第一电连接结构；
介质层，所述介质层位于所述基板的上方，在所述介质层上分别形成第二电连接结构和第三电连接结构，所述第二电连接结构和所述第三电连接结构分别与所述第一电连接结构电连接，所述介质层上还形成有多个裸露的第一焊垫，所述第一焊垫分别与所述第二电连接结构和所述第三电连接结构电连接；
第一微器件，位于所述介质层的上方，在所述第一微器件上形成第二焊垫；
第二微器件，位于所述介质层的上方，且位于所述第一微器件的一侧，在所述第二微器件上形成第三焊垫；
导电凸块，通过电镀工艺形成于所述第一焊垫和所述第二焊垫之间以及第一焊垫和第三焊垫之间并分别与所述第一焊垫和所述第二焊垫以及第一焊垫与第三焊垫电连接。
15.如权利要求14所述的集成多器件的封装结构，其特征在于，所述第一电连接结构包括基板内的第一互连孔和覆盖在所述第一互连孔及所述基板表面的导电互连层。
16.如权利要求15所述的集成多器件的封装结构，其特征在于，所述介质层包括：形成于所述导电互连层上的第一子介质层和形成于所述第一子介质层上的第二子介质层。
17.如权利要求16所述的集成多器件的封装结构，其特征在于，所述第二电连接结构包括覆盖在所述第一互连孔上的第一电连接块、位于所述第一子介质层内的第二互连孔和位于所述第二互连孔内的第一插塞；
所述第三电连接结构包括覆盖在所述第一互连孔上的第二电连接块和位于所述第一子介质层内的第三互连孔和位于所述第三互连孔内的第二插塞。
18.如权利要求14所述的集成多器件的封装结构，其特征在于，所述导电凸块的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
CN202110808995.4A 2021-07-16 2021-07-16 一种集成多器件的封装方法及封装结构 Withdrawn CN113539862A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110808995.4A CN113539862A (zh) 2021-07-16 2021-07-16 一种集成多器件的封装方法及封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110808995.4A CN113539862A (zh) 2021-07-16 2021-07-16 一种集成多器件的封装方法及封装结构

Publications (1)

Publication Number Publication Date
CN113539862A true CN113539862A (zh) 2021-10-22

Family

ID=78099962

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110808995.4A Withdrawn CN113539862A (zh) 2021-07-16 2021-07-16 一种集成多器件的封装方法及封装结构

Country Status (1)

Country Link
CN (1) CN113539862A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017355A1 (en) * 2003-05-27 2005-01-27 Chien-Kang Chou Water level processing method and structure to manufacture two kinds of bumps, gold and solder, on one wafer
CN104051337A (zh) * 2014-04-24 2014-09-17 上海丽恒光微电子科技有限公司 立体堆叠集成电路系统芯片封装的制造方法与测试方法
CN111377393A (zh) * 2018-12-27 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 Mems封装结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017355A1 (en) * 2003-05-27 2005-01-27 Chien-Kang Chou Water level processing method and structure to manufacture two kinds of bumps, gold and solder, on one wafer
CN104051337A (zh) * 2014-04-24 2014-09-17 上海丽恒光微电子科技有限公司 立体堆叠集成电路系统芯片封装的制造方法与测试方法
CN111377393A (zh) * 2018-12-27 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 Mems封装结构及其制作方法

Similar Documents

Publication Publication Date Title
KR101692120B1 (ko) 매립형 표면 장착 소자를 구비한 반도체 패키지 및 그 제조 방법
KR100721353B1 (ko) 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
US8183673B2 (en) Through-silicon via structures providing reduced solder spreading and methods of fabricating the same
US20150311188A1 (en) Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
CN113130464B (zh) 封装结构及其制造方法
CN105374693A (zh) 半导体封装件及其形成方法
KR102511808B1 (ko) 반도체 디바이스 및 제조 방법
CN110335859B (zh) 一种基于tsv的多芯片的封装结构及其制备方法
KR102564124B1 (ko) 집적 회로 패키지 및 그 형성 방법
CN115132593B (zh) 一种三维封装结构及其制备方法
CN114450786A (zh) 芯片堆叠封装结构及其封装方法、电子设备
KR20210122642A (ko) 칩렛 인터포저를 갖는 칩-온-웨이퍼 구조물
KR20230063426A (ko) 반도체 패키지 및 그 제조방법
CN110634832A (zh) 一种基于硅通孔转接板的封装结构及其制作方法
CN110634848A (zh) 一种多芯片堆叠封装结构及其制作方法
CN221861640U (zh) 半导体组件
US11646270B2 (en) Multi-chip package and manufacturing method thereof
CN114823357A (zh) 晶圆级封装方法以及封装结构
CN113053827A (zh) 半导体结构及其形成方法
CN117038588A (zh) 封装结构以及封装方法
WO2022161247A1 (zh) 一种晶圆级系统封装结构及封装方法
CN113539858A (zh) 一种晶圆级芯片封装方法及封装结构
CN113539862A (zh) 一种集成多器件的封装方法及封装结构
CN113539848A (zh) 一种系统级封装方法及封装结构
CN114725037A (zh) 半导体封装及制造半导体封装的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20211022