CN114823357A - 晶圆级封装方法以及封装结构 - Google Patents

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Abstract

本发明提供一种晶圆级封装方法以及封装结构，所述晶圆级封装方法包括：提供第一晶圆，第一晶圆中形成有多个第一芯片，第一芯片的表面具有第一焊垫，第一晶圆的表面形成有露出第一焊垫的第一介质层；提供多个第二芯片，第二芯片的表面具有第二焊垫，第二芯片上形成有露出第二焊垫的第二介质层；将第二介质层与第一介质层相对设置，使第二芯片键合于第一晶圆，且第二芯片与第一芯片的位置相对应，在第一焊垫和第二焊垫之间形成第一空隙；在第一空隙中形成使第一焊垫和第二焊垫电连接的第一导电凸块；形成覆盖第二芯片的封装层。本发明简化了封装工艺。

Description

晶圆级封装方法以及封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级封装方法以及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)。与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。比如：采用键合工艺实现待集成芯片与晶圆之间的物理连接，通过电镀技术实现半导体器件之间的电性连接，通过硅通孔(Through-SiliconVia，TSV)实现芯片与外部电路的电性连接。
但是，目前晶圆级系统封装的方法有待进一步简化。
发明内容
本发明解决的问题是提供一种晶圆级封装方法以及封装结构，简化封装工艺。
本发明提供一种晶圆级封装方法，包括：提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述第一焊垫凹陷于所述第一晶圆表面；提供多个第二芯片，所述第二芯片的表面具有第二焊垫，所述第二焊垫凹陷于所述第二芯片的表面；将所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一焊垫和第二焊垫之间形成第一空隙，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一；通过电镀工艺，在所述第一空隙中形成使所述第一焊垫和第二焊垫电连接的第一导电凸块。
相应地，本发明还提供一种晶圆级封装结构，包括：第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述第一焊垫凹陷于所述第一晶圆表面；键合于所述第一晶圆且与所述多个第一芯片位置相对应的多个第二芯片，所述第二芯片朝向所述第一晶圆的表面具有第二焊垫，与所述第一焊垫相对设置，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一；所述第二焊垫凹陷于第二芯片朝向所述第一晶圆的表面；形成于所述第一焊垫与第二焊垫之间的第一导电凸块。
与现有技术相比，本发明的技术方案具有以下优点：
本发明晶圆级封装方法中，在使所述第二芯片与所述第一晶圆键合时，所述第二芯片与所述第一芯片的位置相对应，在第一焊垫和第二焊垫之间形成第一空隙，从而在第一空隙中形成能够使第一焊垫和第二焊垫之间电连接的第一导电凸块，所述第一导电凸块可以使第二芯片与第一芯片之间实现电性连接，本发明无需另外形成单独与第二芯片电连接的连接结构，简化了封装方法。当所述第一焊垫和所述第二焊垫的正对部分、错开部分的面积大于第一焊垫或第二焊垫面积的二分之一时，可以更好的实现电镀工艺，使形成的第一导电凸块尽可能完整的填充第一空隙内，避免形成的第一导电凸块与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于第一空隙小而导致电镀液不容易流入第一空隙而导致无法形成比较完好的第一导电凸块的问题。
进一步地，当第一空隙的高度为5-200微米时，既满足了电镀液容易进入第一空隙进行电镀，也避免了第一空隙高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。
进一步地，第二芯片与第一晶圆之间通过可光刻键合材料实现物理连接，而且可光刻键合材料覆盖所述第一导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第二芯片与第一晶圆之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第二芯片与第一晶圆的结合应力。进一步的，可光刻键合材料可以定义第一导电凸块的位置，防止电镀工艺中第一导电凸块横向外溢。
本发明晶圆级封装结构中，第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述封装结构还包括键合于所述第一晶圆且与第一芯片相对的第二芯片，所述第二芯片的表面具有第二焊垫，所述第二焊垫与所述第一焊垫相对，且所述第二焊垫与所述第一焊垫之间形成有第一导电凸块，用于实现第一芯片和第二芯片之间的电性连接，本发明无需另外形成单独与第二芯片电连接的连接结构，简化了封装结构。当所述第一焊垫和所述第二焊垫的正对部分、错开部分的面积大于第一焊垫或第二焊垫面积的二分之一时，可以更好的实现电镀工艺，使形成的第一导电凸块尽可能完整的填充第一空隙内，避免形成的第一导电凸块与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于第一空隙小而导致电镀液不容易流入第一空隙而导致无法形成比较完好的第一导电凸块的问题。
附图说明
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
图9为本发明实施例二中晶圆级系统级封装结构示意图；
图10为本发明实施例三中晶圆级系统级封装结构示意图；
图11为本发明实施例四中晶圆级系统级封装结构示意图；
图12-图13为本发明实施例五中晶圆级系统级封装结构示意图；
具体实施方式
由背景技术可知，现有技术封装结构的工艺较为复杂，分析其原因在于：现有技术中，在将待集成的裸芯片键合于晶圆之后，需形成与裸芯片电连接的第一连接结构、与晶圆中的芯片电连接的第二连接结构以及与第一连接结构和第二连接结构电连接的互连结构，工艺较为复杂。
此外，在将裸芯片键合于晶圆之前，先采用注塑工艺形成固定所述裸芯片的注塑层，并在裸芯片与晶圆键合之后去除或部分去除所述注塑层，步骤较为繁冗。
为了解决所述技术问题，本发明提供一种晶圆级封装方法，包括：提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述第一焊垫凹陷于所述第一晶圆表面；提供多个第二芯片，所述第二芯片的表面具有第二焊垫，所述第二焊垫凹陷于所述第二芯片的表面；将所述第二介质层与所述第一介质层相对设置，使所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一焊垫和第二焊垫之间形成第一空隙，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一；通过电镀工艺，在所述第一空隙中形成使所述第一焊垫和第二焊垫电连接的第一导电凸块；形成覆盖所述第二芯片的封装层。
本发明在使所述第二芯片与所述第一晶圆键合时，所述第二芯片与所述第一芯片的位置相对应，在第一焊垫和第二焊垫之间形成第一空隙，从而在第一空隙中形成能够使第一焊垫和第二焊垫之间电连接的第一导电凸块，所述第一导电凸块可以使第二芯片与第一芯片之间实现电性连接，本发明无需形成单独与第二芯片电连接的连接结构，可以实现电性连接，简化了封装方法。当所述第一焊垫和所述第二焊垫的正对部分、错开部分的面积大于第一焊垫或第二焊垫面积的二分之一时，可以更好的实现电镀工艺，使形成的第一导电凸块尽可能完整的填充第一空隙内，避免形成的第一导电凸块与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于第一空隙小而导致电镀液不容易流入第一空隙而导致无法形成比较完好的第一导电凸块的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。本实施例晶圆级封装方法包括：
如图1所示，提供第一晶圆300，所述第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一焊垫410，所述第一焊垫410凹陷于所述第一晶圆300的表面。
所述第一晶圆300为完成器件制作的待封装晶圆，本实施例中，所述第一晶圆300为器件晶圆(CMOS Wafer)。本实施例中，所述第一晶圆300的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述第一晶圆300的厚度为10微米至100微米。
形成于所述第一晶圆300中的多个第一芯片400可以为同一类型或不同类型的芯片。需要说明的是，所述第一晶圆300可以采用集成电路制作技术所制成，例如在第一半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述第一晶圆300中集成至少一个第一芯片400。
位于所述第一芯片400表面的第一焊垫410，用于实现所述第一芯片400与其他半导体器件的电性连接。具体地，所述第一焊垫410可以是引线焊盘(Pad)。为了后续更好的实现电镀，形成比较完好的第一导电凸块，第一焊垫410的设置也需要满足一定的要求，比如：暴露出的所述第一焊垫410的面积为5平方微米至200平方微米。当暴露出的第一焊垫410的面积设置在上述范围内时，在后续电镀工艺的过程中，第一焊垫410可以与电镀液较充分的接触，避免第一焊垫410与镀液不充分接触而影响第一导电凸块与第一焊垫410的接触性能，比如接触面积过小影响接触电阻，或者，无法接触造成电接触不良，而且，还可以保证接触面积不会过大而降低电镀效率，同时也不会占用过多的面积。
所述第一晶圆300的表面形成有露出所述第一焊垫410的第一介质层420。所述第一介质层420具有一定的厚度，可以在后续键合步骤中为形成第一空隙提供空间；此外，所述第一介质层420具有绝缘特性，还用于在第一空隙中形成第一导电凸块后，实现第一导电凸块与其他部件的绝缘。在本实施例中，所述第一介质层420还用作键合层，用于实现所述第一晶圆300和待集成芯片之间的物理连接。本实施例中，所述第一介质层420为第一氧化层，作为后续熔融键合(Fusion Bonding)工艺的键合层，其中，后续通过在所述键合层的接触面形成共价键的方式实现键合，从而有利于提高键合强度。
本实施例中，所述第一氧化层的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。
在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧等氧化物材料。其他实施例中，所述第一介质层还可以为有机材料，所述有机材料包括可光刻键合材料，所述可光刻材料包括干膜或粘片膜(Die Attach Film，DAF)。
如图2所示，提供多个第二芯片200，所述第二芯片200的表面具有第二焊垫210，所述第二焊垫210凹陷于所述第二芯片200的表面。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，本实施例晶圆级系统封装方法用于实现异质集成。相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述第二芯片200采用集成电路制作技术所制成，所述多个第二芯片为同功能芯片；或者，所述多个第二芯片至少包括两种不同功能的芯片。第二芯片包括裸芯片，具有塑封层的芯片，顶面具有屏蔽层的芯片，顶面具有电性引出端的芯片，或者第二芯片包括逻辑芯片、存储芯片、中央处理器芯片、微处理器芯片、模数转换芯片的至少之一，或者第二芯片包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器中的至少一种MEMS芯片，感测传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的传感器芯片，芯片中有空腔或者未含空腔，或者所述第二芯片包括具有CMOS、CIS、二极管、三极管至少之一的PN结器件，或者所述第二芯片包括电感、电容、滤光片、MLCC、连接件至少之一的无源器件。多个第二芯片201的种类可以相同也可以不同。
传感器芯片可以是应用在5G设备中的射频模组芯片，但不限于5G射频传感器模组芯片，还可以是其他类型的射频模组芯片。接收红外辐射信号的模组芯片可以是热像仪、额温枪、其他类型中的测温或成像等利用红外辐射信号的红外传感器模组芯片。传感器模组芯片还可以是摄像头模组芯片，比如包括感光芯片以及滤光片的模组芯片，可以接收可见光用来成像。传感器模组芯片还可以是麦克风模组芯片，可以接收声波用来传递声音信号。本发明中的传感器模组芯片不限于在此列举的类型，可以为本领域可以实现一定功能的各种类型的传感器模组芯片。MEMS芯片包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器、热电堆传感器中的至少一种。滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一。MLCC芯片包括：NP0、C0G、Y5V、Z5U、X7R、X5R等电容器。
位于所述第二芯片200表面的第二焊垫210为引线焊盘(Pad)，用于实现所述第二芯片200与其他半导体器件的电性连接。具体地，所述第二焊垫210可以是引线焊盘(Pad)。所述第二焊垫210可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。所述第二焊垫210的材料为导电材料。本实施例中，第二焊垫210的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，基于与第一焊垫410相类似的原因，暴露出的第二焊垫210的面积为5平方微米至200平方微米。
所述第二芯片200上形成有露出所述第二焊垫210的第二介质层250。所述第二介质层250具有一定的厚度，可以在后续键合步骤中为形成第一空隙提供空间；此外，所述第二介质层250具有绝缘特性，还用于在第一空隙中形成第一导电凸块后，实现第一导电凸块与其他部件的绝缘。
在本实施例中，所述第二介质层250还用作键合层，用于实现与待集成晶圆之间的物理连接。本实施例中，所述第二介质层250为第二氧化层，作为后续熔融键合(FusionBonding)工艺的键合层，其中，后续通过在所述键合层的接触面形成共价键的方式实现键合，从而有利于提高键合强度。
本实施例中，所述第二氧化层的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。
在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧等氧化物材料。
其他实施例中，所述第二介质层还可以为有机材料，所述有机材料包括：可光刻键合材料，所述可光刻材料包括干膜或粘片膜(Die Attach Film，DAF)。
所述第二芯片200具有第二焊垫210的面为正面201，与正面201相背的面为背面202。需要说明的是，本实施例中，提供多个第二芯片200的步骤包括：提供第二晶圆100，所述多个第二芯片200的背面202临时键合于所述第二晶圆100上。具体地，所述多个第二芯片200形成于所述第二晶圆100上，所述第二晶圆100作为载体晶圆，用于临时固定所述多个第二芯片200，所述第二晶圆100还用于在第二芯片200与第一晶圆300(如图1所示)键合的过程中，为第二芯片200起到支撑作用，从而提高键合的可靠性。所述第二晶圆100还可以在第二芯片200与第一晶圆300(如图1所示)键合之后，通过解键合与所述第二芯片200分离。
本实施例中，所述第二晶圆100上形成有粘合层150，所述多个第二芯片200通过所述粘合层150临时键合于所述第二晶圆100上。
具体地，所述粘合层150包括粘片膜(Die Attach Film，DAF)和干膜(Dry Film)中的一种或两种。其中，干膜是一种用于半导体芯片封装或印刷第一晶圆制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜内形成图形。其他实施例中，所示粘合层150还可以为UV膜或发泡胶。所述UV膜具有粘性，经过UV光照射进行解键合，发泡胶通过加热解键合。
在其他实施例中，还可以通过静电键合的方式，使所述第二芯片200临时键合于所述第二晶圆上。静电键合技术是不用任何粘结剂实现键合的一种方法。在键合过程中，将要键合的第二芯片和第二晶圆分别连接不同的电极，在电压作用下使第二芯片和第二晶圆表面形成电荷，且所述第二芯片与第二晶圆表面电荷电性不同，从而在第二芯片与第二晶圆键合过程中产生较大的静电引力，实现两者的物理连接。
需要说明的是，本实施例中，所述第二晶圆100作为载体晶圆，为第二芯片200提供支撑强度，在其他实施例中，可以不设置所述第二晶圆100，直接将第二芯片依次键合至第一芯片上。
其他实施例中，可以不形成第一介质层和第二介质层，通过干膜将第二芯片与第一芯片键合(参考图5b)。
如图3所示，将所述第二介质层250与所述第一介质层420相对设置，使所述第二芯片200键合于所述第一晶圆300，且所述第二芯片200与所述第一芯片400的位置相对应，在所述第一焊垫410和第二焊垫210之间形成第一空隙220。
此处，所述第二芯片200与所述第一芯片400位置相对应的含义指的是，所述第二芯片200与所述第一芯片400键合时相互对准，且所述第二芯片200上的第二焊垫210与所述第一芯片400的第一焊垫410也相对设置且相互对准。
由于第二介质层250和第一介质层420均具有一定的厚度，在所述第二介质层250与所述第一介质层420相对设置并相互贴合时，因为两层介质层的支撑作用，在第一介质层420露出的所述第一焊垫410和所第二介质层250露出的第二焊垫210之间形成第一空隙220。所述第一空隙220用于填充导电材料，进而形成使所述第一焊垫410和所述第二焊垫210电连接的第一导电凸块。
需要说明的是，本实施例中，所述第一焊垫410位于所述第一芯片400的端部；所述第二焊垫210位于所述第二芯片200的端部；将所述第二介质层250与所述第一介质层420相对设置时，所述第二芯片与所述第一芯片相对设置，在所述第一焊垫410、第一介质层420、第二介质层250和第二芯片200围成第一空隙，此外，所述第二介质层250在第二焊垫210的位置处并没有与第一介质层420相接触，从而使所述第一空隙在第二焊垫210和第一介质层420之间形成开口。
本实施例中，所述第二芯片200的背面202(如图2所示)临时键合于第二晶圆100，在所述第二介质层250与所述第一介质层420相对，使所述第二芯片200键合于所述第一晶圆300的步骤包括：将所述第二晶圆100与所述第一晶圆300相对设置，使第二晶圆100上第二芯片200的正面201(如图2所示)键合于第一晶圆300。这样在将第二芯片200与第一晶圆300键合的过程中，所述第二晶圆100可以为第二芯片200提供较大的支撑强度，从而提高第一芯片400与所述第二芯片200的之间的键合可靠性。
本实施例中，所述第二介质层250为第一氧化层，所述第一介质层420为第二氧化层，所述第二芯片200与所述第一晶圆300之间通过第一氧化层和第二氧化层的熔融键合工艺实现键合。具体地，所述第一氧化层和第二氧化层的材料为氧化硅。所述第二芯片200与所述第一晶圆300是通过氧化硅-氧化硅熔融键合的方式实现物理连接。
熔融键合是一种主要利用界面化学力完成键合的工艺，在所述熔融键合工艺过程中，所述第一氧化层和第二氧化层的表面活性得以提高，从而使所述第一氧化层和第二氧化层的接触面之间形成共价键并以共价键的方式实现键合，且所述第一氧化层和第二氧化层之间具有较高的键合强度，进而提高晶圆级系统封装的封装成品率。
需要说明的是，在其他实施例中，所述第二芯片200和所述第一晶圆300还可以通过其他方式实现键合，比如：黏着键合或玻璃介质键合。
具体地，黏着键合的键合温度低，且与CMOS兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。干膜键合即为黏着键合的其中一种。
玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
本实施例中，键合层的厚度是5微米至200微米，如15μm、30μm、80μm、150μm等。既满足了电镀液容易进入空隙进行电镀，也避免了空隙高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。
其他实施例中，参考图5b所示，通过可光刻键合层430将所述第二芯片200键合于所述第一晶圆300，所述可光刻键合层430避开第一焊垫410设置。所述第一焊垫410和第二焊垫210相互错开，其中，可光刻键合层430可以形成在第一晶圆300上，也可以形成在第二芯片200上，还可以是在第二芯片200以及第一晶圆300上均形成可光刻键合材料。
所述可光刻键合层的材料为干膜或者DAF膜。其他实施例中，也可以在所述第一介质层或者第二介质层表面形成可光刻键合层，
本实施例中，在第一晶圆300上形成可光刻键合层430。具体方法包括：在所述第一晶圆表面上形成可光刻的键合材料；对所述可光刻键合材料进行图形化形成开口以露出所述第一焊垫410；通过所述可光刻键合材料将所述第二芯片200与所述第一晶圆300键合在一起。其中，可光刻键合材料可以是液体干膜，也可以是膜状干膜。液态干膜可以旋涂在第一晶圆300的表面上，然后进行图形化工艺。膜状干膜可以贴覆在第一晶圆300的表面上，然后进行图形化工艺。
其中，所述可光刻键合层430覆盖后续形成的所述第一导电凸块外围的区域，即定义第一导电凸块的形成位置，也就是说可光刻键合材料围成了第一空隙的边界，后续导电凸块不能超越该边界，方便进行电镀工艺的控制。由于，第二芯片200与第一晶圆300之间通过可光刻键合层430实现物理连接，而且可光刻键合材料覆盖所述第一导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一芯片与第一晶圆之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一芯片与第一晶圆的结合应力。
另外，可光刻键合材料在第二器件晶圆100表面方向上的投影至少覆盖所述第一芯片面积的10％。形成较大面积的可光刻键合材料，尤其将可光刻键合材料形成在后期工艺中塑封层不容易填充的位置(可选方案中，后期工艺切割第一晶圆300，分离第一芯片后形成塑封层)。本方案的可光刻的键合材料不但起到粘合的作用，还起到了提前密封的作用，可光刻的键合材料和后续工艺中的塑封层共同起到密封第一芯片的作用。可选方案中，可光刻的键合材料覆盖第一芯片的全部下表面(除第一焊垫、第二焊垫所在的区域)，这样，在后续工艺形成塑封层时，保证第一芯片下方没有空隙，提高结合强度，提高成品率。
为便于后续电镀时外部电镀液体流入第一空隙，第一空隙设为非封闭，可光刻键合材料留有连通第一空隙流体通道。如光刻键合材料包围第一焊垫或第二焊垫，但留有流体通道将第一空隙连通到芯片边缘，流体通道可以贯穿光刻键合材料，也可以不贯穿光刻键合材料；或者光刻键合材料未包围或未完全包围第一焊垫或第二焊垫，未包围的部分与外界连通作为流体通道。其他实施例中，空隙连通外部，也可以作为一种流体通道；可选的在第一器件晶圆的相邻第一芯片之间的可光刻键合材料中留有通道，通道连通外部，该通道延伸至第一焊垫和第二焊垫形成的空隙，这样使得外部镀液通过通道流至空隙，形成导电凸块。在一种可能的实现方式中，可光刻键合材料覆盖后续形成的导电凸块外围的区域，即定义导电凸块的形成位置，也就是说可光刻键合材料围成了空隙的边界，后续导电凸块不能超越该边界，方便进行电镀工艺的控制，防止形成的导电凸块横向外溢。由于，第一晶圆300与第二芯片之间通过可光刻键合材料实现物理连接，而且可光刻键合材料覆盖所述导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。若后续还进行塑封工艺，塑封材料无需填充第一芯片与第二芯片之间的间隙，从而节省了塑封工艺的时间。
本实施例中，第一空隙220的高度为5μm至200μm。当第一空隙220的高度为5μm至200μm时，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入第一空隙220内进行电镀工艺，还有利于避免第一空隙220的高度太大而导致电镀时间过长的问题，从而兼顾了电镀效率与电镀的良率。
本实施例中，为了可以更好进行电镀工艺，可以设计第一焊垫410和第二焊垫210包括正对部分、错开部分。其中，第一焊垫410和第二焊垫210包括正对部分，以保证后续形成的第一导电凸块与第一焊垫410和第二焊垫210之间均具有良好的接触，进而保证通过第一导电凸块，第一焊垫410和第二焊垫210之间能够具有良好的电性连接。另一方面，第一焊垫410和第二焊垫210还包括错开部分，错开的部分更容易与电镀液接触，有利于使得在第一空隙220较小的情况下，电镀液也易于流入第一空隙220内，进而有利于形成比较完好的第一导电凸块。本实施例中，以第一焊垫410和第二焊垫210正对作为示意，二者也可以错开设置例如图5b所示。
本实施例中，所述第一焊垫410和所述第二焊垫210的正对部分的面积大于第一焊垫410或第二焊垫210面积的二分之一。当所述第一焊垫410和所述第二焊垫210的正对部分的面积大于第一焊垫410或第二焊垫210面积的二分之一时，可以更好的实现电镀工艺，有利于使得形成的第一导电凸块尽可能完整地填充于第一空隙220内，从而保证第一导电凸块与第一焊垫410、第二焊垫210之间均具有足够的接触面积，相应有利于实现较低的接触电阻。
如图4所示，在形成第一空隙220之后，解键合所述第二晶圆100(如图3所示)，使所述第二晶圆100与所述第二芯片200相分离。
本实施例中，所述第二晶圆100通过粘合层150(如图3所示)与所述第二芯片200相贴合，相应地，在解键合的过程中，可以通过化学方法或机械剥离的方式使所述第二晶圆100与所述第二芯片200相分离。在其他实施例中，也可以采用其他方式使所述第二晶圆100与所述第二芯片200分离。所述粘合层150为UV膜时通过UV光照射进行解键合；粘合层150为发泡胶时通过加热解键合。
如图5a所示，在所述第一空隙220(如图4所示)中形成使所述第一焊垫410和第二焊垫210电连接的第一导电凸块310。
所述第一导电凸块310填充于所述第一空隙220(如图4所示)中，与所述第一焊垫410和所述第二焊垫210均相接触，因此可以实现第一焊垫410和所述第二焊垫210的电性连接，进而实现第一芯片400和第二芯片200之间的电性连接。
可以通过电镀工艺形成所述第一导电凸块310。通过电镀方法形成的第一导电凸块310，可在第一空隙220(如图4所示)中实现良好的填充效果，进而提高第一焊垫410和第二焊垫210之间电性连接的可靠性。
本实施例中，所述电镀工艺为无电解镀。具体地，键合后的第二芯片200与所述第一晶圆300放置到含有金属离子的溶液(例如：化学镀银、镀镍、镀铜等溶液)中，根据氧化还原反应原理，利用强还原剂使所述金属离子还原成金属而沉积在第一焊垫410或第二焊垫210的表面，形成金属镀层，经过一段反应时间之后，金属镀层将第一空隙220(如图4所示)填满，从而形成第一导电凸块310。所述第一导电凸块310与所述第一焊垫410和所述第二焊垫210均相接触，进而实现了第二芯片200与所述第一晶圆300之间的电性连接。
本发明中，所述电镀工艺包括化学镀。其中，化学镀采用的镀液根据实际中需要形成的导电凸块的材料以及第一焊垫、第二焊垫的材料确定。第一焊垫、第二焊垫的材料选自铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。第一导电凸块的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。可选实施例中，第一导电凸块的高度为5-200μm，如10μm、50μm、100μm。当第一导电凸块即第一空隙的高度为5-200μm时，既满足了电镀液容易进入第一空隙进行电镀，也避免了第一空隙高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。
可以选择，化学镀钯浸金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟，化学钯的时间为7-32分钟；或，化学镍金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟。
电镀工艺选择化学镀钯浸金(ENEPIG)或化学镍金(ENIG)时，工艺参数可以参照下表1。
表1
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在进行化学镀之前，为了更好的完成电镀工艺，可以先对焊垫的表面进行清洁，以去除焊垫表面的自然氧化层、提高焊垫的表面湿润度(wetabilities)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
为了更好的实现电镀，形成比较完善的第一导电凸块，第一焊垫、第二焊垫的设置也需要满足一定的要求，比如：所述第一焊垫或所述第二焊垫的暴露出面积为5-200平方微米，在该范围内，焊垫可以与电镀液较充分的接触，避免焊垫与镀液不充分接触而影响导电凸块与焊垫的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良；而且，也可以保证接触面积不会过大而降低电镀效率及不会占用过多的面。
形成的第一导电凸块的横截面积大于10平方微米，既可以保证第一导电凸块占用的面积不会太大，也可以保证第一导电凸块与焊垫之间的结合强度。
为了可以更好进行电镀工艺，可以设计所述第一焊垫和所述第二焊垫包括正对部分、错开部分，所述正对部分的面积为大于pad的二分之一。当所述第一焊垫和所述第二焊垫的正对部分、错开部分的面积大于pad的二分之一时，可以更好的实现电镀工艺，使形成的导电凸块尽可能完整的填充第一空隙内，避免形成的导电凸块与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于第一空隙小而导致电镀液不容易流入第一空隙而导致无法形成比较完好的导电凸块的问题。
可选方案中，第一导电凸块的材料与第二焊垫、第一焊垫的材料相同，这样更容易在第一空隙中形成第一导电凸块。当然，第一焊垫、第二焊垫的材料可以与导电凸块的材料不同，为了后续更容易形成导电凸块，可以在第一焊垫或第二焊垫上先形成材料层，该材料层的材料与导电凸块的材料相同，形成材料层的方法可以为沉积工艺。
具体地，所述第一导电凸块310可以为焊接连接块。
其他实施例中，参考图5b所示，通过可光刻键合层430将所述第二芯片200键合于所述第一晶圆300，所述可光刻键合层430避开第一焊垫410设置。其中，可光刻键合层430可以形成在第一晶圆300上，也可以形成在第二芯片200上，还可以是在第二芯片200以及第一晶圆300上均形成可光刻键合材料。
所述可光刻键合层的材料为干膜或者DAF膜。其他实施例中，也可以在所述第一介质层或者第二介质层表面形成可光刻键合层，
本实施例中，在第一晶圆300上形成可光刻键合层430。具体方法包括：在所述第一晶圆表面上形成可光刻的键合材料；对所述可光刻键合材料进行图形化形成开口以露出所述第一焊垫410；通过所述可光刻键合材料将所述第二芯片200与所述第一晶圆300键合在一起。其中，可光刻键合材料可以是液体干膜，也可以是膜状干膜。液态干膜可以旋涂在第一晶圆300的表面上，然后进行图形化工艺。膜状干膜可以贴覆在第一晶圆300的表面上，然后进行图形化工艺。
其中，所述可光刻键合层430覆盖后续形成的所述第一导电凸块外围的区域，即定义第一导电凸块的形成位置，也就是说可光刻键合材料围成了第一空隙的边界，后续导电凸块不能超越该边界，方便进行电镀工艺的控制。由于，第二芯片200与第一晶圆300之间通过可光刻键合层430实现物理连接，而且可光刻键合材料覆盖所述第一导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一芯片与第一晶圆之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一芯片与第一晶圆的结合应力。
本发明实施例中，所述可光刻键合层430的厚度为5-200μm，所述可光刻键合材料至少覆盖所述芯片面积的10％，可以保证第二芯片与第一晶圆之间的粘结强度。
如图6所示，形成覆盖所述第二芯片200的封装层500。
本实施例中，所述封装层500覆盖所述第二芯片200，也就是说，所述封装层500填充所述第二芯片200之间的间隙且覆盖在第一晶圆300表面的第一介质层420上，可以与第一介质层420相接触实现密封，从而更好地隔绝空气和水分，进而提高了封装效果。
具体地，可以通过注塑工艺形成所述封装层500。注塑工艺的填充性能较好，可以使注塑剂较好地填充在多个第二芯片200之间，从而使第二芯片200具有良好的封装效果。
在其他实施例中，还可以采用其他工艺形成所述封装层。
其中，在本实施例中，第二芯片与第一晶圆之间的间隙被可光刻键合材料层完全填充，因此塑封层无需填充在第二芯片与第一晶圆之间，从而可以节省塑封工艺的时间。当然，本发明中，如果第二芯片与第一晶圆之间如果并没有完全被可光刻键合材料占据、存在间隙，则塑封层会进入该间隙，对第一芯片进行更好的绝缘、密封以及保护作用。
如图7和图8所示，在所述第一晶圆300中形成与所述第一芯片400电连接的通孔互连结构301。
具体地，如图7所示，所述第一晶圆300中与所述第一介质层420相背的面为背面311；所述封装方法还包括：在形成覆盖所述第二芯片200的封装层500之后，通过所述第一晶圆300的背面311对所述第一晶圆300进行减薄处理。
通过对所述第一晶圆300的背面311进行减薄处理，以减小所述第一晶圆300的厚度，从而改善所述第一晶圆300的散热效果；此外，减小所述第一晶圆300的厚度还有利于减小形成通孔互连结构的难度以及减小封装后封装结构的整体厚度，进而提高所述封装结构的性能。
本实施例中，所述减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
为了有效控制所述减薄处理的停止位置，在所述第一晶圆300的制造工艺中，通常在所述第一晶圆300的半导体衬底内形成用于限定所述停止位置的深沟槽隔离结构，从而使所述减薄处理停止于所述深沟槽隔离结构的底部。
在另一实施例中，还可以在所述第一晶圆的制造工艺中，采用中性掺杂离子(例如氧离子和氮离子中的一种或两种)在所述第一晶圆300的半导体衬底内形成停止区，从而使所述减薄处理停止于所述停止区的底部。
在其他实施例中，当所述第一晶圆的半导体衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底时，还可以对所述半导体衬底的底部衬底层进行减薄处理，从而能够较好地停止于所述绝缘体层的底部。
需要说明的是，在所述减薄处理后，所述第一晶圆300的厚度不宜过小，也不宜过大。如果所述第一晶圆300的厚度过小，则所述第一晶圆300的机械性能相应较差，且容易对形成于所述第一晶圆300内的器件等结构产生不良影响；如果所述第一晶圆300的厚度过大，则不利于提高所述封装结构的性能。为此，本实施例中，减薄之后所述第一晶圆300的厚度为5μm至10μm。
在所述减薄处理后，在所述第一晶圆300内形成与所述第一芯片400电连接的通孔互连结构301。通过所述通孔互连结构310实现第一芯片400与其他电路的电性连接。由于所述第一芯片400与所述第二芯片200通过第一导电凸块310电性连接，因此所述第二芯片200通过所述第一导电凸块310、第一芯片400中形成的互连结构以及通孔互连结构301与其他电路电性连接。
需要说明的是，所述第一芯片400设置有第一焊垫410的面为正面，与所述正面相背的面为背面，本实施例所述通孔互连结构310与所述背面相接触，实现通孔互连结构310与所述第一芯片400的电性连接。图7中第一焊垫410和第二焊垫直接相对，图8中第一焊垫410和第二焊垫210相对，二者具有错位部分。
本实施例中，所述第一晶圆300硅衬底，通过硅通孔技术形成所述通孔互连结构301。在其他实施例中，还可以通过其他工艺形成所述通孔互连结构。
本实施例中，所述通孔互连结构301的材料为铜。在其他实施例中，所述通孔互连结构301的材料还可以为铝、钨和钛等导电材料。
需要说明的是在上述封装方法的实施例中，所述第一空隙中形成使所述第一焊垫和第二焊垫电连接的第一导电凸块的步骤之前，解键合所述第二晶圆。在其他实施例中，还可以在所述第一空隙中形成使所述第一焊垫和第二焊垫电连接的第一导电凸块的步骤之后，形成覆盖所述第二芯片的封装层的步骤之前，解键合所述第二晶圆。
实施例二
参考图9，与实施例一不同的是：第一晶圆300远离第二芯片的另一面还形成有第四焊垫16，进行所述电镀工艺时，在所述第四焊垫16上形成第二导电凸块80。
所述第四焊垫的暴露出面积为5-200平方微米，在该范围内，焊垫可以与电镀液较充分的接触，避免焊垫与镀液不充分接触而影响导电凸块与焊垫的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良。
所述第一晶圆300内还形成有电路，所述电路通过布线层或者插塞于第四焊垫相连，所示第二导电凸块80用于连接外部电路。或者，所示第一晶圆300内就有TSV结构，将第一芯片400与第四焊垫16连接，通过第二导电凸块实现第一芯片的电连接。
实施例三
参考图10，在本发明的以上各个实施例中，仅在第一晶圆的其中一面即顶面上键合了第一芯片，在本发明的第五实施例中，可以是在第一晶圆的正面键合第一芯片、背面也键合第一芯片，第一芯片上的第二焊垫与第一晶圆正面的第一焊垫之间形成第一空隙，背面第一芯片上的第一焊垫与第一晶圆背面的第四焊垫之间形成第一空隙，进行电镀工艺时，同时在正面的第一芯片与第一晶圆之间、背面的第一芯片与第一晶圆之间形成导电凸块310。正面和背面的导电凸块310形成的电镀工艺可以同时进行，也可以分别进行；也可以先进行第一晶圆正面的第一芯片键合工艺，之后进行电镀工艺，接着进行第一晶圆背面的第一芯片键合工艺，之后进行电镀工艺。
另外，第二介质层250也可以是可光刻键合材料，在此情形下无需单独在粘贴的芯片和第一晶圆之间再形成可光刻键合材料，以节省工艺。
实施例四
参考图11，实施例六中，所述第二芯片200的另一面形成有第五焊垫220，在将第二芯片200键合在第一晶圆上之后，可以在第二芯片30上键合第三芯片501，键合可以采用可光刻键合材料，比如干膜；所述第三芯片501含有第六焊垫510，所述第五焊垫与所述第六焊垫之间形成第二空隙；通过电镀工艺在所述第二空隙形成第三导电凸块312。
所述第五焊垫220与第二焊垫210通过互连结构电连接，本实施例中，所示互连结构为插塞。其他实施例中，所示互连结构也可以为插塞和互连线或焊垫。
形成第三导电凸块312的工艺可以同形成第一导电凸块310的形成工艺。
本实施例中，先将第一芯片键合于第一晶圆，之后将第三芯片键合于第一芯片，之后进行电镀工艺形成第一导电凸块310和第三导电凸块312；在其他实施例中，可以先将第一芯片与第三芯片键合在一起之后，再将键合再一起的第一芯片与第三芯片一起键合在第一晶圆上；然后进行电镀工艺。第三芯片与第一芯片之间的键合方式以及工艺可以参考第一芯片与第一晶圆之间的键合方式以及工艺，在此不做赘述。
关于第二空隙的大小、高度等的设置可以参考第一实施例；关于第五焊垫与第六焊垫的大小、面积、相互位置关系等可以参考第一焊垫与第二焊垫的设置。
其中，图11中示意第二焊垫210与第五焊垫220之间通过TSV互连，但本实施例中，不限于此种情形，第二焊垫210与第五焊垫220之间可以通过其他的互连方式实现电连接，比如第二焊垫210与相应的第五焊垫220之间通过互连线和插塞实现电连接。
实施例五
参考图12和13，本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：还在第一晶圆上键合互连芯片300b。
提供第一晶圆的步骤中，所述第一晶圆表面还形成有多个外接焊垫55，所述外接焊垫55凹陷于所述第一晶圆300表面。
对所述外接焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
继续参考图13，所述封装方法还包括：提供多个互连芯片300b，互连芯片300b中形成有导电结构305，互连芯片300b的其中一表面暴露部分导电结构305；将互连芯片300b键合于第一晶圆300上，导电结构和305和外接焊垫55相对围成第四空隙(未标示)；通过电镀工艺在第四空隙中形成第五导电凸块45，第五导电凸块45电连接外接焊垫55与互连芯片300b的导电结构305。其中，互连芯片300b位于第二芯片200侧部的第一晶圆300上。
导电结构和305和外接焊垫55包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一。
互连芯片300b的其中一表面暴露部分导电结构305，从而使导电结构305能够与外接焊垫55实现电连接。本实施例中，在同一电镀工艺中，形成第一导电凸块310和第五导电凸块45，有利于提高封装效率。
本实施例中，通过第一晶圆300中的布线方式，互连芯片300b可以与第一晶圆300电连接，或者，通过第一晶圆300与第二芯片200电连接。互连芯片300b可以用于将第一晶圆300的电性引出，以便后续通过互连芯片300b实现第一晶圆300与外部电路的互连或者与其他芯片的互连；互连芯片300b也可以用于将第二芯片200的电性引出，从而将第二芯片200的引出端引至互连芯片300b中，以改变第二芯片200的互连位置，对第二芯片200的引出端进行再分布。
本实施例中，导电结构305贯穿互连芯片300b，导电结构305的两端均被暴露，其中一端用于与外接焊垫55实现电连接，另一端用于与其他芯片或外部电路实现电连接。作为一种示例，导电结构305包括位于互连芯片300b的其中一表面的互连线310和焊垫、以及从相背的另一表面嵌于互连芯片300b中的插塞320，插塞320与互连线310相连。其中，互连芯片300b表面暴露部分的互连线310，且互连线310中被互连芯片300b表面暴露的部分作为焊垫(未标示)。在另一些实施例中，导电结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的表面所暴露的部分。在其他实施例中，导电结构也可以包括互连线和焊垫，焊垫为互连芯片表面所暴露的部分，后续通过形成从相背的另一表面嵌于互连芯片中的插塞，即可将互连芯片的电性引出。
参考图17所示，形成第一导电凸块310和第五导电凸块45后，还包括：在第一晶圆300上形成覆盖第二芯片200、互连芯片300b、第一导电凸块310和第五导电凸块45的封装层150，封装层150露出互连芯片300b的另一表面。在封装层150的顶面上形成与互连结构305电连接的引出端190。
第二芯片200和相对应的第一芯片110构成芯片模块，引出端190用于作为芯片模块的输入输出端，且后续能够通过引出端190将芯片模块键合至其他基板(例如电路板)上。
本实施例中，形成引出端190的工艺包括凸块工艺，与打线(wirebond)工艺相比，本实施例能够实现晶圆级封装。具体地，引出端190包括与互连结构305相连的再布线层160以及位于再布线层160上的导电凸块180。形成引出端的方法包括：在所示封装层150的顶面上形成与互连结构305的顶端相连的再布线层160；形成覆盖再布线层160的钝化层170，钝化层170中形成有露出部分的再布线层160的开口；在开口中形成导电凸块180，导电凸块180和再布线层160构成引出端190。
需要说明的是，在其他实施例中，在形成覆盖层、并露出互连芯片后，也可以采用植球工艺形成引出端。
还需要说明的是，在其他实施例中，当互连结构仅包括互连线和焊垫时，形成覆盖层、并露出互连芯片后，形成引出端之前，所述晶圆级封装方法还包括：形成从互连芯片的第四表面嵌于互连芯片中的插塞，插塞与互连线相连。
本发明的实施例一至实施例五阐述了各种具体的情形，其中实施例一至实施例五阐述的各种情形可以根据需要进行相应的组合形成新的实施例。在本发明中不做一一阐述，本领域技术人员根据本发明的教导可以得出不同于实施例一至实施例六所列情形的具体实施例。
实施例六
参考图8、图9、图10、图11、图12、图13、图14、图15、图16及图17，本发明还提供一种晶圆级封装结构。如图8所示，示出了本发明封装结构一实施例的结构示意图。
所述封装结构包括：第一晶圆300，所述第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一焊垫410，所述第一晶圆300的表面形成有露出所述第一焊垫410的第一介质层420；键合于所述第一晶圆300且与所述多个第一芯片400位置相对应的多个第二芯片200，所述第二芯片200朝向第一晶圆300的表面具有第二焊垫210，所述第二芯片200朝向第一晶圆300的表面上还形成有露出所述第二焊垫210的第二介质层250，所述第二焊垫210与所述第一焊垫410相对设置；位于第一焊垫410与第二焊垫210之间的第一导电凸块310；覆盖所述第二芯片200的封装层500。
所述封装结构还包括：位于所述第一晶圆300中与所述第一芯片400电连接的通孔互连结构301。
本实施例封装结构中，第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一焊垫410，所述封装结构还包括键合于所述第一晶圆300且与第一芯片400相对的第二芯片200，所述第二芯片200的表面具有第二焊垫210，所述第二焊垫210与所述第一焊垫410相对，且所述第二焊垫210与所述第一焊垫410之间形成有第一导电凸块310，用于实现第一芯片400和第二芯片200之间的电性连接，所述第一芯片200通过通孔互连结构301实现与外界电路的电性连接，所述第二芯片200可以通过所述通过第一导电凸块310、第一芯片400内部的互连结构以及所述通孔互连结构301实现与外界电路的电性连接，即无需另外形成与第二芯片200电连接的连接结构，从而简化了封装结构。
其他实施例中，所述封装结构还包括：位于图8中的第一介质层201和第二介质层410之间也可以形成有可光刻键合层430(图5b中所示)。
参考图12，封装结构还可以包括第四焊垫16，所述第四焊垫16位于底层的所述互连结构上与相应所述互连结构电连接，进行所述电镀工艺时，在所述第四焊垫上形成第二导电凸块80。背面的芯片可以通过焊接工艺焊接在第二导电凸块80上。
参考图14，在第一晶圆的背面和正面均具有第二芯片200，第二芯片200与电路板之间也具有电镀工艺形成的第一导电凸块310。
参考图15，在第二芯片200上堆叠有第三芯片501，可以是全部第二芯片200上堆叠有第三芯片501，也可以是部分第二芯片200上堆叠第三芯片501。第三芯片和第一芯片之间通过键合的方式连接，比如可以是可光刻键合材料，干膜。堆叠的第二芯片200第三芯片501之间通过第三导电凸块312电连接。
参考图16和图17，所述封装结构还包括：互连芯片300b，键合于第二芯片200侧部的第一晶圆300上。
本实施例中，第一焊垫410外侧的第一晶圆300表面还形成有多个外接焊垫55，外接焊垫55凹陷于第一晶圆300表面。对外接焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
互连芯片300b中形成有互连结构305，互连芯片300b的其中一表面暴露部分互连结构305，互连结构305和外接焊垫55相对围成第四空隙(未标示)；电镀的第五导电凸块45，位于第四空隙中，第五导电凸块45电连接外接焊垫55与互连芯片300b的互连结构305。
其他实施中所述封装结构还包括：覆盖第一晶圆300、第二芯片200、互连芯片300b、第一导电凸块310和第五导电凸块45的封装层150，封装层150露出互连芯片300b的另一表面。在封装层150的顶面上形成有与互连结构305电连接的引出端190。
本发明实施例一至实施例六中相关的结构、材料、效果等相关的内容可以援引于此，在此不做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级封装方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述第一焊垫凹陷于所述第一晶圆表面；
提供多个第二芯片，所述第二芯片的表面具有第二焊垫，所述第二焊垫凹陷于所述第二芯片的表面；
将所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一焊垫和第二焊垫之间形成第一空隙，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一；
通过电镀工艺，在所述第一空隙中形成使所述第一焊垫和第二焊垫电连接的第一导电凸块。
2.如权利要求1所述的晶圆级封装方法，其特征在于，通过熔融键合、干膜键合、黏着键合或玻璃介质键合，使所述第二芯片键合于所述第一晶圆。
3.如权利要求1所述的晶圆级封装方法，其特征在于，通过所述可光刻键合层实现第二芯片和第一晶圆的键合，所述可光刻键合材料避开焊垫设置；所述可光刻键合材料覆盖所述第一导电凸块外围的区域。
4.如权利要求3所述的晶圆级封装方法，其特征在于，所述可光刻键合层的厚度为5μm至200μm，所述可光刻键合层至少覆盖所述第二芯片面积的10％。
5.如权利要求1所述的晶圆级封装方法，其特征在于，所述第一空隙的高度为5μm至200μm。
6.如权利要求1所述的晶圆级封装方法，其特征在于，所述第一焊垫或所述第二焊垫暴露出的面积为5平方微米至200平方微米。
7.如权利要求1所述的晶圆级封装方法，其特征在于，所述第一导电凸块的横截面积大于10平方微米。
8.如权利要求1-7任一项所述的晶圆级封装方法，其特征在于，所述电镀工艺包括化学镀或无电解镀。
9.如权利要求8所述的晶圆级封装方法，其特征在于，所述化学镀包括：
化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；
或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；
或者，化学镍，其中化学镍的时间为30分钟至50分钟。
10.如权利要求1所述的晶圆级封装方法，其特征在于，对焊垫的表面进行清洁，去除焊垫表面的自然氧化层，和/或进行活化工艺。
11.如权利要求1所述的晶圆级封装方法，其特征在于，所述第一晶圆的表面包括所述第一晶圆的正面和/或背面。
12.如权利要求1所述的晶圆级封装方法，其特征在于，所述第一晶圆远离第二芯片的另一面形成有第四焊垫，所述方法还包括：通过电镀工艺，在所述第四焊垫上形成第二导电凸块。
13.如权利要求1所述的晶圆级封装方法，其特征在于，所述第二芯片于第一晶圆相对的的另一面形成有第五焊垫，所述方法还包括：
在所述第二芯片上键合第三芯片，所述第三芯片含有第六焊垫，所述第五焊垫与所述第六焊垫之间形成第二空隙；
通过电镀工艺在所述第二空隙形成第三导电凸块。
14.如权利要求1所述的晶圆级封装方法，其特征在于，所述多个第二芯片为同功能芯片；或者，所述多个第二芯片至少包括两种不同功能的芯片；或者，所述第二芯片包括，CMOS芯片、CIS芯片、MLCC芯片、传感器模组芯片、MEMS芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感中的至少一种；或者，所述第二芯片包括带有塑封层的芯片、设有屏蔽层的芯片、一面暴露插塞的芯片、具有空气开口的芯片或一面为接收辐射的芯片，或者，所述第二芯片包括有源器件或无源器件，其中：
所述传感器模组芯片包括至少传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的模组芯片；
所述MEMS芯片包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器、热电堆传感器中的至少一种；
所述滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一；
所述MLCC芯片包括NP0电容器、C0G电容器、Y5V电容器、Z5U电容器、X7R电容器、X5R电容器中的至少一种。
15.如权利要求1或14所述的晶圆级封装方法，其特征在于，所述第一晶圆，所述第一表面还具有外接焊垫；
提供多个互连芯片，所述互连芯片包括相对的第三表面和第四表面，所述互连芯片中形成有互连结构，所述互连芯片的第三表面暴露部分所述互连结构；
将所述第二芯片和所述互连芯片键合于所述第一芯片的第一表面上；
形成第一导电凸块，用于实现所述第一焊垫和所述第二焊垫之间的电连接，形成第五导电凸块，用于实现所述外接焊垫和所述互连结构之间的电连接；
所述互连结构包括插塞，所述插塞为所述互连芯片的第三表面暴露的部分；
或者，所述互连结构包括插塞、与所述插塞连接的互连线、以及焊垫，所述焊垫为所述互连芯片的第三表面暴露的部分。
16.一种晶圆级封装结构，其特征在于，包括：
第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一焊垫，所述第一焊垫凹陷于所述第一晶圆表面；
键合于所述第一晶圆且与所述多个第一芯片位置相对应的多个第二芯片，所述第二芯片朝向所述第一晶圆的表面具有第二焊垫，与所述第一焊垫相对设置，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一；
所述第二焊垫凹陷于第二芯片朝向所述第一晶圆的表面；
形成于所述第一焊垫与第二焊垫之间的第一导电凸块。
17.如权利要求16所述的封装结构，其特征在于，所述第二芯片熔融键合、干膜键合、黏着键合或玻璃介质键合于所述第一晶圆。
18.如权利要求16所述的封装结构，其特征在于，所述第一晶圆的表面包括所述第一晶圆的正面和/或背面。
19.如权利要求16所述的封装结构，其特征在于，所述第二芯片的另一面形成有第五焊垫，在所述第二芯片上键合有第四芯片，所述第四芯片含有第六焊垫，所述第五焊垫与所述第六焊垫之间通过电镀的第三导电凸块电连接。
20.如权利要求16所述的封装结构，其特征在于，所述第一晶圆与第二芯片相对的另一面形成有第四焊垫，电镀的第二导电凸块位于所述第四焊垫上。
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