CN110634830B - 一种多芯片集成的封装方法和结构 - Google Patents

一种多芯片集成的封装方法和结构 Download PDF

Info

Publication number
CN110634830B
CN110634830B CN201910891162.1A CN201910891162A CN110634830B CN 110634830 B CN110634830 B CN 110634830B CN 201910891162 A CN201910891162 A CN 201910891162A CN 110634830 B CN110634830 B CN 110634830B
Authority
CN
China
Prior art keywords
chip
rewiring structure
pads
solder balls
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910891162.1A
Other languages
English (en)
Other versions
CN110634830A (zh
Inventor
任玉龙
曹立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd, Shanghai Xianfang Semiconductor Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201910891162.1A priority Critical patent/CN110634830B/zh
Publication of CN110634830A publication Critical patent/CN110634830A/zh
Application granted granted Critical
Publication of CN110634830B publication Critical patent/CN110634830B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种多芯片集成的封装结构，包括：至少两个芯片，每个芯片的正面具有一个或多个外接焊盘以及焊球；重布线结构，所述重布线结构包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质，所述重布线结构的第一面具有一个或多个焊盘，所述芯片的背面附连到所述重布线结构的第一面，所述芯片的外接焊盘通过导线与所述重布线结构的第一面上的一个或多个焊盘电连接；以及塑封层，所述塑封层覆盖所述重布线结构的第一面，并且所述芯片和导线包覆在所述塑封层内，所述芯片正面的焊球未被所述塑封层包覆。

Description

一种多芯片集成的封装方法和结构
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种多芯片集成的封装方法和结构。
背景技术
随着电子产品进一步小型化的发展，多芯片通过PCB基板实现互连的方案在很多情况下逐渐被多芯片组件(MCM)取代。多芯片组件(MCM)是指多个集成电路芯片电连接于共用电路基板上，并利用它实现芯片间互连的组件，是一种典型的高度集成组件。这些组件中的各芯片通常采用引线键合、载带键合或倒装芯片的方式未密封地组装在多层互连的基板上，然后经过塑封形成封装结构。比起将芯片直接安装在PCB上，MCM具有一定的优势。例如：(1)缩短了芯片间传输路径，提升了性能，同时具有低电源自感、低电容、低串扰以及低驱动电压等优点；(2)具有小型化和多功能的优点，且系统电路板的I/O数得以减少；(3)可广泛应用于专用集成电路，尤其是生产周期短的产品。(4)可实现混合型封装结构，形成功能组件模块。(5)提高了产品可靠性。
虽然多芯片组件具有诸多优点，但现有的多芯片封装结构还是基于基板、引线键合、倒装芯片FC(flip-chip)、TSV通孔等技术实现，其封装体积、多芯片间的互连距离还相对较大。
因此本领域需要一种新颖的多芯片集成的封装方法和结构，用于实现不使用封装基板、无需倒装芯片以及TSV通孔工艺的高密度芯片封装。
发明内容
针对现有技术中存在的上述问题，根据本发明的一个方面，提供一种多芯片集成的封装结构，包括：
至少两个芯片，每个芯片的正面具有一个或多个外接焊盘以及焊球；
重布线结构，所述重布线结构包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质，所述重布线结构的第一面具有一个或多个焊盘，所述芯片的背面附连到所述重布线结构的第一面，所述芯片的外接焊盘通过导线与所述重布线结构的第一面上的一个或多个焊盘电连接；以及
塑封层，所述塑封层覆盖所述重布线结构的第一面，并且所述芯片和导线包覆在所述塑封层内，所述芯片正面的焊球未被所述塑封层包覆。
在本发明的一个实施例中，所述重布线结构的第二面与第一面相对，重布线结构的第二面具有焊盘以及设置在焊盘上的焊球。
在本发明的一个实施例中，所述芯片通过粘结层粘结到重布线结构的第一面。
在本发明的一个实施例中，所述芯片包括同类芯片或非同类芯片。
在本发明的另一个实施例中，提供一种多芯片集成的封装结构的形成方法，包括：
在载片上形成重布线结构，所述重布线结构包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质，所述重布线结构的第一面具有一个或多个焊盘；
将至少两个芯片的背面附连至所述重布线结构的第一面，每个芯片的正面具有一个或多个外接焊盘以及焊球；
通过引线键合工艺在芯片的外接焊盘与重布线结构的焊盘之间形成互连；
进行注塑工艺形成塑封层，所述塑封层覆盖所述重布线结构的第一面，并且所述芯片和导线包覆在所述塑封层内，所述芯片正面的焊球未被所述塑封层包覆；以及
去除载片，使得重布线结构的第二面上的焊盘外露。
在本发明的另一个实施例中，重布线结构的第二面上的焊盘上植球。
在本发明的另一个实施例中，通过背面研磨去除所述载片。
在本发明的另一个实施例中，通过粘结层将所述芯片粘结到重布线结构的第一面。
在本发明的另一个实施例中，所述芯片包括同类芯片或非同类芯片。
本发明的实施例通过引线键合，将多芯片信号互连，同时避免TSV工艺实现正反两面的信号互连。通过在载片上布线，正装多芯片，工艺精度高，无需倒装芯片FC工艺，成本低。去除硅载片后，获得的封装尺寸及厚度小，实现高密度小体积的封装结构。
本发明公开的高密度封装结构及封装方法不需要TSV工艺实现多芯片的三维封装，工艺简单、封装体积小。由于不需要TSV工艺和倒装芯片工艺，因此其封装成本低。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的多芯片集成的封装结构。
图2A至图2F示出根据本发明的一个实施例形成该种多芯片集成的封装结构的过程剖面示意图。
图3示出的是根据本发明的一个实施例形成该种多芯片集成的封装结构的流程图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
本发明的实施例通过引线键合，将多芯片信号互连，同时避免TSV工艺实现正反两面的信号互连。通过在载片上布线，正装多芯片，工艺精度高，无需倒装芯片FC工艺，成本低。去除硅载片后，获得的封装尺寸及厚度小，实现高密度小体积的封装结构。
图1示出根据本发明的一个实施例的多芯片集成的封装结构。如图1所示，多芯片集成的封装结构100包括第一芯片110和第二芯片120。第一芯片110的正面具有一个或多个外接焊盘111以及焊球112。第二芯片120的正面具有一个或多个外接焊盘121以及焊球122。第一芯片110和第二芯片120的背面附连到重布线结构140。重布线结构140可包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质。重布线结构140的第一面具有一个或多个焊盘141。第一芯片110的外接焊盘111通过金属引线161与一个或多个焊盘141电连接。第二芯片120的外接焊盘121通过金属引线162与一个或多个焊盘141电连接。在本发明的具体实施例中，第一芯片110和第二芯片120可通过粘结层150粘结到重布线结构140的第一面。重布线结构140的第二面与第一面相对，重布线结构140的第二面具有焊盘以及设置在焊盘上的焊球，用于与外部形成电连接。
多芯片集成的封装结构100还包括塑封层130。在本发明的一个实施例中，塑封层130的材料可以为环氧树脂、固化胶、EMC等材料。该塑封层130覆盖重布线结构140的第一面。第一芯片110和第二芯片120、金属引线161和金属引线162包覆在该塑封层130内。在本发明的具体实施例中，第一芯片110和第二芯片120的侧面和正面的金属焊盘均被塑封层130包裹，而第一芯片110正面的焊球112和第二芯片120正面的焊球122未被未被塑封层包裹，可以外部形成电连接。
虽然在图1所示的实施例中仅示出了第一芯片和第二芯片，然而本领域的技术人员应该清楚，本发明的保护范围不限于此，在本发明的其他实施例中，封装结构可以包括更多的芯片或芯片组件。在本发明的一个实施例中，第一芯片110和第二芯片120可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片110和第二芯片120中的每一个可以为一个或多个，为多个芯片时，这些芯片可以为同类芯片(如都是逻辑运算芯片)，也可以为非同类芯片。
下面结合图2A至图2F以及图3来详细描述形成该种多芯片封装结构100的过程。图2A至图2F示出根据本发明的一个实施例形成该种多芯片集成的封装结构的过程剖面示意图；图3示出的是根据本发明的一个实施例形成该种多芯片集成的封装结构的流程图。
首先，在步骤310，如图2A所示，在载片210上形成重布线结构220。在本发明的实施例中，载片210一般为单晶硅片，载片还可选择其他材料，如玻璃载片、有机基板、金属基板、陶瓷基板、有机基板与金属基板复合的基板，或者其他类似材料也可以。本领域的技术人员应该理解，只要具有特定强度的平整表面，即可作为本发明的载片。
重布线结构220的第一面具有一个或多个焊盘221。重布线结构220的第二面与第一面相对，重布线结构220的第二面具有焊盘222，用于与外部形成电连接。
在步骤320，将芯片正贴至重布线结构的第一面。如图2B所示，芯片可包括第一芯片231和第二芯片232。第一芯片231的正面具有一个或多个外接焊盘233以及焊球234。第二芯片232的正面具有一个或多个外接焊盘235以及焊球236。第一芯片231和第二芯片232的背面附连到重布线结构220。
在本发明的具体实施例中，第一芯片231和第二芯片232可通过粘结层240粘结到重布线结构220的第一面。
在步骤330，如图2C所示，通过引线键合工艺在芯片焊盘与重布线结构的焊盘之间形成互连。从而在实现多芯片信号互连，以及芯片与载片的信号互连。具体而言，可以通过金属导线分别在第一芯片的焊盘233、第二芯片的焊盘235与重布线结构的焊盘221形成电连接。
在步骤340，如图2D所示，进行注塑工艺，形成重组晶圆，塑封层覆盖重布线结构的第一面，并且第一芯片、第二芯片和导线包覆在所述塑封层内，而芯片正面的凸点234、236未被所述塑封层包覆，从而外露。在本发明的一个实施例中，注塑工艺的材料可以为环氧树脂、固化胶、EMC等材料。
在步骤350，如图2E所示，去除载片，从而使得重布线结构220的第二面上的焊盘222外露。在本发明的实施例中，可通过多种工艺去除载片，例如，背面研磨。
在步骤360，如图2F所示，在焊盘222上进行植球。
本发明公开的高密度封装结构及封装方法不需要TSV工艺实现多芯片的三维封装，工艺简单、封装体积小。由于不需要TSV工艺和倒装芯片工艺，因此其封装成本低。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (7)

1.一种多芯片集成的封装结构的形成方法，包括：
在载片上形成重布线结构，所述重布线结构包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质，所述重布线结构的第一面具有一个或多个焊盘；
将至少两个芯片的背面附连至所述重布线结构的第一面，每个芯片的正面具有一个或多个外接焊盘以及焊球；
通过引线键合工艺在芯片的外接焊盘与重布线结构的焊盘之间形成导线互连；
进行注塑工艺形成塑封层，所述塑封层覆盖所述重布线结构的第一面，并且所述芯片和导线包覆在所述塑封层内，所述芯片正面的焊球未被所述塑封层包覆；以及
去除载片，使得重布线结构的第二面上的焊盘外露，
在重布线结构的第二面上的焊盘上植球，其中所述芯片正面的焊球和重布线结构的第二面上的焊球实现正反两面的信号互连。
2.如权利要求1所述的多芯片集成的封装结构的形成方法，其特征在于，通过背面研磨去除所述载片。
3.如权利要求1所述的多芯片集成的封装结构的形成方法，其特征在于，通过粘结层将所述芯片粘结到重布线结构的第一面。
4.如权利要求1所述的多芯片集成的封装结构的形成方法，所述芯片包括同类芯片或非同类芯片。
5.一种通过权利要求1至4中任一项所述的方法形成的多芯片集成的封装结构，包括：
至少两个芯片，每个芯片的正面具有一个或多个外接焊盘以及焊球；
重布线结构，所述重布线结构包括一层或多层导电金属层以及分布在导电金属之间的绝缘介质，所述重布线结构的第一面具有一个或多个焊盘，所述芯片的背面附连到所述重布线结构的第一面，所述芯片的外接焊盘通过引线键合导线与所述重布线结构的第一面上的一个或多个焊盘电连接；以及
塑封层，所述塑封层覆盖所述重布线结构的第一面，并且所述芯片和导线包覆在所述塑封层内，所述芯片正面的焊球未被所述塑封层包覆，
其中所述重布线结构的第二面与第一面相对，重布线结构的第二面具有焊盘以及设置在焊盘上的焊球，
其中所述芯片正面的焊球和重布线结构的第二面上的焊球实现正反两面的信号互连。
6.如权利要求5所述的多芯片集成的封装结构，其特征在于，所述芯片通过粘结层粘结到重布线结构的第一面。
7.如权利要求5所述的多芯片集成的封装结构，其特征在于，所述芯片包括同类芯片或非同类芯片。
CN201910891162.1A 2019-09-20 2019-09-20 一种多芯片集成的封装方法和结构 Active CN110634830B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910891162.1A CN110634830B (zh) 2019-09-20 2019-09-20 一种多芯片集成的封装方法和结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910891162.1A CN110634830B (zh) 2019-09-20 2019-09-20 一种多芯片集成的封装方法和结构

Publications (2)

Publication Number Publication Date
CN110634830A CN110634830A (zh) 2019-12-31
CN110634830B true CN110634830B (zh) 2021-11-09

Family

ID=68971905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910891162.1A Active CN110634830B (zh) 2019-09-20 2019-09-20 一种多芯片集成的封装方法和结构

Country Status (1)

Country Link
CN (1) CN110634830B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157402A (zh) * 2011-03-23 2011-08-17 南通富士通微电子股份有限公司 系统级封装方法
CN204348703U (zh) * 2014-12-24 2015-05-20 南通富士通微电子股份有限公司 一种扇出型圆片级芯片正装封装结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
CN104241217A (zh) * 2014-06-25 2014-12-24 中国科学院微电子研究所 一种芯片背面裸露的扇出型封装结构及制造方法
US9659907B2 (en) * 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
CN105575821A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 多层堆叠扇出型封装及其制备方法
CN105529276A (zh) * 2015-12-22 2016-04-27 华进半导体封装先导技术研发中心有限公司 低成本多层堆叠扇出型封装结构及其制备方法
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
CN109300863A (zh) * 2018-09-28 2019-02-01 中国科学院微电子研究所 半导体封装结构以及半导体封装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157402A (zh) * 2011-03-23 2011-08-17 南通富士通微电子股份有限公司 系统级封装方法
CN204348703U (zh) * 2014-12-24 2015-05-20 南通富士通微电子股份有限公司 一种扇出型圆片级芯片正装封装结构

Also Published As

Publication number Publication date
CN110634830A (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
US6294406B1 (en) Highly integrated chip-on-chip packaging
US7215018B2 (en) Stacked die BGA or LGA component assembly
KR101522763B1 (ko) 콤포넌트 패키지용 장치 및 방법
US6753616B2 (en) Flip chip semiconductor device in a molded chip scale package
US7582963B2 (en) Vertically integrated system-in-a-package
US20160133601A1 (en) Wafer-level stack chip package and method of manufacturing the same
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
KR100963471B1 (ko) 로직 및 메모리 집적 회로의 패키징 방법, 패키징된 집적회로 및 시스템
JP2002170918A (ja) 半導体装置及びその製造方法
US20080237833A1 (en) Multi-chip semiconductor package structure
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
CN110634830B (zh) 一种多芯片集成的封装方法和结构
US20080237831A1 (en) Multi-chip semiconductor package structure
CN113823612B (zh) 一种基于2.5d结构多层互联的pop封装结构及其制作方法
CN215988737U (zh) 一种基于2.5d结构多层互联的pop封装结构
KR100632476B1 (ko) 멀티칩 패키지 및 이에 사용되는 반도체칩
US11309288B2 (en) Electronic system, die assembly and device die
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US20240178185A1 (en) Semiconductor package
CN113823612A (zh) 一种基于2.5d结构多层互联的pop封装结构及其制作方法
JP2001291818A (ja) 半導体装置およびその製造方法
CN116314155A (zh) 芯片封装器件、衬底集成结构、芯片封装结构和封装方法
CN111312677A (zh) 一种扇出型封装件及其制作方法
KR20080058013A (ko) 멀티칩 패키지 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant