CN116314155A - 芯片封装器件、衬底集成结构、芯片封装结构和封装方法 - Google Patents

芯片封装器件、衬底集成结构、芯片封装结构和封装方法 Download PDF

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CN116314155A CN202310173152.0A CN202310173152A CN116314155A CN 116314155 A CN116314155 A CN 116314155A CN 202310173152 A CN202310173152 A CN 202310173152A CN 116314155 A CN116314155 A CN 116314155A
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许荣峰
黄玉龙
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Abstract

本申请提供了一种芯片封装器件、衬底集成结构、芯片封装结构和封装方法，芯片封装器件包括衬底集成结构和至少一个芯片封装结构，其中，衬底集成结构包括基板组件和位于基板组件一侧的外连组件，芯片封装结构位于外连组件背离基板组件的一侧。本申请的芯片封装器件中，通过将芯片封装成模块，再与衬底集成结构中的外连组件集成，形成芯片封装器件，有效地提高了芯片的集成度，降低了芯片封装器件的尺寸。

Description

芯片封装器件、衬底集成结构、芯片封装结构和封装方法
技术领域
本申请涉及集成电路技术领域，尤其涉及一种芯片封装器件、衬底集成结构、芯片封装结构和封装方法。
背景技术
作为半导体产业链中的后道工序，与晶圆设计、晶圆制造相比，长久以来，封装技术往往被视为半导体产业链中技术性最低的一道工序。与此同时，在芯片技术跟随摩尔定律发展的几十年间，人们习惯于通过缩小芯片制程，让芯片实现更先进的性能。而在即将到来的后摩尔时代，芯片先进制程逐渐突破物理极限，人们开始由先前的“如何把芯片变得更小”转变为“如何把芯片封装得更小”。因此，如何提升芯片封装集成度成了亟待解决的问题。
发明内容
有鉴于此，本申请提供了一种芯片封装器件和封装方法。
本申请实施方式的芯片封装器件，包括：
衬底集成结构，所述衬底集成结构包括基板组件和位于所述基板组件一侧的外连组件；
至少一个芯片封装结构，所述芯片封装结构位于所述外连组件背离所述基板组件一侧。
在某些实施方式中，所述基板组件包括：
第一重布线结构；
第一介电层，位于所述第一重布线结构的一侧；
第二重布线结构，位于所述第一介电层远离所述第一重布线结构的一侧，所述第一介电层形成有第一介电层通孔，所述第一重布线结构和所述第二重布线结构通过所述第一介电层通孔电性连接。
在某些实施方式中，所述第一重布线结构和所述第二重布线结构分别包括：
至少一层第一重布线层；
至少一层第一层间介电层，形成有至少一个第一层间介电层通孔；
所述第一重布线层之间通过所述第一层间介电层通孔电性连接。
在某些实施方式中，所述外连组件包括：
第三重布线结构，与所述第二重布线结构连接；
位于所述第三重布线结构一侧的第二介电层；
第四重布线结构，位于所述第二介电层背离所述第三重布线结构的一侧，所述第二介电层形成有第二介电层通孔，所述第三重布线结构和所述第四重布线结构通过所述第二介电层通孔电性连接。
在某些实施方式中，所述第三重布线结构和第四重布线结构分别包括：
至少一层第二重布线层；
至少一层第二层间介电层，形成有至少一个第二层间介电层通孔；
所述第二重布线层之间通过所述第二层间介电层通孔电性连接。
在某些实施方式中，所述第四重布线结构还包括：
多个金属连接件，所述金属连接件位于所述第一重布线层远离所述第二介电层的一侧。
在某些实施方式中，所述第二层间介电层的厚度不大于所述第一层间介电层的厚度。
在某些实施方式中，所述第二层间介电层通孔的孔径小于所述第一层间介电层通孔的孔径。
在某些实施方式中，所述芯片封装结构包括：
第五重布线结构；
外连芯片，位于所述第五重布线结构上；
包封体，所述包封体包封所述第五重布线结构和所述外连芯片。
在某些实施方式中，所述基板组件还包括：
至少一个掩膜钝化层，所述掩膜钝化层位于所述第二重布线结构背离所述第一重布线结构的一侧。
本申请实施方式还提供了一种基板组件，所述基板组件包括：
第一重布线结构；
第一介电层，位于所述第一重布线结构的一侧；
第二重布线结构，位于所述第一介电层远离所述第一重布线结构的一侧，所述第一介电层形成有第一介电层通孔，所述第一重布线结构和所述第二重布线结构通过所述第一介电层通孔电性连接。
本申请实施方式的外连组件，包括：
第三重布线结构，与所述第二重布线结构连接；
位于所述第三重布线结构一侧的第二介电层；
第四重布线结构，位于所述第二介电层背离所述第三重布线结构的一侧，所述第二介电层形成有第二介电层通孔，所述第三重布线结构和所述第四重布线结构通过所述第二介电层通孔电性连接。
本申请实施方式的衬底集成结构，包括基板组件和位于所述基板组件一侧的外连组件，其中，所述基板组件包括：
第一重布线结构；
第一介电层，位于所述第一重布线结构的一侧；
第二重布线结构，位于所述第一介电层远离所述第一重布线结构的一侧，所述第一介电层形成有第一介电层通孔，所述第一重布线结构和所述第二重布线结构通过所述第一介电层通孔电性连接；
所述外连组件包括：
第三重布线结构，与所述第二重布线结构连接；
位于所述第三重布线结构一侧的第二介电层；
第四重布线结构，位于所述第二介电层背离所述第三重布线结构的一侧，所述第二介电层形成有第二介电层通孔，所述第三重布线结构和所述第四重布线结构通过所述第二介电层通孔电性连接。
本申请实施方式的封装方法，用于上述实施方式的芯片封装器件，所述封装方法包括：
提供一第一载体；
在所述第一载体上形成基板组件；
构建外连组件；
将所述基板组件与所述外连组件贴合；
沿所述基板组件的侧壁、所述外连组件外的侧壁和所述基板组件与外连组件之间的间隙沉积填充胶以形成衬底集成结构；
构建芯片封装结构；
将所述芯片封装结构贴合于所述衬底集成结构中所述外连组件背离所述基板组件的一侧以形成所述芯片封装器件。
在某些实施方式中，所述构建所述外连组件，包括：
提供一第二载体和第三载体；
在所述第二载体上构建第二介电层；
在所述第二介电层远离所述第二载体的一侧形成第四重布线结构；
将所述第四重布线结构与所述第三载体结合；
剥离所述第二载体；
在所述第二介电层背离所述第四重布线结构的一侧形成第三重布线结构以构成所述外连组件。
在某些实施方式中，所述在所述第二载体上构建第二介电层，包括：
在所述第二载体上形成硅层；
对所述硅层刻蚀处理以形成第二介电层通孔；
通过薄膜或者绝缘沉积在所述第二介电层通孔内表面形成绝缘材料；
通过电沉积工艺在所述第二介电层通孔内形成导电材料以形成所述第二介电层。
在某些实施方式中，所述第二介电层背离所述第四重布线结构的一侧形成第三重布线结构以构成所述外连组件前，所述封装方法还包括：
对所述硅层背离所述第四重布线结构的一侧进行抛光和背面磨削工艺处理以使所述导电材料凸出于所述硅层外。
在某些实施方式中，所述第二载体包括第一释放膜，所述剥离所述第二载体包括：
对所述第二载体光辐射处理以分解所述第一释放膜以剥离所述第二载体。
在某些实施方式中，所述构建芯片封装结构，包括：
提供一第四载体；
在所述第四载体形成第五重布线结构；
通过焊接工艺将外连芯片焊接在所述第五重布线结构背离所述第四载体的一侧；
对所述第五重布线结构和所述外连芯片进行包封以形成包封体；
采用单体化工艺对所述包封体进行处理以形成所述芯片封装结构。
在本申请的芯片封装器件和封装方法中，通过将采用硅穿孔工艺的外接组件与基板组件集成形成衬底集成结构，并将外连芯片进行封装形成芯片封装结构，以及将芯片封装结构集成在外连组件，从而形成芯片封装器件，并且基板组件、外连组件和芯片封装结构中都集成有多个重布线结构，有效地提高了芯片的集成度，如此，可以在封装尺寸不变的情况下，集成更多的芯片，也可以在相同芯片数量的情况下，降低芯片封装器件的尺寸，有利于芯片封装器件的小型化。此外，将外连组件和基板组件集成形成衬底集成结构，外连组件可降低基板组件的翘曲。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：
图1是本申请实施方式的芯片封装器件的结构示意图。
图2是本申请实施方式的衬底集成结构的结构示意图。
图3是本申请实施方式的基板组件的结构示意图。
图4是本申请实施方式的外连组件的结构示意图。
图5是本申请实施方式的芯片封装结构的结构示意图。
图6-7是本申请实施方式的封装方法的流程示意图。
图8-12是本申请实施方式的生成衬底集成结构的工艺流程示意图。
图13-15是本申请实施方式的封装方法的流程示意图。
图16是本申请实施方式的生成芯片封装结构的工艺流程示意图。
主要元件符号说明：
芯片封装器件10、衬底集成结构11、基板组件111、第一重布线结构1111、第一介电层1112、第一介电层通孔11121、第二重布线结构1113、第一重布线层11111、第一层间介电层11112、第一层间介电层通孔11113；
外连组件112、第三重布线结构1121、第二介电层1122、第二介电层通孔11221、第四重布线结构1123、第二布线层11211、第二层间介电层11212、第二层间介电层通孔11213、金属连接件11215；
芯片封装结构12、第五重布线结构121、外连芯片122、包封体123。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请结合图1，本申请提供了一种芯片封装器件10，芯片封装器件10包括衬底集成结构11和至少一个芯片封装结构12，其中，衬底集成结构11包括基板组件111和位于基板组件111一侧的外连组件112，芯片封装结构12位于外连组件112背离基板组件111的一侧。
本申请的芯片封装器件10，通过将外连组件112与基板组件111集成形成衬底集成结构11，并将芯片进行封装形成芯片封装结构12，以及将芯片封装结构12集成在外连组件112，从而形成芯片封装器件10，有效地提高了芯片的集成度，如此，可以在封装尺寸不变的情况下，集成更多的芯片，也可以在相同芯片数量的情况下，降低芯片封装器件10的尺寸，有利于芯片封装器件10的小型化。此外，将外连组件112和基板组件111集成形成衬底集成结构11，外连组件112可降低基板组件111的翘曲。
具体地，本申请的芯片封装器件10可采用2.5D封装技术，需要说明的是，2.5D封装是一种先进的异构芯片封装，可以实现多个芯片的高密度线路连接，进而集成为一个封装。在2.5D封装中，芯片并排放置在中介层顶部，通过芯片的微凸块和中介层中的布线联系起来。中介层是一种由硅和有机材料制成的硅基板，通过硅穿孔(Through Silicon Via，TSV)联系上下层，再通过锡球焊接至传统2D的封装基板上，是先进封装中多芯片模块传递电信号的管道，可以实现芯片间的互连，也可以实现与封装基板的互连，充当多颗裸片和电路板之间的桥梁。可以理解地，本申请的外连组件112为2.5D封装中的中介层，基板组件111为2.5D封装中的封装基板。
基板组件111可以于放置第一载体上，其中，第一载体为玻璃衬底或任何用于承载半导体封装器件或用于半导体封装件的制造方法的重建芯片的任何合适的载体。
在一些示例中，外连组件112可通过焊接工艺集成基板组件111上。在一些示例中，通过热压结合工艺将外连组件112集成到基板组件111上。
芯片封装结构12是指对芯片进行封装后形成一个封装结构，芯片封装结构12可以为一个也可以为多个，芯片封装结构12可包括但不限于系统芯片封装、芯片上芯片封装、集成扇出型封装、芯片衬底芯片封装、三维集成电路封装等封装结构。在芯片封装结构12为多个的情况下，多个芯片封装结构12间隔设置在外连组件112上。
请结合图2和图3，在某些实施方式中，基板组件111包括第一重布线结构1111、第一介电层1112和第二重布线结构1113，或者说，基板组件111可以由第一重布线结构1111、第一介电层1112和第二重布线结构1113这几部分组成。
第一介电层1112位于第一重布线结构1111的一侧，第二重布线结构1113位于第一介电层1112远离第一重布线结构1111的一侧，第一介电层1112形成有第一介电层通孔11121，第一重布线结构1111和第二重布线结构1113通过第一介电层通孔11121电性连接。
具体地，第一介电层通孔11121提供第一介电层1112的两个相对侧的第一重布线结构1111和第二重布线结构1113之间的电路径，第一介电层通孔11121填充有导电材料和绝缘材料，其中，绝缘材料用于为导电材料提供结构支撑和保护。导电材料可以为铜、银、镍、铝或其它导电材料中的一种或多种。
此外，在一些其它示例中，基板组件111可省略第一重布线结构1111和第二重布线结构1113中的至少一者，也即是，基板组件111仅包括第一介电层1112和第一重布线结构1111，或者，基板组件111仅包括第一介电层1112和第二重布线结构1113。
在某些实施方式中，第一重布线结构1111和第二重布线结构1113分别包括第一重布线层11111和第一层间介电层11112，其中，第一重布线层11111与第一层间介电层11112为相邻层，第一层间介电层11112形成有至少一个第一层间介电层通孔11113，第一层间介电层通孔11113内，并且，第一重布线层11111之间通过第一层间介电层通孔11113电性连接。
具体地，第一重布线层11111可以为一层也可以为多层，第一重布线结构1111的第一重布线层11111和第二重布线结构1113的第一重布线层11111的数量可以相等也可以不相等，例如，在一些示例中，第一重布线结构1111和第二重布线结构1113相等，分别包括三个第一重布线层11111。又例如，在一些示例中，第一重布线层11111的数目可不等于第二布线层11211的数目。第一重布线层11111可以由铜、银、镍、铝或其它导电材料中的一种或多种制成。第一重布线层11111可通过依次沉积工艺、光刻工艺和刻蚀工艺制成。
第一层间介电层11112可以为一层也可以为多层，第一层间介电层11112用于分隔相邻的第一重布线层11111。每个第一层间介电层11112形成有第一层间介电层通孔11113，第一层间介电层通孔11113可以为一个也可以为多个。每个第一层间介电层11112可通过层合工艺以及涂布工艺形成。每个第一层间介电层通孔11113内形成有导电材料，导电材料可以为铜、银、镍、铝或其它导电材料中的一种或多种。
在某些实施方式中，基板组件111还包括至少一个掩膜钝化层(图中未示出)，掩膜钝化层位于第二重布线结构1113背离第一重布线结构1111的一侧。在一些示例中，使用合适的光刻及蚀刻工艺将掩膜钝化层图案化以曝露出第一重布线层11111的多个部份。
请结合图2和图4，在某些实施方式中，外连组件112包括第三重布线结构1121、第二介电层1122和第四重布线结构1123。其中，第三重布线结构1121与第二重布线结构1113连接，第二介电层1122位于第三重布线结构1121一侧，第二介电层1122包括第二介电层通孔11221，第四重布线结构1123位于第二介电层1122背离第三重布线结构1121的一侧，第三重布线结构1121和第四重布线结构1123通过第二介电层通过11221电性连接。
具体地，第三重布线结构1121和第四重布线结构1123位于第二介电层1122相对的两侧上，第三重布线结构1121与基板组件111的第二重布线结构1113贴合并电性连接，第四重布线结构1123与芯片封装结构12相接并电性连接。第二介电层1122开设有连通第三重布线结构1121和第四重布线结构1123的第二介电层通孔11221，第二介电层通孔11221可包括多个，每个第二介电层通孔11221内可形成有导电材料，导电材料的一端与第三重布线结构1121电性连接，另一端与第四重布线结构1123电性连接。
进一步地，第二介电层通孔11221内形成有绝缘材料，其中，绝缘材料用于为导电材料提供结构支撑和保护。导电材料可以由铜、银、镍、铝或其它导电材料中的一种或多种材料制成。
另外，在一些示例中，外连组件112可省略第三重布线结构1121和第四重布线结构1123中的至少一者。也即是，外连组件112仅包括第三重布线结构1121和第二介电层1122，或者，外连组件112仅包括第四重布线结构1123结构和第二介电层1122。
在某些实施方式中，第三重布线结构1121和第四重布线结构1123分别包括第二布线层11211和第二层间介电层11212，其中，第二层间介电层11212形成有至少一个第二层间介电层通孔11213，第二布线层11211与第二层间介电层通孔11213电性连接。
具体地，第二布线层11211可以为一层也可以为多层，第三重布线结构1121的第二布线层11211和第四重布线结构1123的第二布线层11211的数量可以相等也可以不相等，例如，在一些示例中，第三重布线结构1121和第四重布线结构1123分别包括三层第二布线层11211。第二布线层11211可以由铜、银、镍、铝或其它导电材料中的一种或多种制成。
第二层间介电层11212可以为一层也可以为多层，每层第二层间介电层11212位于相邻第二布线层11211之间。每个第二层间介电层11212开设有第二层间介电层通孔11213，第二层间介电层通孔11213可以为一个也可以为多个，相邻层之间的第二布线层11211可以通过第二层间介电层通孔11213实现电连接。
需要说明的是，第二层间介电层通孔11213的孔径小于第一层间介电层通孔11113的孔径。每个第二层间介电层11212可通过层合工艺以及涂布工艺形成。每个第二层间介电层通孔11213内形成有导电材料，导电材料可以为铜、银、镍、铝或其它导电材料中的一种或多种。
第二层间介电层11212的厚度不大于第一层间介电层11112的厚度。例如，第二层间介电层11212的厚度小于第一层间介电层11112的厚度。又例如，第二层间介电层11212的厚度等于第一层间介电层11112的厚度。
进一步地，第三重布线结构1121的第二层间介电层11212的材料可不同于第四重布线结构1123的第二层间介电层11212的材料。例如，第三重布线结构1121的第二层间介电层11212的材料聚酰亚胺(Polyimide，PI)，第四重布线结构1123的第二层间介电层11212的材料为树脂。
在某些实施方式中，第三重布线结构1121还包括多个金属连接件11215，金属连接件11215位于第二布线层11211远离第二介电层1122的一侧并排间隔设置。
具体地，金属连接件11215可以为导电柱，金属连接件11215可由铜、银、镍、铝、其它导电材料制成。金属连接件11215的一端与第二布线层11211或第二层间介电层11212电性连接，另一端与基板组件111电性连接，使得第三重布线结构1121与基板组件111接合在一起，形成衬底集成结构11，如此，使得衬底集成结构11具有高膜数和减小的厚度，并且芯片封装器件10的封装的硬度、电感以及电阻得到增强且成本降低。
请结合图5，在某些实施方式中，芯片封装结构12包括第五重布线结构121、外连芯片122和包封体123，其中，外连芯片122位于第五重布线结构121上，包封体123包封第五重布线结构121和外连芯片122。
具体地，第五重布线结构121可包括多层,多层第五重布线结构121依次层叠设置，例如，在本实施方式中，第五重布线结构121可以为四层,第五重布线结构121的厚度范围为0.5-20微米，宽度范围为0.5-20微米；相邻层第五重布线结构121之间的间距范围为0.5-50微米之间。第五重布线结构121可由铜、铝、镍、钯、或合金等一种或多种导电材料制成。
外连芯片122可包括多个，多个外连芯片122间隔设置在所有层第五重布线结构121上,外连芯片122可以包括但不限于功率芯片(Power Die)、计算机芯片(Compute Die)、Switch Die、HBM.器件管芯、管芯堆栈等。
每个外连芯片122可通过焊接工艺结合在第五重布线结构121上,并且可在外连芯片122与第五重布线结构121的接合处之间的间隙中沉积填充胶，来保护外连芯片122和第五重布线结构121之间的接合强度，填充胶可为底部填充材料、模塑底部填充胶、模塑化合物、环氧树脂、树脂等材料。
包封体123可为例如模塑化合物，例如环氧模塑化合物、树脂、聚酰亚胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚乙醚(PES)、另一种材料、类似材料、或它们的组合。
请结合图6以及图8-12，本申请实施方式还提供了一种封装方法，用于生成上述的芯片封装器件10，封装方法包括：
01，提供一第一载体；
02，在第一载体上形成基板组件；
03，构建外连组件；
04，将基板组件与外连组件贴合；
05，沿基板组件的侧壁、外连组件外的侧壁和基板组件与外连组件之间的间隙沉积填充胶以形成衬底集成结构；
06，构建芯片封装结构；
07，将芯片封装结构贴合于衬底集成结构中外连组件背离基板组件的一侧以形成芯片封装器件。
本申请的封装方法中，通过在第一载体上形成基板组件，并将基板组件与构建的外连组件贴合，再将基板组件和外连组件之间间隙填充胶以形成衬底集成结构，以及再将构建的芯片封装结构贴合于衬底集成结构中外连组件背离基板组件的一侧形成芯片封装器件。如此，有效地提高了芯片的集成度，从而可以在封装尺寸不变的情况下，集成更多的芯片，也可以在相同芯片数量的情况下，降低芯片封装器件的尺寸，有利于芯片封装器件的小型化。此外，将外连组件和基板组件集成形成衬底集成结构，外连组件可有效降低基板组件的翘曲。
需要说明的是，在步骤04中，可以将构建的外连组件贴合到基板组件上，也可以将基板组件贴合到外连组件上。在本实施方式中，以将基板组件贴合在外连组件上为例进行说明，如此，可减少基板组件的翘曲，也即是，在构建外连组件后，以外连组件为基准，将基板组件背离第一载体的一侧贴合在外连组件上，例如，外连组件包括有金属连接件，基板组件远离第一载体的一侧贴合在可外连组件的金属连接件上，从而实现基板组件与外连组件的连接，一旦实体接触，可利用回焊工艺将在外连组件的金属连接件接合到基板组件。在一些替代实施例中，除了在外连组件上形成金属连接件外，可在基板组件上形成多个外部接触件。在一些替代实施例中，在外连组件上形成外部接触件，且使用例如热压接合技术等，直接接合技术将外连组件接合到基板组件上。
在一些实施例中，可将芯片封装结构放置及贴合到衬底集成结构的对应焊盘处，通过焊接、热压合技术等将半导体器件接合到衬底集成结构的外连组件上。
请结合图7-12，在某些实施方式中，步骤03包括：
031，提供一第二载体和第三载体；
032，在第二载体上构建第二介电层；
033，在第二介电层远离第二载体的一侧形成第四重布线结构；
034，将第四重布线结构和第三载体结合；
035，剥离第二载体；
036，在第二介电层背离第四重布线结构的一侧形成第三重布线结构以构成外连组件。
需要说明的是，第二载体和第三载体可以由透明材料制成，例如可以为玻璃载体、陶瓷载体、有机载体等。第二载体可涂布有第一释放膜，第三载体可涂布有第二释放膜，第一释放膜和第二释放膜可由涂布工艺中的光热转换涂布材料形成，第二介电层可以在第一释放膜上形成。
还需要说明的是，可以使用焊料将第二介电层远离第二载体的一侧与第四重布线结构接合。在剥离第二载体时，可通过对第二载体光辐射处理以分解第一释放膜，从而将第二载体从第二介电层剥离。其中，光辐射可以为激光或紫外光等光辐射。
如此，通过在第二载体上构建第二介电层，并在第二介电层远离第二载体的一侧形成第四重布线结构，以及将第四重布线结构与第三载体结合，并剥离第二载体处的第二介电层形成第三重布线结构形成外连组件，如此，基板组件可以外连组件形成衬底集成机构而与芯片封装结构连接。
请结合图8和图13，在某些实施方式中，子步骤032包括：
0321，在第二载体上形成硅层；
0322，对硅层刻蚀处理以形成第二介电层通孔；
0323，通过薄膜或者绝缘沉积在第二介电层通孔内表面形成绝缘材料；
0324，通过电沉积工艺在第二介电层通孔内形成导电材料以形成第二介电层。
需要说明的是，第二介电层通孔可以为多个，也即是，通过对硅层进行刻蚀处理以形成多个第二介电层通孔。
如此，通过对硅层进行刻蚀处理形成第二介电层通孔，并在第二介电层通孔内依次薄膜或者绝缘沉积、电沉积工艺构建绝缘材料和导电材料，从而形成第二介电层，后续可与第三重布线结构和第四重布线结构集成形成外连组件。
请结合图14、图9和图10，在某些实施方式中，子步骤036前，封装方法还包括：
038，对硅层背离第四重布线结构的一侧进行抛光和背面磨削工艺处理以使导电材料凸出于硅层外。
可以理解地，在保证第三重布线结构和第四重布线结构互不影响下的情况下，第二介电层越薄，越有利于降低外连组件的尺寸，从而降低了芯片封装器件的尺寸。因此，当硅层过厚时，可对硅层执行减薄工艺，例如进行机械加工抛光或CMP工艺将第二介电层通孔内的导电材料暴露出来，从而便于与第四重布线结构电性连接。
请结合图15和图16，在某些实施方式，步骤06包括：
061，提供一第四载体；
062，在第四载体形成第五重布线结构；
063，通过焊接工艺将芯片焊接在第五重布线结构背离第四载体的一侧；
064，对第五重布线结构和芯片进行包封以形成包封体；
065，采用单体化工艺对包封体进行处理以形成芯片封装结构。
需要说明的是，第四载体具有涂布在第四载体的顶表面的第四释放膜，第四载体由透明材料形成，且可为玻璃载体、陶瓷载体、有机载体等，第四释放膜可由涂布工艺中的光热转换涂布材料形成。
第五重布线结构可以为多层，例如，在一些示例中，第五重布线结构可以为四层，在形成第五重布线结构后，可使用拾取及放置工艺将多个芯片间隔放置在第五重布线结构背离第四载体的一侧，进而执行回流焊工艺或者热压焊工艺，芯片与第五重布线结构接合。接合方法可使用金属到金属、混合接合、熔合接合等工艺实现。在接合完成后，可在接合处之间的间隙中沉积填充胶，来保护芯片和第五重布线结构之间的接合强度。填充胶可为底部填充材料、模塑底部填充胶、模塑化合物、环氧树脂、树脂等材料。
包封材料可为例如模塑化合物，例如环氧模塑化合物、树脂、聚酰亚胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚乙醚(PES)、另一种材料、类似材料、或它们的组合。
在完成包封后，可使用合适的单体化工艺，对包封体进行分割，形成多个分立组件，其中，每个分立组件包括第五重布线结构和一个或多个芯片以及包裹第五重布线结构和芯片的包裹层。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (18)

1.一种芯片封装器件，其特征在于，包括：
衬底集成结构，所述衬底集成结构包括基板组件和位于所述基板组件一侧的外连组件；
至少一个芯片封装结构，所述芯片封装结构位于所述外连组件背离所述基板组件一侧。
2.根据权利要求1所述的芯片封装器件，其特征在于，所述基板组件包括：
第一重布线结构；
第一介电层，位于所述第一重布线结构的一侧；
第二重布线结构，位于所述第一介电层远离所述第一重布线结构的一侧，所述第一介电层形成有第一介电层通孔，所述第一重布线结构和所述第二重布线结构通过所述第一介电层通孔电性连接。
3.根据权利要求2所述的芯片封装器件，其特征在于，所述第一重布线结构和所述第二重布线结构分别包括：
至少一层第一重布线层；
至少一层第一层间介电层，形成有至少一个第一层间介电层通孔；
所述第一重布线层之间通过所述第一层间介电层通孔电性连接。
4.根据权利要求3所述的芯片封装器件，其特征在于，所述外连组件包括：
第三重布线结构，与所述第二重布线结构连接；
位于所述第三重布线结构一侧的第二介电层；
第四重布线结构，位于所述第二介电层背离所述第三重布线结构的一侧，所述第二介电层形成有第二介电层通孔，所述第三重布线结构和所述第四重布线结构通过所述第二介电层通孔电性连接。
5.根据权利要求4所述的芯片封装器件，其特征在于，所述第三重布线结构和第四重布线结构分别包括：
至少一层第二重布线层；
至少一层第二层间介电层，形成有至少一个第二层间介电层通孔；
所述第二重布线层之间通过所述第二层间介电层通孔电性连接。
6.根据权利要求5所述的芯片封装器件，其特征在于，所述第三重布线结构还包括：
多个金属连接件，所述金属连接件位于所述第一重布线层远离所述第二介电层的一侧。
7.根据权利要求6所述的芯片封装器件，其特征在于，所述第二层间介电层的厚度不大于所述第一层间介电层的厚度。
8.根据权利要求7所述的芯片封装器件，其特征在于，所述第二层间介电层通孔的孔径小于所述第一层间介电层通孔的孔径。
9.根据权利要求1所述的芯片封装器件，其特征在于，所述芯片封装结构包括：
第五重布线结构；
外连芯片，位于所述第五重布线结构上；
包封体，所述包封体包封所述第五重布线结构和所述外连芯片。
10.根据权利要求2所述的芯片封装器件，其特征在于，所述基板组件还包括：
至少一个掩膜钝化层，所述掩膜钝化层位于所述第二重布线结构背离所述第一重布线结构的一侧。
11.一种衬底集成结构，其特征在于，所述衬底集成结构包括基板组件和位于所述基板组件一侧的外连组件，其中，所述基板组件包括：
第一重布线结构；
第一介电层，位于所述第一重布线结构的一侧；
第二重布线结构，位于所述第一介电层远离所述第一重布线结构的一侧，所述第一介电层形成有第一介电层通孔，所述第一重布线结构和所述第二重布线结构通过所述第一介电层通孔电性连接；
所述外连组件包括：
第三重布线结构，与所述第二重布线结构连接；
位于所述第三重布线结构一侧的第二介电层；
第四重布线结构，位于所述第二介电层背离所述第三重布线结构的一侧，所述第二介电层形成有第二介电层通孔，所述第三重布线结构和所述第四重布线结构通过所述第二介电层通孔电性连接。
12.一种芯片封装结构，其特征在于，所述芯片封装结构包括：
第五重布线结构；
外连芯片，位于所述第五重布线结构上；
包封体，所述包封体包封所述第五重布线结构和所述外连芯片。
13.一种封装方法，其特征在于，用于生成权利要求1-10任一项所述的芯片封装器件，所述封装方法包括：
提供一第一载体；
在所述第一载体上形成基板组件；
构建外连组件；
将所述基板组件与所述外连组件贴合；
沿所述基板组件的侧壁、所述外连组件外的侧壁和所述基板组件与外连组件之间的间隙沉积填充胶以形成衬底集成结构；
构建芯片封装结构；
将所述芯片封装结构贴合于所述衬底集成结构中所述外连组件背离所述基板组件的一侧以形成所述芯片封装器件。
14.根据权利要求13所述的封装方法，其特征在于，所述构建所述外连组件，包括：
提供一第二载体和第三载体；
在所述第二载体上构建第二介电层；
在所述第二介电层远离所述第二载体的一侧形成第四重布线结构；
将所述第四重布线结构和所述第三载体结合；
剥离所述第二载体；
在所述第二介电层背离所述第四重布线结构的一侧形成第三重布线结构以构成所述外连组件。
15.根据权利要求14所述的封装方法，其特征在于，所述在所述第二载体上构建第二介电层，包括：
在所述第二载体上形成硅层；
对所述硅层刻蚀处理以形成第二介电层通孔；
通过薄膜或者绝缘沉积在所述第二介电层通孔内表面形成绝缘材料；
通过电沉积工艺在所述第二介电层通孔内形成导电材料以形成所述第二介电层。
16.根据权利要求15所述的封装方法，其特征在于，在所述第二介电层背离所述第四重布线结构的一侧形成第三重布线结构以构成所述外连组件前，所述封装方法还包括：
对所述硅层背离所述第四重布线结构的一侧进行抛光和背面磨削工艺处理以使所述导电材料凸出于所述硅层外。
17.根据权利要求14所述的封装方法，其特征在于，所述第二载体包括第一释放膜，所述剥离所述第二载体包括：
对所述第二载体光辐射处理以分解所述第一释放膜以剥离所述第二载体。
18.根据权利要求13所述的封装方法，其特征在于，所述构建芯片封装结构，包括：
提供一第四载体；
在所述第四载体形成第五重布线结构；
通过焊接工艺将外连芯片焊接在所述第五重布线结构背离所述第四载体的一侧；
对所述第五重布线结构和所述外连芯片进行包封以形成包封体；
采用单体化工艺对所述包封体进行处理以形成所述芯片封装结构。
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