CN110364443B - 半导体器件和制造方法 - Google Patents

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Abstract

利用集成扇出封装件，其中，不同重分布层的介电材料用于将集成的扇出封装件工艺流程与其他封装件应用集成。在一些实施例中，味之素或预浸材料在至少一些上面的重分布层中用作电介质。本发明实施例涉及半导体器件和制造方法。

Description

半导体器件和制造方法
技术领域
本发明实施例涉及半导体器件和制造方法。
背景技术
由于各种电子元件(例如，晶体管，二极管，电阻器，电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自最小部件尺寸的重复减小(例如，将半导体工艺节点缩小到亚20nm节点)，这允许更多部件被集成到给定区域中。随着近年来对小型化，更高速度和更高带宽以及更低功耗和延迟的需求的增长，对半导体管芯的更小且更具创造性的封装技术的需求不断增长。
随着半导体技术的进一步发展，堆叠和接合的半导体器件已成为进一步减小半导体器件的物理尺寸的有效替代方案。在堆叠半导体器件中，诸如逻辑电路，存储器电路，处理器电路等的有源电路至少部分地制造在分离的衬底上，然后物理地和电气地接合在一起以形成功能器件。这种接合工艺利用复杂的技术，并且需要改进。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：用密封剂封装第一半导体管芯和第二半导体管芯；在所述密封剂上方形成第一重分布层，所述第一重分布层包括第一介电材料；在所述密封剂上方形成不同于所述第一重分布层的第二重分布层，所述第二重分布层包括所述第一介电材料和不同于所述第一介电材料的第二介电材料，以及穿过所述第二重分布层的第一介电材料和所述第二重分布层的第二介电材料形成第一通孔。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：利用密封剂封装第一半导体管芯和第二半导体管芯；在所述密封剂上方形成第一重分布层，形成所述第一重分布层，包括：在所述密封剂上方形成第一介电材料；在所述第一介电材料上方形成胶层；和在所述胶层上方形成第一导线；在所述第一重分布层上方形成第二重分布层，形成所述第二重分布层包括：形成与所述第一介电材料不同的第二介电材料，所述第二介电材料从所述第二重分布层的第一侧延伸到所述第二重分布层的第二侧，所述第二重分布层的第二侧与所述第二重分布层的第一侧相对；和穿过所述第二介电材料形成导电通孔而在所述导电通孔和所述第二介电材料之间没有胶层。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体管芯，与第二半导体管芯分离；密封剂，封装所述第一半导体管芯和所述第二半导体管芯；第一重分布层，位于所述密封剂上方，所述第一重分布层包括：第一介电层；第一导电通孔，延伸穿过所述第一介电层；和胶层；位于所述第一介电层和所述第一导电通孔之间；以及第二重分布层，位于所述第一重分布层上方，所述第二重分布层包括：第二介电层；和第二导电通孔，延伸穿过所述第二介电层，所述第二导电通孔没有胶层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A-1T示出了根据一些实施例的具有复合重分布层的半导体器件。
图2A-2I示出了根据一些实施例的具有聚酰亚胺顶部介电层的半导体器件。
图3示出了根据一些实施例的在重分布层内具有纯电介质的半导体器件。
图4示出了根据一些实施例的在重分布层和聚酰亚胺顶部介电层内具有纯电介质的半导体器件。
图5A-5B示出了根据一些实施例的堆叠管芯的实施例。
图6示出了根据一些实施例的具有面至面配置的堆叠管芯的实施例。
图7示出了根据一些实施例的具有互连在一起的堆叠管芯的实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在将关于特定实施例描述实施例，其中集成扇出(InFO)工艺与味之素构建膜(ABF)或预浸料层压工艺集成在一起以用于超大型封装应用(例如，大于100mmSQ(100mm*100mm))。然而，实施例可以以各种方式使用，并且不旨在限于本文描述的实施例。
现在参考图1A，示出了已经放置在载体晶圆102上的第一半导体器件101，第二半导体器件103和存储器堆叠件105。在一些实施例中，第一半导体器件101和第二半导体器件103也称为第一半导体管芯101和第二半导体管芯103。在一个实施例中，第一半导体器件101被设计用于期望的功能，诸如作为片上系统，图形管芯，MEMS管芯，传感器管芯，光子管芯，存储器管芯，其他逻辑管芯，这些的组合等。在一些实施例中，第一半导体器件101包括第一衬底，第一有源器件，第一金属化层，第一接触焊盘(未单独示出)，第一钝化层110和第一外部连接器112。第一衬底可包括掺杂或未掺杂的体硅，或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅，锗，硅锗，绝缘体上硅锗(SGOI)，或其组合。可以使用的其他衬底包括多层衬底，梯度衬底或混合取向衬底。
第一有源器件包括各种有源器件和无源器件，诸如电容器，电阻器，电感器等，其可用于产生第一半导体器件101的设计的所需结构和功能目标。可以使用任何合适的方法在第一衬底内或第一衬底上形成第一有源器件。
第一金属化层形成在第一衬底和第一有源器件上方，并设计成连接各种有源器件以形成功能电路。在一个实施例中，第一金属化层由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺(例如沉积，镶嵌，双镶嵌等)形成。在一个实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底分离的四个金属化层，但是第一金属化层的精确数量取决于第一半导体器件101的设计。
第一接触焊盘可以形成在第一金属化层上方并与第一金属化层电接触。第一接触焊盘可以包括铝，但是也可以可选地使用其他材料，诸如铜。可以使用诸如溅射的沉积工艺来形成第一接触焊盘，以形成材料层(未示出)，然后可以通过合适的工艺(诸如光刻掩蔽和蚀刻)去除部分材料层以形成第一接触焊盘。然而，可以使用任何其他合适的工艺来形成第一接触焊盘。第一接触焊盘可以形成为具有介于约0.5μm和约4μm之间的厚度，诸如约1.45μm。
可以在第一衬底上并且在第一金属化层和第一接触焊盘上方形成第一钝化层110。第一钝化层110可以由一种或多种合适的介电材料制成，诸如氧化硅，氮化硅，低k电介质(诸如碳掺杂的氧化物)，极低k电介质(诸如多孔碳掺杂的二氧化硅)，这些的组合等。第一钝化层110可以通过诸如化学气相沉积(CVD)的工艺形成，但是可以使用任何合适的工艺，并且可以具有在约0.5μm和约5μm之间的厚度，诸如约
Figure BDA0001950414410000041
第一外部连接器112可以形成为在第一接触焊盘和例如第一重分布层111(在图1A中未示出，但是下面参照图1C-1F进一步示出和描述)之间提供用于接触的导电区域。在一个实施例中，第一外部连接器112可以是导电柱，并且可以通过首先在第一钝化层110上方形成光刻胶(未示出)至约5μm至约20μm之间的厚度(诸如约10μm)来形成。可以图案化光刻胶以暴露第一钝化层110的部分，导电柱将通过该部分延伸。一旦被图案化，则光刻胶然后可以用作掩模以去除第一钝化层110的期望部分，从而暴露第一外部连接器112将与之接触的下面的第一接触焊盘的那些部分。
第一外部连接器112可以形成在第一钝化层110和光刻胶的开口内。第一外部连接器112可以由诸如铜的导电材料形成，但是也可以使用诸如镍，金或金属合金的其他导电材料，这些的组合等。另外，第一外部连接器112可以使用诸如电镀的工艺形成，通过该工艺，电流流过期望形成第一外部连接器112的第一接触焊盘的导电部分，以及第一接触焊盘浸入溶液中。在开口内沉积溶液和电流(例如铜)以填充和/或过填充光刻胶和第一钝化层110的开口，从而形成第一外部连接器112。位于第一钝化层110的开口的外部的多余的导电材料和光刻胶然后可以使用例如灰化工艺，化学机械抛光(CMP)工艺，这些的组合等来去除。
然而，如本领域普通技术人员将认识到的，形成第一外部连接器112的上述工艺仅仅是一个这样的描述，并不意味着将实施例限制于该精确的工艺。相反，所描述的工艺仅仅是说明性的，可以替代地使用用于形成第一外部连接器112的任何合适的工艺。所有合适的工艺完全旨在包括在本发明实施例的范围内。
第二半导体器件103可以类似于第一半导体器件101，并且可以是例如片上系统，图形管芯，MEMS管芯，传感器管芯，光子管芯，存储器管芯，其他逻辑管芯，并且可以包括第二衬底，第二有源器件，第二金属化层，第二接触焊盘(未单独示出)，第二钝化层114和第二外部连接器116。在一个实施例中，第二衬底，第二有源器件，第二金属化层，第二接触焊盘，第二钝化层114和第二外部连接器116可以类似于第一衬底，第一有源器件，第一金属化层，第一接触焊盘，第一钝化层110和第一外部连接器112，尽管它们也可以是不同的。
存储器堆叠件105可以是一个或多个半导体管芯的堆叠件，其被设计为彼此结合在一起，与第一半导体器件101和第二半导体器件103一起使用。在特定实施例中，存储器堆叠件105可以是存储器管芯堆叠件，其物理地和电气地结合到第一有源器件中介层衬底118。中介层衬底118可以包括诸如衬底通孔(TSV)的连接件，以便将存储器管芯堆叠件内的各个存储器管芯连接至第三外部连接器120。第三外部连接器120可以类似于第一外部连接器112，但它们也可以是不同的。
第一半导体器件101，第二半导体器件103和存储器堆叠件105中的每一个被放置在载体晶圆102上。在一个实施例中，载体晶圆102可以是玻璃载体和第一半导体器件101，第二半导体器件103和存储器堆叠件105可以使用例如拾取和放置器件放置在载体晶圆102上。
图1B示出了一旦第一半导体器件101，第二半导体器件103和存储器堆叠件105放置在载体晶圆102上，则可以将第一半导体器件101，第二半导体器件103和存储器堆叠件105封装在密封剂107内。封装可以在模制器件(图1B中未单独示出)中实施。例如，第一半导体器件101，第二半导体器件103和存储器堆叠件105可以放置在模制器件的腔体内，并且腔体可以是气密封装的。密封剂107可以在腔体被气密封装之前放置在腔体内，或者可以通过注入端口注入至腔体中。在一个实施例中，密封剂107可以是模塑料树脂，诸如聚酰亚胺，PPS，PEEK，PES，耐热晶体树脂，这些的组合等。
一旦将密封剂107放置在模腔中使得密封剂107封装第一半导体器件101，第二半导体器件103和存储器堆叠件105，则密封剂107可以被固化以硬化密封剂107以获得最佳保护。虽然精确的固化工艺至少部分地取决于选择用于密封剂107的特定材料，但是在选择模塑料作为密封剂107的实施例中，固化可以通过诸如将密封剂107加热到介于约100℃和约130℃之间，诸如约125℃并持续约60秒至约3000秒，诸如约600秒的工艺来发生。另外，引发剂和/或催化剂可以包含在密封剂107内，以更好地控制固化工艺。
然而，如本领域普通技术人员将认识到的，上述固化工艺仅仅是示例性工艺，并不意味着限制当前实施例。可替代地使用其他固化工艺，例如辐射或甚至允许密封剂107在环境温度下硬化。可以使用任何合适的固化工艺，并且所有这些工艺完全旨在包括在本文讨论的实施例的范围内。
一旦放置了密封剂107，就将密封剂107减薄，以暴露第一外部连接器112，第二外部连接器116和第三外部连接器120以进行进一步处理。可以例如使用机械研磨或化学机械抛光(CMP)工艺来实施减薄，由此利用化学蚀刻剂和研磨剂来反应密封剂107和研磨掉密封剂107，直到第一外部连接器112，第二外部连接器116和第三外部连接件116已经暴露为止。这样，第一外部连接器112，第二外部连接器116和第三外部连接器120可以具有平坦表面，该平坦表面也与密封剂107共面。
然而，虽然上述CMP工艺被呈现为一个说明性实施例，但并不旨在限制实施例。可替代地，可以使用任何其他合适的去除工艺来使密封剂107变薄并暴露第一外部连接器112，第二外部连接器116和第三外部连接器120。例如，可以替代地使用一系列化学蚀刻。该工艺和任何其它合适的工艺可以替代地用于使密封剂107变薄并暴露第一外部连接器112，第二外部连接器116和第三外部连接器120，并且所有这些工艺完全旨在包括在实施例的范围内。
图1C示出了开始形成与第一外部连接器112，第二外部连接器116和第三外部连接器120接触的第一重分布层111，以便使得第一外部连接器112，第二外部连接器116和第三外部连接器120彼此互连以及与其他上面的结构互连。在一个实施例中，第一重分布层111可以包括第一重分布钝化层141，其可以是聚酰亚胺，但是可以替代地使用任何合适的材料，诸如聚酰亚胺衍生物，诸如低温固化的聚酰亚胺或聚苯并恶唑(PBO)。可以使用例如旋涂工艺将第一重分布钝化层141放置到约1μm和约30μm之间的厚度，例如约5μm，但是可以替代地使用任何合适的方法和厚度。
图1D示出了一旦形成第一重分布钝化层141，则形成穿过第一重分布钝化层141的开口，以暴露下面的第一外部连接器112，第二外部连接器116和第三外部连接器120。在一个实施例中，可以使用光刻掩蔽和蚀刻工艺形成开口，或者如果第一重分布钝化层141的材料是光敏的，则暴露和显影第一重分布钝化层141的材料。在另一个实施例中，可以使用激光工艺形成开口。可以使用用于在第一重分布钝化层141中形成开口的任何合适的工艺。
可选地，一旦形成开口，就可以实施清洁工艺。在一个实施例中，任选地，可以使用等离子体灰化清洁工艺，以便清洁开口的侧壁并为接收胶层124做准备。等离子体灰化清洁工艺可以通过从诸如氧等的清洁前体产生等离子体，和然后，在诸如氮气，氩气等的惰性环境中将表面暴露于等离子体来实施。然而，可替代地使用任何合适的清洁工艺。
另外，一旦形成开口，可以形成可选的胶层124以帮助将随后形成的材料粘附到第一重分布钝化层141。在一个实施例中，胶层124可以是钛，氮化钛，这些的组合等并形成为具有介于第一重分布层111的厚度的约5％(1/20)和约20％(1/5)之间，例如约10％的厚度，其中，胶层124位于第一重分布层111内。然而，可以使用任何合适的粘附材料，并且可以使用任何合适的厚度。
图1E(为了清楚起见没有单独示出胶层124)示出了一旦已经形成胶层124，就可以将第一晶种层126沉积到开口中以便为在开口中填充诸如铜的填充导电材料以填充和/或过填充开口做准备。在一个实施例中，第一晶种层126是导电材料的薄层，以帮助在后续处理步骤期间形成更厚的层。第一晶种层126可以包括约1000埃厚的钛层，以及之后的约5,000埃厚的铜层。可以使用诸如溅射，蒸发或PECVD工艺的工艺来产生第一晶种层126，这取决于期望的材料。第一晶种层126可以形成为具有介于约0.3μm和约1μm之间的厚度，例如约0.5μm。
图1F示出了同时形成第一重分布层111的第一导电通孔128以及第二重分布层113的第一导线部分130。在一个实施例中，第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130可以通过首先在第一晶种层126上放置和图案化光刻胶来形成。在一个实施例中，可以使用例如旋涂技术在第一晶种层126上放置光刻胶至约50μm和约250μm之间，例如约120μm的高度。一旦放置在合适的位置，就可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)以便引发化学反应，从而引起光刻胶暴露于图案化的光源的那些部分中的物理变化来图案化光刻胶。然后将显影剂施加到曝光的光刻胶上以利用物理变化并根据所需图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在一个实施例中，形成到光刻胶中的图案是用于第一重分布层111的第一导电通孔128以及第二重分布层113的第一导线部分130的图案。在一个实施例中，第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130形成在光刻胶内，并且可以包括一种或多种导电材料，诸如铜，钨，其他导电金属等，并且可以通过例如电镀，化学镀等形成。在一个实施例中，使用电镀工艺，其中将第一晶种层126和光刻胶浸没或浸入电镀溶液中。第一晶种层126的表面电连接到外部DC电源的负极侧，使得第一晶种层126在电镀工艺中用作阴极。固体导电阳极，例如铜阳极，也浸入溶液中并附接至电源的正极侧。来自阳极的原子溶解在溶液中，阴极(例如第一晶种层126)从该溶液中获得溶解的原子，从而在光刻胶的开口内电镀第一晶种层126的暴露的导电区域。
一旦使用光刻胶和第一晶种层126形成第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130，就可以使用合适的去除工艺来去除光刻胶。在一个实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直到光刻胶经历热分解并且可以被去除。然而，可以替代地使用任何其他合适的工艺，例如湿剥离。去除光刻胶可以暴露下面的第一晶种层126的部分。
一旦暴露，可以实施第一晶种层126和胶层124的暴露部分的去除。在一个实施例中，第一晶种层126和胶层124的暴露部分(例如，未被第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130覆盖的那些部分)可以通过例如一个或多个湿法或干法蚀刻工艺去除。例如，在干蚀刻工艺中，可以使用第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130作为掩模将反应物引向第一晶种层126和胶层124。在另一个实施例中，蚀刻剂可以喷涂或以其他方式放置为与第一晶种层126和胶层124接触，以便去除第一晶种层126和下面的胶层124的暴露部分。
通过同时镀第一重分布层111的第一导电通孔128以及第二重分布层113的第一导线部分130，完成第一重分布层111，同时开始制造第二重分布层113。在一个实施例中，第一重分布层111(包括第一重分布钝化层141和第一导电通孔128)可以形成为具有介于约1μm和约30μm之间的厚度，例如约5μm。然而，可以使用任何合适的厚度。
另外，虽然如上所述的工艺同时形成第一重分布层111的第一导电通孔128以及第二重分布层113的第一导线部分130，但这仅是说明性的而不是旨在限制实施例。而是，可以利用用来形成第一重分布层111的第一导电通孔128，和第二重分布层113的第一导线部分130的任何合适的工艺步骤。例如，可以使用第一组工艺形成第一重分布层111的第一导电通孔128，然后可以接着进行第二组工艺以形成第二重分布层113的第一导线部分130。可以使用用于形成第一重分布层111的第一导电通孔128以及第二重分布层113的第一导线部分130的任何合适工艺。
图1G示出了在已形成第二重分布层113的第一导线部分130之后，可形成并图案化第二重分布钝化层132以帮助隔离第二重分布层113的第一导线部分130。在一个实施例中，第二重分布钝化层132可以类似于第一重分布钝化层141，例如是聚酰亚胺材料或PBO。第二重分布钝化层132可以形成或设置为约7μm的厚度。一旦位于合适的位置，可以使用例如光刻掩蔽和蚀刻工艺或激光工艺将第二重分布钝化层132图案化以形成开口。但是，可以使用任何合适的材料和图案化方法。
一旦已经形成第二重分布钝化层132，则可以形成第二重分布层113的第二导电通孔134和第三重分布层115的第二导线部分136。在一个实施例中，第二重分布层113的第二导电通孔134和第三重分布层115的第二导线部分136的形成可以如上面关于第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130所描述的那样实施。例如，可以使用例如光刻掩蔽和蚀刻工艺穿过第二重分布钝化层132形成开口。一旦已经形成开口，就沉积单独光刻胶并以第三重分布层115的第二导线部分136的图案来图案化单独的光刻胶，可以沉积胶层124，然后可以用导电材料填充开口。在一个实施例中，第二重分布层113可以形成为具有介于约1μm和约30μm之间的厚度，诸如约5μm。然而，可以使用任何合适的厚度。
图1G额外示出了在已形成第三重分布层115的第二导线部分136之后，可形成且图案化第三重分布钝化层138以帮助隔离第三重分布层115的第二导线部分136。在一个实施例中，第三重分布钝化层138可以类似于第一重分布钝化层141，诸如是聚酰亚胺材料或PBO。第三重分布钝化层138可以放置为约7μm的厚度。一旦放置在合适的位置，可以使用例如光刻掩蔽和蚀刻工艺或激光工艺将第三重分布钝化层138图案化以形成开口。然而，可以使用任何合适的材料和图案化方法。
一旦已经形成第三重分布钝化层138，就可以形成第三重分布层115的第三导电通孔140和复合重分布层117的第三导线部分142。在一个实施例中，第三重分布层115的第三导电通孔140和复合重分布层117的第三导线部分142的形成可以如上面关于第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130所描述的那样实施。例如，可以使用例如光刻掩蔽和蚀刻工艺穿过第三重分布钝化层138制作开口。一旦形成开口，就沉积单独的光刻胶并以复合重分布层117的第三导线部分142的图案来图案化单独的光刻胶，可以沉积胶层124，然后可以在去除光刻胶之前用导电材料填充开口。然而，可以使用任何合适的厚度。
图1H示出了一旦形成复合重分布层117的第三导线部分142，就在复合重分布层117的第三导线部分142上形成或设置第一复合介电材料144。第一复合介电材料144可以类似于第一重分布钝化层141，例如通过使用旋涂工艺沉积至在约1μm和约30μm之间(诸如约5μm)的第一厚度的聚合物(诸如聚酰亚胺)。然而，可以使用任何合适的材料和任何合适的厚度。
图1I示出了一旦已经形成第一复合介电材料144，就在第一复合介电材料144上方形成第二复合介电材料146。在一个实施例中，第二复合介电材料146与第一复合介电材料146不同。在一个实施例中，第二复合介电材料146可以是介电材料，诸如味之素构建膜(ABF)，内部具有填料或纤维的预浸渍(预浸料)材料，或模塑料。在特定实施例中，第二复合介电材料146可以是环氧树脂，酚酯，氰酸酯，苯酚，填料，玻璃纤维，这些的组合等。第二复合介电材料146可以层压到第一复合介电材料144上至介于约1μm和约30μm之间(诸如约5μm)的第二厚度。然而，可以使用任何合适的材料，沉积方法或厚度。
图1J示出了一旦放置了第二复合介电材料146，可以形成(在图1J中未示出，但在下面参考图1L示出和描述)延伸穿过第二复合介电材料146和第一复合材料144的通孔137。在一个实施例中，可以通过首先形成穿过第二复合介电材料146和第一复合介电材料144的通孔148来形成通孔137。在特定实施例中，可以使用例如激光钻孔工艺形成通孔148，由此，激光器被引向第二复合介电材料146和第一复合介电材料144的那些需要被去除的部分以暴露下面的复合重分布层117的第三导线部分142。在激光钻孔工艺中，钻孔能量可以在从0.1mJ至约60mJ的范围内，并且钻孔角度为约0度(垂直于复合重分布层117的第三导线部分142)至约85度或垂直于复合重分布层117的第三导线部分142。在一个实施例中，可以形成图案以在复合重分布层117的第三导线部分142上方形成通孔开口148以具有介于约1μm和约30μm之间的宽度，例如约5μm。然而，可以使用任何合适的尺寸。
可选地，一旦形成通孔开口148，就可以实施清洁工艺。在一个实施例中，可以使用可选的等离子体灰化清洁工艺，以便清洁和准备通孔开口148的侧壁。可以通过从诸如氧气等的清洁前体产生等离子体，和然后在诸如氮气，氩气等惰性环境中将表面暴露于等离子体来实施等离子体灰化清洁工艺。然而，可替代地使用任何合适的清洁工艺。
图1K示出了一旦形成通孔开口148以延伸穿过第一复合介电材料144和第二复合介电材料146，就可以放置第二晶种层150以内衬于通孔开口148以为最终填充通孔开口148做准备。在一个实施例中，第二晶种层150是导电材料的薄层，其有助于在随后的处理步骤中形成更厚的层。第二晶种层150可以包括厚度为约
Figure BDA0001950414410000121
的钛层，以及接下来的厚度为约
Figure BDA0001950414410000122
的铜层。可以使用诸如溅射，蒸发或PECVD工艺的工艺来产生第二晶种层150，这取决于期望的材料。第二晶种层150可以形成为具有介于约0.3μm和约1μm之间的厚度，诸如约0.5μm。
图1L示出了使用第二晶种层150(其已在图1L中示出为导电材料的一部分)填充通孔开口148以形成复合重分布层117的通孔137和形成第四重分布层121的第四导线部分152。在一个实施例中，复合重分布层117的通孔137的形成和第四重分布层121的第四导线部分152的形成可以如上相对于第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130所描述的来实施。例如，在形成通孔开口148之后，沉积光刻胶并且以第四重分布层121的第四导线部分152的期望的图案图案化光刻胶，并且在去除光刻胶和去除第二晶种层150的暴露部分之前用导电材料填充通孔开口148。在一个实施例中，复合重分布层117可以形成为具有介于约1μm和约30μm之间的厚度，诸如约5μm。然而，可以使用任何合适的厚度。
然而，在该实施例中，在形成通孔开口148之后，在形成复合重分布层117的通孔137和形成第四重分布层121的第四导线部分152之前没有形成胶层124。具体地，虽然复合重分布层117的第三导线部分142可以具有位于复合重分布层117的第三导线部分142和下面的第三重分布层115的第三重分布钝化层138之间的胶层124，胶层124不存在并且不存在于复合重分布层117的通孔137与复合重分布层117的第一复合介电材料144，第二复合介电材料146和第三导线部分142中的每一个之间。
图1M示出了在复合重分布层117上方形成第四重分布层121的完成。在一个实施例中，第四重分布层121的第四导电线部分152被第四重分布钝化层154覆盖。在一个实施例中，第四重分布钝化层154可以类似于第二复合介电材料146，例如为诸如味之素构建膜(ABF)的介电材料，具有填充物或纤维的预浸渍(预浸渍)材料或模塑料。第四重分布钝化层154可以放置为约7μm的厚度。一旦位于合适的位置，可以使用例如光刻掩蔽和蚀刻工艺将第四重分布钝化层154图案化以形成开口。然而，可以使用任何合适的材料和图案化方法。
一旦已经形成第四重分布钝化层154，就可以形成第四重分布层121的第四导电通孔156和第五重分布层123的第四导线部分158。在一个实施例中，第四重分布层121的第四导电通孔156和第五重分布层123的第四导线部分158的形成可以如上面关于第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130所描述的那样实施。例如，可以使用例如激光或光刻掩蔽和蚀刻工艺穿过第四重分布钝化层154制作开口。一旦形成开口，就可以沉积单独的光刻胶并且以第五重分布层123的第四导线部分158图案来图案化光刻胶，然后在去除光刻胶之前用导电材料填充开口。在一个实施例中，第四重分布层121可以形成为具有介于约1μm和约30μm之间的厚度，诸如约5μm。然而，可以使用任何合适的厚度。
图1M另外示出了在第四重分布层121上方形成第五重分布层123的完成。在一个实施例中，第五重分布层123的第四导线部分158被第五重分布钝化层160覆盖。在一个实施例中，第五重分布钝化层160可以类似于第二复合介电材料146，例如诸如味之素构建膜(ABF)的介电材料或者在内部具有填充物或纤维的预浸材料。第五重分布钝化层160可以放置为约7μm的厚度。一旦位于合适的位置，可以使用例如光刻掩蔽和蚀刻工艺将第五重分布钝化层160图案化以形成开口。然而，可以使用任何合适的材料和图案化方法。
一旦已经形成第五重分布钝化层160，就可以形成第五重分布层123的第五导电通孔162和第六重分布层125的第五导线部分164。在一个实施例中，第五重分布层123的第五导电通孔162和第六重分布层125的第五导线部分164的形成可以如上面关于第一重分布层111的第一导电通孔128和第二重分布层113的第一导线部分130所描述的那样实施。例如，可以使用例如激光或光刻掩蔽和蚀刻工艺穿过第五重分布钝化层160制作开口。一旦形成开口，就沉积单独的光刻胶并且以第六重分布层125的第五导线部分164的图案来图案化光刻胶，然后在去除光刻胶之前用导电材料填充开口。在一个实施例中，第五重分布层123可以形成为具有介于约1μm和约30μm之间的厚度，例如约5μm。然而，可以使用任何合适的厚度。
图1N示出了在第五重分布层123上方继续形成第六重分布层125。在一个实施例中，可以通过在第六重分布层125的第五导线部分164上方沉积或以其他方式放置第六重分布钝化层166来继续该工艺。在一个实施例中，第六重分布钝化层166可以是诸如阻焊剂或PBO聚合物的材料，并且可以放置在约1μm和约30μm之间的厚度，例如约10μm。然而，可以使用任何合适的材料和厚度。
图1O示出了一旦放置了第六重分布钝化层166，就可以图案化第六重分布钝化层166，以暴露第六重分布层125的第五导线部分164的至少一部分并形成第一开口168。在第六重分布钝化层166为光敏性的实施例中，第六重分布钝化层166可以通过曝光和显影工艺图案化。在第六重分布钝化层166不是光敏的实施例中，可以使用光刻掩蔽和蚀刻工艺图案化第六重分布钝化层166。可以使用任何合适的方法。
在一个实施例中，第一开口168的尺寸设计成容纳第一外部连接件131的放置(图1O中未示出，但在下面参考图1Q进一步示出和描述)。这样，虽然第一开口168的宽度至少部分地取决于第一外部连接件131的类型，但是在一些实施例中，第一开口168可以具有介于约10μm和约800μm之间的第一宽度W1，诸如约500μm。然而，可以使用任何合适的尺寸。
图1P示出了可选的金属饰面171可以施加到第六重分布层125的第五导线部分164。在一个实施例中，金属饰面171可以是化学镀镍无电镀钯浸金(ENEPIG)，其包括镍层，镍层上的钯层和钯层上的金层。可以使用浸镀来形成金层。在其他实施例中，金属饰面171可以由其他饰面材料和使用其他方法形成，包括但不限于化学镀镍浸金(ENIG)，直接浸金(DIG)等。可以使用任何合适的材料和制造方法。
图1Q示出了一旦第六重分布钝化层166已经被图案化，第一外部连接件131可以穿过第六重分布钝化层166放置或形成，并且与第六重分布层125的第五导线部分164物理和电接触(或与金属饰面171，如果存在的话，物理和电接触)。在一个实施例中，第一外部连接件131可以是球栅阵列(BGA)，其包括诸如焊料的共晶材料，但是可替代地使用任何合适的材料。在第一外部连接件131是焊料凸块的实施例中，第一外部连接件131可以使用落球方法形成，例如直接落球工艺。在另一个实施例中，焊料凸块可以通过首先通过诸如蒸发，电镀，印刷，焊料转移的任何合适的方法形成锡层，和然后进行回流，以便将材料成形为所需的凸块形状来形成。
图1R示出了载体晶圆102的去除。在一个实施例中，载体晶圆102可以使用例如热处理以改变用于保持第一半导体器件101，第二半导体器件103和存储器堆叠件105的粘合剂(例如，DAF)的粘合性质来从第一半导体器件101，第二半导体器件103和存储器堆叠件105剥离。在特定实施例中，诸如紫外(UV)激光器，二氧化碳(CO2)激光器或红外(IR)激光器的能量源用于照射和加热粘合剂材料，直到粘合剂材料失去其至少一些粘合性能。一旦实施，载体晶圆102和粘合材料可以物理地分离并从第一半导体器件101，第二半导体器件103和存储器堆叠件105去除。
图1S示出了结构的分割。在一个实施例中，可以通过使用锯片(在图1S中由标记为143的虚线框表示)来切割整个结构，从而将一个部分与另一个部分分开来实施分割。然而，如本领域普通技术人员将认识到的，在分割工艺中使用锯片仅仅是一个说明性实施例，而不是限制性的。也可以使用用于分割结构的替代方法，例如利用一个或多个蚀刻来分割结构。可替代地，可以使用这些方法和任何其他合适的方法来分割结构。
在特定实施例中，利用分割工艺来形成具有第一尺寸的第一封装件。在一些实施例中，第一尺寸大于约70mm×70mm。在其他实施例中，第一尺寸大于约100mm×100mm。然而，可以使用任何合适的封装件尺寸。
图1T示出了第一外部连接件131与支撑衬底135的连接。在一个实施例中，支撑衬底135可以是印刷电路板，例如，形成为诸如聚合物材料的多个薄层(或层压板)的堆叠件的层压衬底，聚合物材料如双马来酰亚胺三嗪(BT)，FR-4，ABF等。然而，可以替代地使用任何其他合适的衬底，例如硅中介层，硅衬底，有机衬底，陶瓷衬底等，并且对包括第一外部连接件131的结构提供支撑和连接性的所有这样的重分布衬底完全旨在包括在实施例的范围内。
通过利用如本文所述的复合重分布层，可首先利用局部重分布层封装多个芯片，然后利用全局重分布层进一步分布。这允许集成的扇出工艺应用于大型封装件应用，诸如大于或等于约70mmSQ。这样，可以实现高带宽(例如，大于1TbE)的电性能。另外，通过利用所述材料，封装结构将具有接近印刷电路板的等效热膨胀系数，从而降低板级可靠性应力，同时仍实现简化的工艺流程。
图2A示出了在完成图1A-1M中描述的工艺之后可以使用的另一个实施例。在该实施例中，代替第六重分布层125的第六重分布钝化层166直接形成在第六重分布层125的第五导线部分164和第五重分布钝化层160上(如上面参照图1N所示)，聚合物层201形成为与第五导线部分164和第五重分布钝化层160直接接触。在一个实施例中，聚合物层201可以是聚合物，诸如聚酰亚胺，但是可以使用任何合适的聚合物，诸如酚醛清漆型环氧树脂的丙烯酸酯或咪唑溶剂。聚合物层201可以使用诸如CVD或旋涂的工艺形成至约5μm至约800μm之间的厚度，诸如约500μm。然而，可以使用任何合适的工艺和厚度。
图2B示出，一旦已经形成聚合物层201，就可以图案化聚合物层201以形成第一开口168。在聚合物层201是光敏聚酰亚胺材料的实施例中，聚合物层201可以通过将光敏聚酰亚胺材料暴露于图案化能量源，以便在暴露于图案化能量源的那些部分内引起物理变化来图案化。一旦曝光，可以使用显影剂使光敏聚酰亚胺材料显影，以便将聚合物层201的曝光部分与聚合物层201的未曝光部分分离。然而，可以使用诸如光刻掩蔽和蚀刻工艺的图案化聚合物层201的任何合适的方法。
图2B还示出了，虽然聚合物层201的图案化可以形成第一开口168以容纳第一外部连接件131的放置(如上所述)，但是聚合物层201的图案化也可以形成第二开口209以容纳第二外部连接件203的放置(图2B中未示出，但在下面参照图2F示出和进一步描述)。这样，虽然第一开口168可以形成为具有介于约10μm和约800μm之间的第一宽度W1，诸如约500μm，但是第二开口209可以形成为具有与第一开口不同的第二宽度W2，第二宽度W2在约5μm和约100μm之间，例如约20μm。然而，可以使用任何合适的尺寸。
图2C示出，一旦聚合物层201已被图案化以形成第一开口168和第二开口209，则第六重分布钝化层166可沉积在聚合物层201上。在一个实施例中，第六重分布钝化层166可以如上面关于图1N所述，例如为阻焊剂或PBO。但是，可以使用任何合适的材料。
图2D示出了一旦沉积了第六重分布钝化层166，就可以图案化第六重分布钝化层166，以便形成第一开口168和第二开口209，并暴露下面的第六重分布层125的第五导线部分164的部分。在一个实施例中，第六重分布钝化层166可以如上面参考图1O所描述的那样被图案化。例如，在第六重分布钝化层166为光敏性的实施例中，第六重分布钝化层166可以暴露于图案化的能量源，以便在暴露于图案化的能量源的那些部分内引起物理变化。一旦曝光，可以显影光敏材料，以便将第六重分布钝化层166的曝光部分与第六重分布钝化层166的未曝光部分分离。然而，可以使用图案化第六重分布钝化层166的任何合适的方法，诸如作为光刻掩蔽和蚀刻工艺。
图2E示出了可选的金属饰面171在第一开口168和第二开口209内的放置。在一个实施例中，可选的金属饰面171可以如上面参照图1P所述放置。例如，金属饰面171可以是利用电镀工艺实施的ENEPIG结构。但是，可以使用任何合适的方法。
图2F示出了一旦沉积并图案化第六重分布钝化层166，第一外部连接件131被放置或形成到第一开口168中并且与第六重分布层125的第五导线部分164电连接。在一个实施例中，第一外部连接件131可以如上面参考图1Q所述放置。例如，可以使用落球方法放置第一外部连接件131，但是可以使用任何合适的方法。
图2F还示出了在第二开口209中放置第二外部连接件203。在一个实施例中，第二外部连接件203可以是与第一外部连接件131不同类型的外部连接件。例如，在一个实施例中。在第一外部连接件131是焊球的情况下，第二外部连接件203可以是微凸块，焊料凸块或铜螺柱。在第二外部连接件203是微凸块的实施例中，第二外部连接件203可以具有在大约8μm和大约100μm之间的直径，并且第二外部连接件203可以利用落球方法或镀方法来放置。然而，可以使用任何合适类型的外部连接件和制造方法。
可选地，如果需要，第一表面器件207可以安装到第二外部连接件203上。在一个实施例中，第一表面器件207可以用于提供附加功能或编程。在一个实施例中，第一表面器件207可以是表面安装器件(SMD)或期望连接到第一半导体器件101，第二半导体器件103和存储器堆叠件105并与其一起使用的包括无源器件，例如电阻器，电感器，电容器，跳线，这些的组合等的集成无源器件(IPD)。
图2G示出了载体晶圆102与第一半导体器件101，第二半导体器件103和存储器堆叠件105的分离。在一个实施例中，载体晶圆102可以如上面关于图1R所述的那样被分离。例如，可以改变粘合剂材料以丧失其至少一些粘合性，然后可以去除粘合剂材料和载体晶圆102。然而，可以使用任何合适的分离载体晶圆102的方法。
图2H示出了结构的分割。在一个实施例中，可以如上面参考图1S所描述的那样实施分割。例如，锯片可用于锯切并分离结构的不同部分。然而，可以使用任何合适的分割结构的方法。
图2I示出了第一外部连接件131与支撑衬底135的结合。在一个实施例中，支撑衬底135可以如上面参考图1T所述。然而，可以使用任何合适的基底。
图3示出了在完成图1A-1G中描述的工艺之后可以使用的另一个实施例。然而，在该实施例中，代替沉积第一复合介电材料144和第二复合介电材料146以形成复合介电层，在没有第一复合介电材料144的情况下沉积第二复合介电材料146。这样，代替形成复合重分布层117(如上面参考图1A-1L所述)，而是形成中间重分布层301。
在一个实施例中，在形成用于第三重分布层115的第三导电通孔140的材料期间，形成中间重分布层301的中间导线303。在一个实施例中，第三重分布层115的第三导电通孔140和中间重分布层301的中间导线303可以形成为类似于第三重分布层115的第三导电通孔140和复合重分布层117的第三导线部分142的形成，如上面参照图1G所述。
然而，一旦已经形成中间重分布层301的中间导线303，在该实施例中，第二复合介电材料146直接沉积在中间重分布层301的中间导线303上。例如，第二复合介电材料146可以是味之素构建膜或内部具有填料或纤维的预浸材料。在该实施例中，第二复合介电材料146可以形成为约1μm至约30μm之间的厚度，例如约5μm。然而，可以使用任何合适的厚度。
图3额外地示出了一旦第二复合介电材料146已经沉积为与中间重分布层301的中间导线303直接接触，则可以穿过第二复合介电材料146形成通孔137以与复合重分布层117的第三导线部分142接触。在一个实施例中，通孔137可以如以上参照图1I-1L所述的那样形成。例如，可以使用例如激光钻孔工艺图案化第二复合介电材料146，沉积晶种层，沉积并图案化光刻胶，将导电材料电镀到开口中，去除光刻胶，以及去除晶种层的暴露部分。
图3额外地示出了一旦已经形成中间重分布层301，就可以如上参照图1L-Q所述在中间重分布层301上方形成第四重分布层121，第五重分布层123和第六重分布层125。具体地，形成第四重分布层121和第五重分布层123，设置并图案化第六重分布钝化层166(例如，焊接掩模或PBO)，并且穿过第六重分布钝化层放置与第六重分布层125的第五导线部分164电连接的第一外部连接件131。
图4示出了利用如上关于图3所述的中间重分布层301的另一实施例。然而，在该实施例中，代替利用如上关于图1A-1S所述的第六重分布层125(在其中，第六重分布钝化层166直接形成在第五重分布钝化层160上，第六重分布层125包括直接形成在第五重分布钝化层160上的聚合物层201。在一个实施例中，可以如上面参考图2A所述沉积聚合物层201。
另外，在一个实施例中，沉积并图案化聚合物层201，以在沉积和图案化第六重分布钝化层166之前形成第一开口168和第二开口209。此外，第一开口168和第二开口209各自被图案化以具有第一宽度W1和第二宽度W2，以便分别容纳不同类型的外部连接件，诸如第一外部连接件131和第二外部连接件203。
图4另外示出，一旦形成并图案化聚合物层201，就可以沉积和图案化第六重分布钝化层166，可以放置或形成第一外部连接件131和第二外部连接件203，并且第一表面器件207可以连接到第二外部连接件203。在一个实施例中，第六重分布钝化层166可以被沉积和图案化，第一外部连接件131和第二外部连接件203可以被放置或形成，并且如上面参考图2C-2H所述，第一表面器件207可以连接到第二外部连接件203。然而，可以使用任何合适的方法。
图5A-5B示出了另一实施例，其中第一半导体器件101和第二半导体器件103是半导体器件的堆叠系列的一部分。例如，在一个实施例中，第一半导体器件101可以以堆叠配置与第三半导体器件501堆叠。在一些实施例中，第一半导体器件101也称为第一半导体管芯101，第二半导体器件103也称为第二半导体管芯103，第三半导体器件501也称为第三半导体管芯501。在一个实施例中，第三半导体器件501被设计用于期望的功能，诸如片上系统，图形管芯，MEMS管芯，传感器管芯，光子管芯，存储器管芯，其他逻辑管芯，这些的组合等并且可以包括第三衬底，第三有源器件，第三金属化层，第三接触焊盘，第三钝化层和第四外部连接器(为简单起见，在图5A中没有示出这些连接器)。在一个实施例中，第三衬底，第三有源器件，第三金属化层，第三接触焊盘，第三钝化层和第四外部连接器可以类似于第一衬底，第一有源器件，第一金属化层，第一接触焊盘，第一钝化层110和第一外部连接器112，尽管它们也可以是不同的。
额外地，在该实施例中，第一半导体器件101还可以包括形成为与第一外部连接器112连接的第七重分布层503。在一个实施例中，第七重分布层503可以如以上关于图1A-1S的任何描述中所述形成。例如，可以沉积钝化层，可以在钝化层内形成开口，并且可以镀导电材料以形成通孔和导线，然后可以用另一介电层覆盖通孔和导线。然而，可以使用任何合适的方法或材料。
一旦已经形成第七重分布层503，就可以在第七重分布层503上形成第一中介层通孔(TIV)505。在一个实施例中，可以通过最初在第七重分布层503上方放置晶种层(未在图5A中单独地示出)来形成第一TIV 505。在一个实施例中，晶种层是导电材料的薄层，其有助于在随后的处理步骤中形成更厚的层。晶种层可以包括钛层，接着是铜层，但是也可以使用任何其他合适的材料或材料的组合，例如单个铜层。可以使用诸如溅射，蒸发或PECVD工艺的工艺来产生晶种层，这取决于期望的材料。
一旦形成晶种层，就实施在晶种层上方放置和图案化光刻胶。在一个实施例中，可以使用例如旋涂技术将光刻胶设置在晶种层上至约50μm和约250μm之间的高度。一旦就位，然后可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)以便引发化学反应，从而引起光刻胶的暴露于图案化的光源的那些部分中的物理变化来图案化光刻胶。然后将显影剂施加到曝光的光刻胶上以利用物理变化并根据所需图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在一个实施例中，形成到光刻胶中的图案是用于第一TIV 505的图案。第一TIV505以这样的布置形成，以便位于在最终的产品中第三半导体器件501期望定位的位置周围。然而，也可以使用任何适合于第一TIV 505的图案的布置，诸如位于第三半导体器件501的位置的单侧上。
在一个实施例中，第一TIV 505形成在光刻胶内，并且包括一种或多种导电材料，诸如铜，钨，其他导电金属等，并且可以例如通过电镀，化学镀等形成。在一个实施例中，使用电镀方法，其中将晶种层和光刻胶浸没或浸入电镀溶液中。晶种层表面电连接到外部DC电源的负极侧，使得晶种层在电镀工艺中用作阴极。固体导电阳极，例如铜阳极，也浸入溶液中并附接至电源的正极侧。来自阳极的原子溶解在溶液中，阴极(例如晶种层)从该溶液中获得溶解的原子，从而在光刻胶的开口内镀晶种层的暴露的导电区域。
一旦已经使用光刻胶和晶种层形成第一TIV 505，就可以使用合适的去除工艺去除光刻胶。在一个实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直到光刻胶经历热分解并且可以被去除。然而，可以替代地使用任何其他合适的工艺，例如湿剥离。去除光刻胶可以暴露下面的晶种层的部分。
一旦暴露，可以实施晶种层的暴露部分的去除。在一个实施例中，晶种层的暴露部分(例如，未被第一TIV 505覆盖的那些部分)可以通过例如湿法或干法蚀刻工艺去除。例如，在干蚀刻工艺中，可以使用第一TIV 505作为掩模，将反应物导向晶种层。在另一个实施例中，可以喷射蚀刻剂或以其他方式使蚀刻剂与晶种层接触，以去除晶种层的暴露部分。在已经蚀刻掉晶种层的暴露部分之后，第一重分布层503的部分暴露在第一TIV 505之间。
一旦形成了第一TIV 505，就可以使用例如拾取和放置工艺将第三半导体器件501附接到第一半导体器件101。在一个实施例中，可以使用第一管芯附接膜(DAF)517附接第三半导体器件501。在一个实施例中，第一管芯附接膜517是环氧树脂，酚醛树脂，丙烯酸橡胶，二氧化硅填料或其组合，并使用层压技术施加。然而，可以替代地使用任何其他合适的替代材料和形成方法。
图5A另外示出了在第二半导体器件103上形成第八重分布层519以及在第八重分布层519上方形成与第八重分布层519连接的第二TIV509。在一个实施例中，第八重分布层519和第二TIV 509可以如上面关于第七重分布层503和第一TIV 505所描述的那样形成。然而，可以使用任何合适的方法。
另外，一旦已经形成第二TIV 509，第四半导体器件507可以附接到第八重分布层519。在一些实施例中，第四半导体器件507也称为第四半导体管芯507。在一个实施例中，第四半导体器件507被设计用于期望的功能，诸如片上系统，图形管芯，MEMS管芯，传感器管芯，光子管芯，存储器管芯，其他逻辑管芯，组合这些等，并且可以包括第四衬底，第四有源器件，第四金属化层，第四接触焊盘，第四钝化层和第五外部连接器(为简单起见，在图5A中没有示出这些连接器)。在一个实施例中，第四衬底，第四有源器件，第五金属化层，第四接触焊盘，第四钝化层和第四外部连接器可以类似于第一衬底，第一有源器件，第一金属化层，第一接触焊盘，第一钝化层110和第一外部连接器112，尽管它们也可以是不同的。
在一个实施例中，可以使用例如拾取和放置工艺使用第二管芯附接膜(DAF)513附接第四半导体器件507。在一个实施例中，第二管芯附接膜513可以类似于第一管芯附接膜517，诸如是环氧树脂，酚醛树脂，丙烯酸橡胶，二氧化硅填料或它们的组合，并且使用层压技术施加。然而，可以替代地使用任何其他合适的替代材料和形成方法。
图5A另外示出了第三TIV 511可以形成在第五半导体器件515上。在一个实施例中，第五半导体器件515被设计用于期望的功能，例如是片上系统，图形管芯，MEMS管芯，传感器管芯，光子管芯，存储器管芯，其他逻辑管芯，这些的组合等，并且可以包括第五衬底，第五有源器件，第五金属化层，第五接触焊盘，第五钝化层和第六外部连接器(为简单起见，图5A中没有示出这些连接器)。在一个实施例中，第五衬底，第五有源器件，第五金属化层，第五接触焊盘，第五钝化层和第六外部连接器可以类似于第一衬底，第一有源器件，第一金属化层，第一接触焊盘，第一钝化层110和第一外部连接器112，尽管它们也可以是不同的。
第三TIV 511可以形成在第五半导体器件515上。在一个实施例中，第三TIV 511可以如上面关于第一TIV 505所描述的那样形成。然而，在一个实施例中，第三TIV 511直接形成在第五半导体器件515上没有插入的重分布层，但是如果需要可以形成重分布层。
图5A还示出了第一半导体器件101，第二半导体器件103，第三半导体器件501，第四半导体器件507和第五半导体器件515的封装。在一个实施例中，第一半导体器件101，第二半导体器件103，第三半导体器件501，第四半导体器件507和第五半导体器件515(以及它们相应的TIV)可以如上面参考图1B所述进行封装。例如，第一半导体器件101，第二半导体器件103，第三半导体器件501，第四半导体器件507和第五半导体器件515可以放置在模腔中，并且可以注入或以其他方式放置密封剂107以封装第一半导体器件101，第二半导体器件103，第三半导体器件501，第四半导体器件507和第五半导体器件515。
另外，一旦放置了密封剂107，就可以平坦化密封剂107，以暴露第三半导体器件501，第一TIV 505，第四半导体器件507，第二TIV 509和第三TIV 511。在一个实施例中，可以使用化学机械抛光工艺来实施平坦化，但是可以使用任何合适的平坦化工艺。
图5B示出了一旦第三半导体器件501，第一TIV 505，第四半导体器件507，第二TIV509和第三TIV 511已经暴露，第一重分布层111可以形成为与第三半导体器件501，第一TIV505，第四半导体器件507，第二TIV 509和第三TIV 511物理连接和电连接。此外，可以形成第二重分布层113，第三重分布层115，中间重分布层301，第四重分布层121，第五重分布层123和第六重分布层125，第一外部连接件131和第二外部连接件203，并且该结构可以附接到支撑衬底(例如，印刷电路板)135。
图6示出了另一实施例，其中第一半导体器件101与第三半导体器件501处于堆叠配置。然而，在该实施例中，代替第三半导体器件501使用管芯附接膜连接到第一半导体器件101，第三半导体器件501以面至面配置接合到第一半导体器件101，而不存在第七重分布层503。在特定实施例中，第三半导体器件通过外部连接件之间的直接铜至铜键接合而接合到第一半导体器件101。然而，也可以利用任何合适的接合工艺，例如电介质接合工艺或混合接合工艺来将第一半导体器件101接合和互连到第三半导体器件501。
另外，在该实施例中，因为第三半导体器件501以面至面配置与第一半导体器件101接合，所以第三半导体器件501可以另外包括一个或多个衬底通孔601以便在第三半导体器件50和第一重分布层111之间提供互连性。在一个实施例中，可以通过在第三半导体衬底中初始形成深通孔并用导电材料填充深通孔来形成穿衬底通孔601。然后可以从背面减薄第三半导体衬底以暴露导电材料并形成衬底通孔。
类似地，第四半导体器件507可以以面至面配置接合到第二半导体器件103。在这样的实施例中，第四半导体器件507还具有形成在第四半导体器件507内的衬底通孔601。第四半导体器件507内的衬底通孔601可以以与第三半导体器件501内的衬底通孔601类似的方式形成。然而，可以使用任何合适的工艺。
另外，在该实施例中，可以形成第五半导体器件515而没有任何对应的通孔。这样，第五半导体器件515可以形成为具有等于第一半导体器件101和第三半导体器件501的组合厚度的厚度。然而，可以使用任何合适的厚度。
图6还示出了一旦附接了第三半导体器件501和第四半导体器件507，就可以将密封剂107放置在第一半导体器件101，第二半导体器件103，第三半导体器件501，第四半导体器件507和第五半导体器件515周围。
另外，一旦密封剂107已经减薄，第一重分布层111可以形成为与第三半导体器件501，第一TIV 505，第四半导体器件507和第二TIV509物理和电连接。此外，可以形成第二重分布层113，第三重分布层115，中间重分布层301，第四重分布层121，第五重分布层123和第六重分布层125，第一外部连接件131和第二外部连接件203，并且该结构可以附接至支撑衬底(例如，印刷电路板)135。
图7示出了另一实施例，其中第三半导体器件501以面至面堆叠配置与第一半导体器件101接合，或者存在或不存在第八重分布层519和第七重分布层503。然而，在该实施例中，代替仅与第一半导体器件101接合，第三半导体器件501接合到第一半导体器件101和第二半导体器件103两者。这样，第三半导体器件501互连第一半导体器件101和第二半导体器件103。在一个实施例中，第三半导体器件501可以以面至面的直接铜至铜接合工艺接合，但是可以使用任何合适的接合工艺。
图7另外示出，一旦第三半导体器件501已经附接到第一半导体器件101和第二半导体器件103两者，密封剂107可以放置在第一半导体器件101，第二半导体器件103，第三半导体器件501和第五半导体器件515周围。另外，一旦密封剂107已经减薄，第一重分布层111可以形成为与第三半导体器件501，第一TIV 505，第二TIV 509和第三TIV 511物理和电连接。此外，可以形成第二重分布层113，第三重分布层115，中间重分布层301，第四重分布层121，第五重分布层123和第六重分布层125与第一外部连接件131和第二外部连接件203，并且该结构可以附接到支撑衬底(例如，印刷电路板)135。
通过利用本文描述的实施例，可以开发和制造多种结构，其克服了较大封装件应用所涉及的一些限制。例如，这里的实施例可以满足高性能计算应用中的超大封装件尺寸(例如，大于70mm×70mm)的需求。这可以在保持优异的电气性能的同时，降低更大的封装件尺寸(诸如大于100mmSQ)的组件和板级测试中的可靠性风险。
根据一些实施例，一种制造半导体器件的方法包括：用密封剂封装第一半导体管芯和第二半导体管芯；在密封剂上方形成第一重分布层，第一重分布层包括第一介电材料；在密封剂上方形成不同于第一重分布层的第二重分布层，第二重分布层包括第一介电材料和不同于第一介电材料的第二介电材料，第二介电材料包括味之素构建膜或预浸材料；以及形成穿过第二重分布层的第一介电材料和第二重分布层的第二介电材料的第一通孔。在一个实施例中，形成第一重分布层形成具有聚酰亚胺材料的第一介电材料。在一个实施例中，形成第一重分布层形成具有味之素构建膜的第二介电材料。在一个实施例中，形成第一重分布层形成具有预浸材料的第二介电材料。在一个实施例中，该方法还包括将球栅阵列电连接到第一通孔。在一个实施例中，电连接球栅阵列包括使球栅阵列延伸穿过味之素构建膜的第一层，味之素构建膜的第一层与味之素构建膜的第二层物理接触。在一个实施例中，电连接球栅阵列包括使球栅阵列延伸穿过味之素构建膜的第一层和聚酰亚胺层。
根据另一些实施例，一种制造半导体器件的方法包括：利用密封剂封装第一半导体管芯和第二半导体管芯；在密封剂上方形成第一重分布层，形成第一重分布层，包括：在密封剂上方形成第一介电材料；在第一介电材料上方形成胶层；和在胶层上方形成第一导线；在第一重分布层上方形成第二重分布层，形成第二重分布层包括：形成与第一介电材料不同的第二介电材料，第二介电材料从第二重分布层的第一侧延伸到第二重分布层的第二侧，第二重分布层的第二侧与第二重分布层的第一侧相对；其中，第二介电材料是味之素构建膜或预浸材料；和穿过第二介电材料形成导电通孔而在导电通孔和第二介电材料之间没有胶层。在一个实施中，形成第二介电材料形成预浸材料。在一个实施中，形成第二介电材料形成味之素构建膜。在一个实施中，方法还包括：在第二重分布层上方施加聚酰亚胺层；施加与聚酰亚胺层物理接触的味之素构建膜层；以及穿过聚酰亚胺层和味之素构建膜层，放置第一外部连接件。在一个实施中，该方法还包括：穿过聚酰亚胺层和味之素构建膜层两者放置第二外部连接件，第二外部连接件是与第一外部连接件不同类型的外部连接件。在一个实施例中，第一外部连接件是球珊阵列并且第二外部连接件是微凸块。在一个实施中，该方法还包括在封装第一半导体管芯和第二半导体管芯之后将第一半导体管芯与第二半导体管芯互连。
根据又一些实施例，一种半导体器件包括：第一半导体管芯，与第二半导体管芯分离；密封剂，封装第一半导体管芯和第二半导体管芯；第一重分布层，位于密封剂上方，第一重分布层包括：第一介电层；第一导电通孔，延伸穿过第一介电层；和胶层；位于第一介电层和第一导电通孔之间；以及第二重分布层，位于第一重分布层上方，第二重分布层包括：第二介电层；和第二导电通孔，延伸穿过第二介电层，第二导电通孔没有胶层。根据一些实施例，第二介电层包括味之素构建膜。根据一些实施例，第二介电层包括预浸材料。根据一些实施例，第二重分布层还包括聚酰亚胺层，第二导电通孔延伸穿过聚酰亚胺层。根据一些实施例，该半导体器件还包括：聚酰亚胺层，位于第二介电层上方；和味之素构建膜层，与聚酰亚胺层物理接触。根据一些实施例，半导体器件还包括：延伸穿过聚酰亚胺层的球珊阵列和延伸穿过聚酰亚胺层的微凸块。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：用密封剂封装第一半导体管芯和第二半导体管芯；在所述密封剂上方形成第一重分布层，所述第一重分布层包括第一介电材料；在所述密封剂上方形成不同于所述第一重分布层的第二重分布层，所述第二重分布层包括所述第一介电材料和不同于所述第一介电材料的第二介电材料，以及穿过所述第二重分布层的第一介电材料和所述第二重分布层的第二介电材料形成第一通孔。
在上述方法中，形成所述第一重分布层形成具有聚酰亚胺材料的所述第一介电材料。
在上述方法中，形成所述第一重分布层形成具有味之素构建膜的所述第二介电材料。
在上述方法中，形成所述第一重分布层形成具有预浸材料的所述第二介电材料。
在上述方法中，还包括将球栅阵列电连接到所述第一通孔。
在上述方法中，电连接所述球栅阵列包括使所述球栅阵列延伸穿过味之素构建膜的第一层，所述味之素构建膜的第一层与味之素构建膜的第二层物理接触。
在上述方法中，电连接所述球栅阵列包括使所述球栅阵列延伸穿过味之素构建膜的第一层和聚酰亚胺层。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：利用密封剂封装第一半导体管芯和第二半导体管芯；在所述密封剂上方形成第一重分布层，形成所述第一重分布层，包括：在所述密封剂上方形成第一介电材料；在所述第一介电材料上方形成胶层；和在所述胶层上方形成第一导线；在所述第一重分布层上方形成第二重分布层，形成所述第二重分布层包括：形成与所述第一介电材料不同的第二介电材料，所述第二介电材料从所述第二重分布层的第一侧延伸到所述第二重分布层的第二侧，所述第二重分布层的第二侧与所述第二重分布层的第一侧相对；和穿过所述第二介电材料形成导电通孔而在所述导电通孔和所述第二介电材料之间没有胶层。
在上述方法中，形成所述第二介电材料形成预浸材料。
在上述方法中，形成所述第二介电材料形成味之素构建膜。
在上述方法中，还包括：在所述第二重分布层上方施加聚酰亚胺层；施加与所述聚酰亚胺层物理接触的味之素构建膜层；以及穿过所述聚酰亚胺层和所述味之素构建膜层，放置第一外部连接件。
在上述方法中，还包括：穿过所述聚酰亚胺层和所述味之素构建膜层两者放置第二外部连接件，所述第二外部连接件是与所述第一外部连接件不同类型的外部连接件。
在上述方法中，所述第一外部连接件的宽度大于所述第二外部连接件的宽度。
在上述方法中，还包括在封装所述第一半导体管芯和所述第二半导体管芯之后将所述第一半导体管芯与所述第二半导体管芯互连。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体管芯，与第二半导体管芯分离；密封剂，封装所述第一半导体管芯和所述第二半导体管芯；第一重分布层，位于所述密封剂上方，所述第一重分布层包括：第一介电层；第一导电通孔，延伸穿过所述第一介电层；和胶层；位于所述第一介电层和所述第一导电通孔之间；以及第二重分布层，位于所述第一重分布层上方，所述第二重分布层包括：第二介电层；和第二导电通孔，延伸穿过所述第二介电层，所述第二导电通孔没有胶层。
在上述半导体器件中，所述第二介电层包括味之素构建膜。
在上述半导体器件中，所述第二介电层包括预浸材料。
在上述半导体器件中，所述第二重分布层还包括聚酰亚胺层，所述第二导电通孔延伸穿过所述聚酰亚胺层。
在上述半导体器件中，还包括：聚酰亚胺层，位于所述第二介电层上方；和味之素构建膜层，与所述聚酰亚胺层物理接触。
在上述半导体器件中，还包括：第一外部连接件，具有第一宽度并且延伸穿过所述聚酰亚胺层；和第二外部连接件，具有第二宽度并且延伸穿过所述聚酰亚胺层，其中，所述第一宽度大于所述第二宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
用密封剂封装第一半导体管芯和第二半导体管芯；
在所述密封剂上方形成第一重分布层，所述第一重分布层包括第一介电材料；
在所述密封剂上方形成不同于所述第一重分布层的第二重分布层，所述第二重分布层包括第一介电材料层和不同于所述第一介电材料层并且位于所述第一介电材料层上方的第二介电材料层，以及
穿过所述第二重分布层的第一介电材料层和所述第二重分布层的第二介电材料层形成第一通孔，
其中，所述第一介电材料层和所述第二介电材料层之间存在可区分的界面，
在所述第二重分布层上方形成第三重分布层，其中，所述第一重分布层的第一重分布钝化层的材料与所述第一介电材料层的材料相同，并且所述第三重分布层的第三重分布钝化层的材料与所述第二介电材料层的材料相同。
2.根据权利要求1所述的方法，其中，所述第一介电材料层具有聚酰亚胺材料。
3.根据权利要求1所述的方法，其中，所述第二介电材料层具有味之素构建膜。
4.根据权利要求1所述的方法，其中，所述第二介电材料层具有预浸材料。
5.根据权利要求1所述的方法，还包括将球栅阵列电连接到所述第一通孔。
6.根据权利要求5所述的方法，其中，电连接所述球栅阵列包括使所述球栅阵列延伸穿过味之素构建膜的第一层，所述味之素构建膜的第一层与味之素构建膜的第二层物理接触。
7.根据权利要求5所述的方法，其中，电连接所述球栅阵列包括使所述球栅阵列延伸穿过味之素构建膜的第一层和聚酰亚胺层。
8.一种制造半导体器件的方法，所述方法包括：
利用密封剂封装第一半导体管芯和第二半导体管芯；
在所述密封剂上方形成第一重分布层，形成所述第一重分布层，包括：
在所述密封剂上方形成第一介电材料；
在所述第一介电材料上方形成胶层；和
在所述胶层上方形成第一导线；
在所述第一重分布层上方形成第二重分布层，形成所述第二重分布层包括：
形成与所述第一介电材料不同的第二介电材料，所述第二介电材料从所述第二重分布层的第一侧延伸到所述第二重分布层的第二侧，所述第二重分布层的第二侧与所述第二重分布层的第一侧相对；和
穿过所述第二介电材料形成导电通孔而在所述导电通孔和所述第二介电材料之间没有胶层，
在所述第二重分布层上方形成聚合物层；
在所述聚合物层上方形成与所述聚合物层不同的第三重分布钝化层；以及
穿过所述聚合物层和所述第三重分布钝化层，放置第一外部连接件。
9.根据权利要求8所述的方法，其中，所述第二介电材料包括预浸材料。
10.根据权利要求8所述的方法，其中，所述第二介电材料包括味之素构建膜。
11.根据权利要求8所述的方法，还包括：
所述聚合物层包括聚酰亚胺层；
所述第三重分布钝化层包括味之素构建膜层，
其中，所述第一外部连接件穿过所述聚酰亚胺层和所述味之素构建膜层放置。
12.根据权利要求11所述的方法，还包括：穿过所述聚酰亚胺层和所述味之素构建膜层两者放置第二外部连接件，所述第二外部连接件是与所述第一外部连接件不同类型的外部连接件。
13.根据权利要求12所述的方法，其中，所述第一外部连接件的宽度大于所述第二外部连接件的宽度。
14.根据权利要求8所述的方法，还包括在封装所述第一半导体管芯和所述第二半导体管芯之后将所述第一半导体管芯与所述第二半导体管芯互连。
15.一种半导体器件，包括：
第一半导体管芯，与第二半导体管芯分离；
密封剂，封装所述第一半导体管芯和所述第二半导体管芯；
第一重分布层，位于所述密封剂上方，所述第一重分布层包括：
第一介电层；
第一导电通孔，延伸穿过所述第一介电层；和
胶层；位于所述第一介电层和所述第一导电通孔之间；以及第二重分布层，位于所述第一重分布层上方，所述第二重分布层包括：
第二介电层，其中，所述第二介电层包括聚酰亚胺层和位于所述聚酰亚胺层上方的味之素构建膜层；和
第二导电通孔，延伸穿过所述第二介电层，所述第二导电通孔没有胶层，其中，所述第二导电通孔从所述味之素构建膜层的与所述聚酰亚胺层相对的表面穿过所述味之素构建膜层延伸至所述聚酰亚胺层内。
16.根据权利要求15所述的半导体器件，其中，所述第二介电层包括味之素构建膜。
17.根据权利要求15所述的半导体器件，其中，所述第二介电层包括预浸材料。
18.根据权利要求15所述的半导体器件，其中，所述半导体器件还包括第三重分布层，设置在所述第二重分布层上方。
19.根据权利要求15所述的半导体器件，还包括：
聚酰亚胺层，位于所述第二介电层上方；和
味之素构建膜层，与所述聚酰亚胺层物理接触。
20.根据权利要求19所述的半导体器件，还包括：
第一外部连接件，具有第一宽度并且延伸穿过所述聚酰亚胺层；和
第二外部连接件，具有第二宽度并且延伸穿过所述聚酰亚胺层，其中，所述第一宽度大于所述第二宽度。
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