CN113053758A - 半导体器件的制造方法 - Google Patents

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conductive
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陈建勋
余振华
吴俊毅
吴凯强
梁裕民
王彦评
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Abstract

本发明实施例公开内连线器件、封装半导体器件及其制造方法，其涉及将局部硅内连线(LSI)器件和衬底穿孔(TSV)嵌入到具有紧凑封装结构的集成衬底上系统(SoIS)技术中。局部硅内连线器件可运用衬底穿孔集成嵌入到集成衬底上系统技术中，从而为集成衬底上系统器件中的衬底技术的超大集成扇出(InFO)提供管芯到管芯精细线连接布置。此外，可使用光刻或光刻胶限定的通孔来形成衬底穿孔连接层，以向球栅阵列封装(BGA)连接接口提供嵌入式局部硅内连线电源和接地输出。

Description

半导体器件的制造方法
技术领域
本发明实施例涉及一种半导体器件的制造方法。
背景技术
半导体行业已经由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高而经历快速发展。在很大程度上，集成密度的这种提高来自最小特征大小的重复减小(例如，将半导体工艺节点缩小到低于20纳米的节点)，这允许更多的组件集成到给定区域中。
随着近来对小型化、更高速度和更大带宽以及更低功耗和时延(latency)的需求的增长，出现了对半导体管芯和晶片级系统集成(wafer level system integration，WLSI)的更小和更具创造性的封装技术的需求。这种封装系统的实例是集成衬底上系统(system on integrated substrate，SoIS)技术。在SoIS器件中，将顶部半导体封装堆叠在集成衬底的顶部，其使用重布线层以允许外部连接而达到高集成度以及在SoIS器件内达到高组件密度。SoIS技术通常能够生产具有增强型功能性、较小覆盖面积和组件可靠性的半导体器件。
发明内容
本发明实施例涉及一种方法，其包括：在载体衬底上方沉积第一介电层；在所述第一介电层上方沉积第一导电层；在所述第一导电层上方形成第一穿孔；将局部内连线器件附接到邻近于所述第一穿孔的所述第一导电层；将所述局部内连线器件和所述第一穿孔包封于第一模塑化合物中；在所述局部内连线器件和所述第一模塑化合物上方形成第二介电层；在所述局部内连线器件的内连线穿孔上方形成第二穿孔；在所述第一穿孔上方形成第三穿孔；以及将所述第三穿孔和所述第二穿孔包封于第二模塑化合物中。
本发明实施例涉及一种方法，其包括：在衬底上方形成第一金属化层；将局部内连线器件接合到所述第一金属化层；将所述局部内连线器件包封于第一模塑化合物中；在所述局部内连线器件和所述第一模塑化合物上方形成背侧重布线层，所述背侧重布线层电耦接到所述局部内连线器件的穿孔；在所述背侧重布线层上方形成第二导通孔；以及将所述第二导通孔和所述背侧重布线层包封于第二模塑化合物中。
本发明实施例提供一种半导体器件，其包括：第一重布线层、第一模塑化合物、局部内连线器件、第二重布线层、第二模塑化合物、第二穿孔、第一外部连接件以及第二外部连接件。第一模塑化合物位于所述第一重布线层上方。局部内连线器件嵌入在所述第一模塑化合物中且电耦接到所述第一重布线层。第二重布线层位于所述局部内连线器件上方且电耦接到所述局部内连线器件的第一穿孔。第二模塑化合物位于所述第二重布线层上方。第二穿孔嵌入在所述第二模塑化合物中且电耦接到所述第二重布线层。第一外部连接件通过所述第一重布线层电耦接到所述局部内连线器件。第二外部连接件通过所述第二穿孔电耦接到所述局部内连线器件。
附图说明
结合附图阅读以下详细描述会最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征并未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1到图9示出根据一些实施例的形成第一内连线结构的中间步骤的横截面视图。
图10到图12示出根据一些实施例的使用第一内连线结构形成第一系统内连线封装的中间步骤的横截面视图。
图13和图14示出根据一些其它实施例的形成第二内连线结构的中间步骤的横截面视图。
图15示出根据一些实施例的使用第二内连线结构形成第二系统内连线封装的中间步骤的横截面视图。
图16示出根据一些实施例的并入第一内连线封装的系统的横截面视图。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例是为了简化本公开。当然，这些组件和布置仅仅是实例且并不旨在作为限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包含第一特征与第二特征直接接触地形成的实施例，且还可包含在第一特征与第二特征之间可形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。此外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，本文中可使用例如“在……之下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”和类似的空间相对术语来描述如图中所示出的一个元件或特征与另一(些)元件或特征的关系。除图中所描绘的定向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地作出解释。
在本公开中，描述封装和其形成的各个方面。在一些实施例中，并入于封装内的内连线器件可电连接两个或多于两个半导体管芯。内连线器件可具有高布线密度且定位成靠近半导体管芯，这可以改良半导体管芯之间的通信带宽。内连线器件提供了具有管芯到管芯连接(die-to-die connection)的高产率重布线层结构，所述管芯到管芯连接针对已安装器件具有精细节距(pitch)宽度。
图1示出根据一些实施例的在形成第一内连线结构100的中间步骤中的形成第一重布线结构120的初始步骤中，在第一载体衬底101上方形成聚合物层105。特定来说，图1示出第一载体衬底101以及位于第一载体衬底101上方的释放层(release layer)103和聚合物层105。第一载体衬底101包括例如硅基材料(例如玻璃或氧化硅)或其它材料(例如氧化铝)、这些材料中的任何一些的组合或类似物。如下文所论述，第一载体衬底101是平坦的，以便适于半导体器件(例如，无源器件、有源器件或类似物)的附接。
释放层103设置在第一载体衬底101上，以便有助于上覆结构(例如，聚合物层105)的粘合。在实施例中，释放层103可包括光热转换(light to heat conversion，LTHC)涂层。然而，还可使用其它类型的粘合剂，例如在暴露于紫外线光时失去其粘合特性的紫外线胶、压敏粘合剂、辐射固化粘合剂、环氧树脂、这些的组合或类似物。释放层103可以在压力下容易变形的半液体或凝胶形式放置到第一载体衬底101上。
聚合物层105放置在释放层103上方，且一旦已附接半导体器件(例如，无源器件、有源器件或类似物)就利用所述聚合物层105来保护例如所附接的器件。在实施例中，聚合物层105可以是聚苯并恶唑(polybenzoxazole，PBO)，但可利用任何合适的材料，例如聚酰亚胺或聚酰亚胺衍生物。可使用例如旋转涂布工艺来放置聚合物层105，所述聚合物层105的厚度在约0.5微米与约10微米之间(例如约5微米)，但还可使用任何合适方法和厚度。
一旦聚合物层105已形成，就在聚合物层105上方形成第一重布线结构120的第一介电层107，且第一介电层107可以是例如聚苯并恶唑(PBO)的材料，但可利用任何合适的材料，例如聚酰亚胺或聚酰亚胺衍生物。可使用例如旋转涂布工艺来放置第一介电层107，但可使用任何合适的方法。
在已形成第一介电层107之后，可通过移除第一介电层107的一些部分来形成穿过第一介电层107的开口109。可使用合适的光刻掩模和刻蚀工艺来形成开口109，但可使用任何合适的工艺来图案化第一介电层107。
图2示出根据一些实施例的第一重布线结构120的第一导电层201的形成。特定来说，图2示出在第一介电层107内所形成的开口109上方且穿过所述开口109形成第一导电层201。第一导电层201可通过以下步骤来形成：首先经由合适的形成工艺(例如化学气相沉积(chemical vapor deposition，CVD)或溅镀)来沉积钛铜合金的晶种层(未绘示)。随后可形成光刻胶(也未绘示)以覆盖第一晶种层，且随后可图案化光刻胶以暴露第一晶种层的位于第一导电层201的预期位置的那些部分。
一旦光刻胶已形成且图案化，就可以经由例如镀覆的沉积工艺在第一晶种层上形成例如铜的导电材料。导电材料可形成为具有在约1微米与约10微米之间(例如约5微米)的厚度。然而，虽然所论述的材料和方法适合于形成导电材料，但这些材料仅为可在一些实施例中使用的实例。可使用任何其它合适的材料(例如AlCu或Au)和任何其它合适的形成工艺(例如CVD或物理气相沉积(physical vapor deposition，PVD))来形成第一导电层201的第一导电层。一旦导电材料已形成，就可以经由合适的移除工艺(例如灰化)来移除光刻胶。此外，在移除光刻胶之后，可经由例如将第一导电层201用作掩模的合适刻蚀工艺来移除第一晶种层的先前被光刻胶覆盖的那些部分。第一介电层107和第一导电层201可在本文中统称为第一重布线结构120的金属化层。
一旦第一导电层201已形成，就可以通过重复与用于形成第一介电层107和第一导电层201的那些步骤类似的步骤来形成第一重布线结构120的彼此上覆的其它可选金属化层。可按需要重复这些步骤，以便将每一上覆金属化层电连接到第一重布线结构120的下伏金属化层，且可按需要的次数重复这些步骤，直到已形成第一重布线结构120的最上层金属化层为止。在一些实施例中，第一介电层107和第一导电层201充当第一重布线结构120的最上层金属化层。在另一实施例中，第一重布线结构120可包括两个金属化层，但可利用任何合适的数目的单独金属化层。此外，第一重布线结构120也可在本文中称为第一内连线结构100的背侧金属化层。
图3示出根据一些实施例的在形成局部内连线层520的初始步骤中在第一重布线结构120上方形成第一模塑穿孔(through molding via)301。一旦第一重布线结构120已形成在第一载体衬底101上方，就形成第一模塑穿孔301，以与第一重布线结构120电连接。在实施例中，可通过以下方式来形成第一模塑穿孔301：首先在第一重布线结构120的最上层金属化层上方形成第二晶种层(图3中未分别示出)。在实施例中，第二晶种层是导电材料的薄层，所述薄层辅助在后续处理步骤期间形成更厚的层。第二晶种层可包括约1,000埃厚的钛层，接着是约5,000埃厚的铜层。可根据期望材料，使用例如溅镀、蒸镀或等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)工艺等工艺来产生第二晶种层。第二晶种层可形成为具有在约0.3微米与约1微米之间(例如约0.5微米)的厚度。
一旦第二晶种层已形成，就将光刻胶(也未示出)放置在第二晶种层上方。在实施例中，可使用例如旋转涂布技术将光刻胶放置在第二晶种层上，所述光刻胶的高度在约50微米与约250微米之间，例如约120微米。一旦光刻胶就位，随后就可以通过将光刻胶曝光于图案化能量源(例如，图案化光源)来图案化光刻胶，以引起化学反应，从而在曝光于图案化光源的光刻胶的那些部分中引起物理变化。随后将显影剂施加到被曝光的光刻胶，以利用物理变化并且根据期望图案选择性地移除光刻胶的曝光部分或光刻胶的未曝光部分。在实施例中，形成在光刻胶中的图案是可用于形成第一模塑穿孔301的图案，如下文更详细地论述，所述模塑穿孔被放置成位于随后附接的局部内连线器件401的不同侧。然而，可利用第一模塑穿孔301的图案的任何合适的布置。
在实施例中，第一模塑穿孔301由一种或多种导电材料(例如铜、钨、其它导电金属或类似物)形成在光刻胶内，且可例如通过电镀、无电镀覆或类似方法形成。举例来说，使用电镀工艺，其中将第二晶种层和光刻胶浸没或浸入电镀液中。第二晶种层表面电连接到外部DC电源供应器的负极侧，使得第二晶种层在电镀工艺中充当阴极。固体导电阳极(例如铜阳极)也浸入溶液中，且附接到电源供应器的正极侧。来自阳极的原子溶解于溶液中，阴极(例如第二晶种层)从所述溶液中获取溶解的原子，从而在光刻胶的开口内镀覆第二晶种层的所暴露的导电区域。
一旦已使用光刻胶和第二晶种层来形成第一模塑穿孔301，就可以使用合适的移除工艺来移除光刻胶。在实施例中，等离子体灰化工艺可用于移除光刻胶，由此光刻胶的温度一直升高，直到光刻胶经历热分解且可被移除。然而，可利用任何其它合适的工艺，例如湿法剥离。对光刻胶的移除可暴露第二晶种层的下伏部分。
一旦暴露，就可以执行对第二晶种层的暴露部分的移除工艺。在实施例中，可通过例如湿法刻蚀或干法刻蚀工艺来移除第二晶种层的暴露部分(例如，未被第一模塑穿孔301覆盖的那些部分)。举例来说，在干式刻蚀工艺中，可将第一模塑穿孔301用作掩模来朝向第二晶种层引导反应物。在另一实施例中，可喷涂刻蚀剂或以其它方式将刻蚀剂与第二晶种层接触，以便移除第二晶种层的暴露部分。在已刻蚀掉第二晶种层的暴露部分之后，第一重布线结构120的一部分暴露在第一模塑穿孔301之间。根据一些实施例，第一模塑穿孔301可形成为具有在约10微米与约100微米之间(例如约50微米)的第一宽度W1。然而，可使用任何合适的宽度。
转向图4，根据一些实施例，局部内连线器件(local interconnect device)401附接到第一重布线结构120。在一些实施例中，局部内连线器件401包括可用于与局部内连线器件401形成电连接的导电连接件403。图4中所绘示的局部内连线器件401具有形成在局部内连线器件401的单侧的导电连接件403，但在一些实施例中，局部内连线器件401可具有形成在两侧的导电连接件403。在一些实施例中，在附接之前，在每一导电连接件403上形成焊料材料405。图4绘示附接到第一载体衬底101的局部内连线器件401，但在其它实施例中，可附接两个或多于两个局部内连线器件401。根据一些实施例，可附接与局部内连线器件401类似的多个器件和/或多于一种的不同类型的局部内连线器件401。在一些实施例中，除了局部内连线器件401之外，其它类型的器件(例如下文所描述的电子器件410)也可附接到第一载体衬底101。
在一些实施例中，导电连接件403包括金属接垫或金属柱(例如铜柱)。导电连接件403可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，金属柱可以是无焊料的和/或具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部形成金属顶盖层。金属顶盖层可包含镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金、类似物或其组合，且可通过镀覆工艺来形成。在一些实施例中，导电连接件403的节距可在约20微米与约80微米之间，且导电连接件403的高度可在约2微米与约30微米之间。
在一些实施例中，形成在导电连接件403上的焊料材料405可以是球栅阵列封装(ball grid array，BGA)连接件、焊料球、受控塌陷晶粒连接(controlled collapse chipconnection，C4)凸块、微凸块(例如μbump)、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块或类似物。焊料材料405可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，焊料材料405通过首先经由蒸镀、电镀、印刷、焊料转移、植球或类似方法形成焊料层来形成。一旦已在导电连接件403上形成焊料层，就可以执行回焊以便使材料成形为期望形状。
可以(例如)使用例如拾放(pick-and-place)工艺将局部内连线器件401放置在第一重布线结构120上。在一些实施例中，一旦局部内连线器件401的焊料材料405与第一导电层201物理接触，就可以执行回焊工艺以将焊料材料405接合到第一导电层201，且由此将局部内连线器件401附接到第一载体衬底101。
在一些实施例中，局部内连线器件401包括形成在衬底411上方的电布线407的一个或多个层(例如，重布线层(redistribution layer，RDL)、金属化图案、金属线和内连线器件穿孔409或类似物)。在一些实施例中，包括电布线407的局部内连线器件401用于在封装中的其它器件(例如半导体器件、管芯、芯片或类似物)之间形成内连线或额外布线。在一些实施例中，局部内连线器件401包括一个或多个有源器件(例如，晶体管、二极管或类似物)和/或一个或多个无源器件(例如，电容器、电阻器、电感器或类似物)。在一些实施例中，局部内连线器件401包含电布线407且实质上不含有源器件或无源器件。在一些实施例中，局部内连线器件401可具有在约10微米与约100微米之间的厚度(不包含导电连接件403或焊料材料405的厚度)。在一些实施例中，局部内连线器件401可具有在约2毫米×2毫米与约80毫米×80毫米之间(例如约2毫米×3毫米或50毫米×80毫米)的侧向尺寸。根据一些实施例，内连线器件穿孔409可具有在约10微米与约50微米之间(例如约15微米)的第二宽度W2。然而，可利用任何合适的宽度。
可使用适用的制造工艺来形成局部内连线器件401。衬底411可以是例如半导体衬底(例如硅)，所述半导体衬底可以是掺杂的或未经掺杂的且可以是硅晶片或绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层或类似物。半导体衬底可包含：其它半导体材料，例如锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其它衬底，例如多层衬底或梯度衬底。
电布线407可由介电材料(例如低k介电材料)与导电材料(例如铜)的交替层以及将导电材料层内连的通孔形成，且可经由任何合适的工艺(例如沉积、镶嵌、双镶嵌或类似工艺)形成。举例来说，在一些实施例中，利用镶嵌工艺，其中利用光刻技术图案化和刻蚀相应介电层，以形成对应于金属化层和/或通孔的期望图案的沟槽。可以沉积可选扩散阻挡层和/或可选粘合层，且沟槽可填充导电材料。阻挡层的合适材料包含钛、氮化钛、钽、氮化钽或其它替代物，且导电材料的合适材料包含铜、银、金、钨、铝、其组合或类似物。在实施例中，可通过沉积铜或铜合金的晶种层且利用电镀铜或铜合金以填充沟槽来形成金属化层。化学机械平坦化(chemical mechanical planarization，CMP)可用于从相应介电层的表面移除多余导电材料且用于平坦化表面以供进行后续处理。
在一些实施例中，局部内连线器件401的电布线407可包括具有小于约0.6微米的节距的精细节距RDL。可例如使用上文所描述的单镶嵌和/或双镶嵌工艺来形成精细节距RDL。通过形成具有精细节距的电布线407，可增加局部内连线器件401中的电布线407的密度，由此改良局部内连线器件401的布线能力。根据一些实施例，局部内连线器件401可形成有内连线器件穿孔409。根据一些实施例，可通过首先在局部内连线器件401的衬底411中形成开口来形成内连线器件穿孔409。可使用一个或多个刻蚀工艺移除衬底411的材料来形成开口。一旦开口已形成，就可以沉积导电填充材料，以填充和/或过度填充衬底411中的开口。导电填充材料可以是例如用于形成如上文所论述的电布线407、第一模塑穿孔301、第一导电层201的导电材料或可以是任何其它合适的导电材料。一旦已沉积，就可以执行化学机械平坦化(CMP)工艺或一系列刻蚀，以平坦化内连线器件穿孔409与衬底411的表面，且随后可形成电布线407。
一旦局部内连线器件401已附接，就将第一底填充料413沉积在局部内连线器件401与第一介电层107之间的间隙中。第一底填充料413可以是例如模塑化合物、环氧树脂、底填充料、模塑底填充料(molding underfill，MUF)、树脂或类似物的材料。第一底填充料413可保护导电连接件403并且为局部内连线器件401提供结构支撑。在一些实施例中，第一底填充料413可在涂覆之后固化。
转向图5，根据一些实施例，使用第一包封体501包封局部内连线器件401和第一模塑穿孔301。可在模塑器件中执行包封(例如，CMC模塑)，所述模塑器件可包括顶部模塑部分和可与顶部模塑部分分离的底部模塑部分。当顶部模塑部分降低到邻近于底部模塑部分时，可针对第一载体衬底101、局部内连线器件401和第一模塑穿孔301形成模腔(moldingcavity)。
在包封工艺期间，顶部模塑部分可放置成邻近于底部模塑部分，从而将第一载体衬底101、局部内连线器件401和第一模塑穿孔301封闭在模腔内。一旦封闭，顶部模塑部分和底部模塑部分就可以形成气密密封(airtight seal)，以便控制气体从模腔流入和流出。一旦密封，就可以将第一包封体501放置在模腔内。第一包封体501可以是液态第一模塑化合物树脂，例如聚酰亚胺、PPS、PEEK、PES、环氧模塑化合物(epoxy molding compound，EMC)、耐热性晶体树脂、这些的组合或类似物。第一包封体501可在将顶部模塑部分与底部模塑部分对准之前放置在模腔内或者可经由注入端口注入到模腔中。
一旦已将第一包封体501放置到模腔中，就使得第一包封体501包封第一载体衬底101、局部内连线器件401和第一模塑穿孔301；可使第一包封体501固化以使第一包封体501硬化以用于进行保护。虽然精确的固化工艺至少部分地取决于为第一包封体501选择的特定材料，但在选择模塑化合物作为第一包封体501的实施例中，固化可经由例如在约100℃与约130℃之间(例如约125℃)的温度下将第一包封体501加热约60秒到约3600秒(例如约600秒)的工艺来进行。此外，起始剂和/或催化剂可包含在第一包封体501内，从而更好地控制固化工艺。
然而，本领域的普通技术人员将认识到，上文所描述的固化工艺仅仅是示范性工艺且并不意欲限制当前实施例。还可使用其它固化工艺，例如照射或甚至允许第一包封体501在环境温度下变硬。可使用任何合适的固化工艺，且所有这类工艺全部旨在包含在本文中所论述的实施例的范围内。
图5进一步示出根据一些实施例的对第一包封体501执行的平坦化工艺。可例如使用机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺、一系列刻蚀和其它移除工艺或类似工艺来执行平坦化工艺。平坦化工艺移除第一包封体501的多余部分，并暴露出局部内连线器件401的内连线器件穿孔409和第一模塑穿孔301。在一些实施例中，平坦化工艺可包括薄化技术(例如，研磨工艺)，所述薄化技术用于薄化第一包封体501且将局部内连线器件401的背侧降低到期望高度和/或用于暴露内连线器件穿孔409。在平坦化工艺之后，第一模塑穿孔301、局部内连线器件401和/或内连线器件穿孔409可具有与第一包封体501的表面齐平的表面。
转向图6，此图示出根据实施例的在形成第一背侧局部内连线结构720的初始步骤中形成第二介电层607。一旦局部内连线层520已形成，就在第一包封体501、局部内连线器件401、第一模塑穿孔301和/或内连线器件穿孔409上方形成第二介电层607。可使用上述适合于形成第一重布线结构120的第一介电层107的任何材料(例如，(PBO))以及任何沉积工艺(例如，旋转涂布工艺)来形成第二介电层607。在已形成第二介电层607之后，可形成穿过第二介电层607的第二开口609。可使用上述适合于在第一介电层107中形成开口109的任意光刻掩模和刻蚀工艺来形成第二开口609。
转向图7，此图示出根据一些实施例的形成第一背侧局部内连线结构720的第二导电层701。一旦已图案化形成第二开口609，就在第二介电层607上方及第二开口609中形成第二导电层701。第二导电层701可通过以下方式来形成：首先可通过使用上述适合于形成在第一导电层201中的第一晶种层(未绘示)的任意材料(例如，钛铜合金)和任意工艺(例如，化学气相沉积(CVD))来形成沉积第三晶种层(未绘示)。形成光刻胶(也未绘示)以覆盖第三晶种层，且随后图案化所述光刻胶以暴露第三晶种层的位于第二导电层701期望位置的那些部分。可使用适合于在第一晶种层上方形成光刻胶的任意材料及随后图案化所述光刻胶的任意工艺来在第三晶种层上方形成及图案化光刻胶。
一旦第三晶种层的部分在期望第二导电层701所处的位置中被光刻胶暴露，就在第三晶种层上方沉积导电材料。导电材料可包括上述适用于第一导电层201的任意材料(例如，铜)，且可使用适合于形成第一导电层201的任意工艺(例如，镀覆)来沉积。根据一些实施例，第二导电层701可形成为适用于第一导电层201的任何厚度(例如，5微米)。因而，第二导电层701的导电材料包括单一晶种层且具有从第二介电层607内的点到第二介电层607上方的点的连续材料。一旦第二导电层107已形成，就经由例如灰化的工艺移除光刻胶。此外，在移除光刻胶之后，可使用例如刻蚀工艺且将第二导电层701用作掩模来移除第三晶种层的先前被光刻胶覆盖的那些部分。第二介电层607和第二导电层701可在本文中统称为第一背侧局部内连线结构720。
通过形成第二导电层701作为通向第一模塑穿孔301的连接层，可减少来自局部内连线器件401的硅电流泄漏。此外，通过形成第二导电层701以及其相关联的第二介电层607，可避免在后续模塑工艺(例如透明模塑化合物(clear molding compound，CMC)模塑工艺)期间可能出现的凹陷问题(pitting issue)，同时仍能够在局部内连线器件401与随后形成的外部连接件(例如球栅阵列封装)之间提供电源和接地的布线。
一旦第一背侧局部内连线结构720已形成，就可以通过重复与用于形成第二介电层607和第二导电层701的那些步骤类似的步骤在第一背侧局部内连线结构720上方形成在金属化层的堆叠中彼此上覆的其它金属化层。可按需要重复这些步骤，以便将每一上覆金属化层电连接到下伏金属化层，且可按需要的频度重复，直到最上层金属化层已形成为止。在一些实施例中，第二介电层607和第二导电层701充当第一背侧局部内连线结构720的最上层金属化层。在实施例中，第一背侧局部内连线结构720可包括两个金属化层，但可利用任何合适数目的单独金属化层。
图8示出根据一些实施例的在第一背侧局部内连线结构720上方形成第二重布线层920的初始步骤中形成第二模塑穿孔806。可使用晶种层、光刻胶、光刻工艺和镀覆工艺以与上文所描述的用于形成第一模塑穿孔301的工艺类似的工艺在下伏金属化层的第二导电层701上方形成第二模塑穿孔806。根据一些实施例，第二模塑穿孔806可在第一模塑穿孔301上方形成为具有第三宽度W3，第三宽度在约10微米与约80微米之间，例如约30微米。在一些实施例中，第二模塑穿孔806的第三宽度W3与第一模塑穿孔301的第一宽度W1的比率可在约1:1与约0.6:1之间，例如约0.8:1。然而，可使用任何合适的宽度和任何合适的比率。
根据一些实施例，第二模塑穿孔806可在内连线器件穿孔409上方形成为具有第四宽度W4，第四宽度W4在约10微米与约50微米之间，例如约15微米。在一些实施例中，第二模塑穿孔806的第四宽度W4与内连线器件穿孔409的第二宽度W2的比率可以是约1:1。然而，可使用任何合适的宽度和任何合适的比率。
图9示出根据一些实施例的第二模塑穿孔806的包封和第一内连线结构100的第一外部连接件923的形成。一旦第二模塑穿孔806已形成，随后就可在第二模塑穿孔806上方形成第二包封体908。根据一些实施例，可使用介电层压工艺包封第二模塑穿孔806来形成第二包封体908，但可利用放置第二包封体908的任何合适方法，例如转移模塑或类似方法。在一些实施例中，可通过以下方式来执行层压工艺：首先将介电材料的层压片放置在第二模塑穿孔806和第一背侧局部内连线结构720的暴露表面上方。根据实施例，层压片可以是例如模塑化合物的介电材料。然而，也可使用其它合适的材料，可用于层压片的其它合适的材料包含(但不限于)味之素堆积膜(Ajinomoto build up film，ABF)、内部具有填充物(filler)或纤维的预浸渍(预浸体)材料、环氧树脂、酚酯、氰酸酯、苯酚、填充物、玻璃纤维、这些的组合或类似物。然而，还可使用任何合适的材料。一旦放置，介电层压片就经受用于将第二包封体908层压到第一背侧局部内连线结构720和第二模塑穿孔806的暴露表面的工艺条件(例如，温度、压力、时间)。一旦层压，就可执行薄化工艺，以平坦化第二包封体908和第二模塑穿孔806的表面。根据一些实施例，第二重布线层920可被形成为具有在约1微米与约50微米之间(例如约20微米)的厚度，但可使用任何合适的厚度。此外，第二模塑穿孔806和第二包封体908可在本文中统称为第二重布线结构930的金属化层。
此外，可在第二重布线层920上方形成其它金属化层，直到第二重布线结构930的最上层金属化层已形成为止。其它金属化层可通过以下步骤来形成：重复步骤以形成第二介电层607和第二导电层701作为另一金属化层和/或重复步骤以形成第二模塑穿孔806和第二包封体908作为另一金属化层。因而，提供了形成具有合适的数目及配置的金属化层的第二重布线结构930的第一背侧局部内连线结构720、第二重布线层920和任何其它金属化层。
一旦第二重布线结构930已形成，就可在第二重布线结构930上方形成第三钝化层921，以便为第二重布线结构930和其它下伏结构提供保护和隔离。第三钝化层921可以是聚苯并恶唑(PBO)，但可利用任何合适的材料，例如聚酰亚胺或聚酰亚胺衍生物。可使用例如旋转涂布工艺将第三钝化层921形成为具有约5微米至约25微米(例如约7微米)的厚度，但还可使用任何合适的方法和厚度。
图9进一步示出形成第一外部连接件923以与第二重布线结构930电接触。在实施例中，在已形成第三钝化层921之后，可形成穿过第三钝化层921的多个开口，以在用于形成第一外部连接件923的期望位置处暴露出第二重布线结构930中的最上层金属化层。可使用合适的光刻掩模和刻蚀工艺来形成开口，但可使用任何合适的工艺来暴露第二重布线结构930中的最上层金属化层。
在实施例中，第一外部连接件923可穿过第三钝化层921放置在最上层金属化层上，且可共同地形成包括例如焊料等共晶材料的球栅阵列封装(BGA)，但还可使用任何合适的材料。在一些实施例中，第一外部连接件923包括：第一凸块下金属925(under-bumpmetallization，UBM)，其形成为穿过第二重布线结构930上方的开口中的第三钝化层921；以及第一焊料凸块927，其形成在第一凸块下金属925上方。可经由一个或多个沉积和图案化工艺形成第一凸块下金属925。在一些实施例中，第一凸块下金属化925可通过以下步骤来形成：例如首先在第三钝化层921上方形成晶种层，且随后图案化所述晶种层以保留用于形成第一外部连接件923的区域中的晶种层。晶种层可使用上文所论述的用于形成晶种层的材料中的任何一种和工艺中的任何一个来沉积和图案化。一旦晶种层已形成，就可在图案化晶种层上方形成第一凸块下金属925。在一些实施例中，第一凸块下金属925包含三个导电材料层，例如钛层、铜层和镍层。可利用材料和层的其它布置(例如铬/铬铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置)来形成第一凸块下金属925。可用于第一凸块下金属925的任何合适的材料或材料层全部旨在包含在当前申请的范围内。可使用一个或多个镀覆工艺(例如电镀或无电镀覆工艺)来形成第一凸块下金属925的导电材料(例如，层)，但可交替地使用其它形成工艺，例如溅镀、蒸镀或PECVD工艺。一旦第一凸块下金属925的导电材料已形成，就可以例如通过灰化来移除光刻胶层的部分。一旦光刻胶已移除，就可以通过将第一凸块下金属化925用作掩模的刻蚀工艺来移除晶种层的暴露部分。
在第一外部连接件923是第一焊料凸块927的实施例中，第一外部连接件923可使用落球方法(例如直接落球工艺(direct ball drop process))由焊料形成。第一焊料凸块927还可通过以下步骤来形成：首先经由任何合适的方法(例如蒸镀、电镀、印刷或焊料转移)形成锡层，且随后执行回焊以便将材料成形为期望的凸块形状。
图10示出根据一些实施例的将中介物结构1000附接到第一内连线结构100。中介物结构1000向第一内连线结构100提供额外布线和稳定性。举例来说，中介物结构1000可减少第一内连线结构100的翘曲，尤其是对于具有较大面积(例如，大于约90平方毫米)的内连线结构。
根据一些实施例，中介物结构1000可以是例如中介物连接器件或“半成品衬底”且可不含有源器件。在一些实施例中，中介物结构1000包括核心(core)衬底1001、第一布线结构1003和第二布线结构1005，第一布线结构1003和第二布线结构1005位于核心衬底1001的相对两侧。核心衬底1001可包含以下材料：例如，味之素堆积膜(ABF)、预浸渍复合物纤维(预浸体)材料、环氧树脂、模塑化合物、环氧模塑化合物、玻璃纤维增强树脂材料、印刷电路板(printed circuit board，PCB)材料、二氧化硅填充物、聚合物材料、聚酰亚胺材料、纸、玻璃纤维、无纺玻璃织物(non-woven glass fabric)、玻璃、陶瓷、其它层压板、类似物或其组合。在一些实施例中，核心衬底1001可以是双侧覆铜箔层压板(copper-clad laminate，CCL)衬底或类似物。根据一些实施例，核心衬底1001可具有约30微米至约2000微米(例如约500微米或约1200微米)的厚度。
中介物结构1000可更包括延伸穿过核心衬底1001的衬底穿孔1007(through-substrate vias，TSV)。第一布线结构1003、第二布线结构1005和衬底穿孔1007提供额外电布线和内连线。第一布线结构1003和第二布线结构1005可包含一个或多个布线层1009和一个或多个介电层1011。在一些实施例中，布线层1009和衬底穿孔1007包括铜、镍、铝、其它导电材料、其组合和类似物的一个或多个层。尽管将中介物结构1000示出为具有两个布线结构(其中布线结构中的每一个在核心衬底1001的每一侧包括三个介电层1011和四个布线层1009)，但根据实施例，中介物结构1000可具有任何合适数目的介电层1011和布线层1009。此外，中介物结构1000可具有形成在核心衬底1001的任一侧的更多或更少的介电层1011和布线层1009。
在一些实施例中，核心衬底1001中的用于衬底穿孔1007的开口可填充有填充物材料1013。填充物材料1013可为衬底穿孔1007的导电材料提供结构支撑和保护。在一些实施例中，填充物材料1013可以是例如模塑材料、环氧树脂、环氧模塑化合物、树脂等材料；以及包含单体或低聚物的材料，例如丙烯酸聚氨酯、橡胶改性的丙烯酸环氧树脂或多功能单体、其组合或类似物。在一些实施例中，填充物材料1013可包含颜料或染料(例如，用于颜色)，或包含改变流变性(rheology)、改良粘合性或影响填充物材料1013的其它特性的其它填充物和添加剂。在一些实施例中，衬底穿孔1007的导电材料可完全填充衬底穿孔1007，从而省去了填充物材料1013。
在一些实施例中，中介物结构1000可包含形成在中介物结构1000的一侧或多侧的钝化层1015。钝化层1015可以是例如氮化物、氧化物、聚酰亚胺、低温聚酰亚胺、阻焊剂、其组合或类似物的材料。一旦形成，就可以(例如，使用合适的光刻和刻蚀工艺)图案化钝化层1015以暴露第一布线结构1003和第二布线结构1005的布线层1009的一些部分。
图10进一步示出根据一些实施例的将中介物结构1000放置成与第一内连线结构100电连接。可使用例如拾放工艺将中介物结构1000放置成与第一内连线结构100的第一外部连接件923物理接触。中介物结构1000可放置成使得布线结构(例如，第一布线结构1003)的最顶部布线层的暴露区与第一内连线结构100的第一外部连接件923中的对应第一外部连接件对准。一旦形成物理接触，就可以利用回焊工艺将第一内连线结构100的第一外部连接件923接合到中介物结构1000。在一些实施例中，代替在第一内连线结构100上形成的第一外部连接件923或除了在第一内连线结构100上形成的第一外部连接件923之外，在中介物结构1000上形成外部连接件。在一些实施例中，第一外部连接件923并未形成在第一内连线结构100上，且使用直接接合技术(例如热压缩接合技术)将中介物结构1000接合到第一内连线结构100。
图10进一步示出沿着中介物结构1000的侧壁以及在中介物结构1000与第一内连线结构100之间的间隙中沉积第二底填充料1017。第二底填充料1017可以是例如模塑化合物、环氧树脂、底填充料、模塑底填充料(MUF)、树脂或类似物的材料。第二底填充料1017可保护第一外部连接件923并为第一内连线结构100提供结构支撑。根据一些实施例，第二底填充料1017也可沿着第一内连线结构100的侧壁形成。在一些实施例中，第二底填充料1017可在沉积之后固化。
转向图11，将第一载体衬底101剥离，以分离(或“剥离”)第一载体衬底101。根据一些实施例，随后将结构翻转，并将中介物结构1000的与第一内连线结构100相对的一侧附接到第二载体衬底1101。在一些实施例中，所述剥离包含在第一载体衬底101上的释放层103上投射光(例如激光或UV光)以使得释放层103在光的热量下分解，且可移除第一载体衬底101。第二载体衬底1101可以是与上文针对第一载体衬底101所描述的那些载体衬底类似的载体衬底。举例来说，第二载体衬底1101可以是晶片或面板。可在第二载体衬底1101上形成另一释放层(未绘示)，以便将结构附接到第二载体衬底1101。在附接之后，可对第一内连线结构100执行可选平坦化工艺(例如，研磨工艺或CMP工艺)，以移除聚合物层105且暴露第一导电层201的接触区域1103。
转向图12，此图示出在图11中所绘示的接触区域1103上方形成第二外部连接件1201。根据一些实施例，第二外部连接件1201包括形成在第一导电层201上且电连接到所述第一导电层201的第二凸块下金属1203(UBM)和第二焊料凸块1205。
在一些实施例中，第二凸块下金属1203可通过例如以下步骤来形成：首先在第一介电层107上方和在接触区域1103上形成晶种层，且随后图案化所述晶种层以使晶种层保留在用于形成第二外部连接件1201的区域中。可使用上文所论述的用于形成晶种层的材料中的任何一种和工艺中的任何一个来沉积和图案化晶种层。一旦晶种层已形成，就可在图案化晶种层上方形成第二凸块下金属1203。在一些实施例中，第二凸块下金属1203包含三个导电材料层，例如钛层、铜层和镍层。也可使用材料和层的其它布置，例如铬/铬铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，以用于形成第二凸块下金属1203。可用于第二凸块下金属1203的任何合适的材料或材料层全部旨在包含在当前申请的范围内。可使用一个或多个镀覆工艺(例如电镀或无电镀覆工艺)来形成第二凸块下金属1203的导电材料(例如，层)，但可交替地使用其它形成工艺，例如溅镀、蒸镀或PECVD工艺。一旦第二凸块下金属1203的导电材料已形成，就可以例如通过灰化来移除光刻胶层的部分。一旦光刻胶已移除，就可通过将第二凸块下金属1203用作掩模的刻蚀工艺来移除晶种层的暴露部分。
仍参考图12，在第二凸块下金属1203上方形成第二焊料凸块1205。在一些实施例中，第二焊料凸块1205可以是受控塌陷晶粒连接(C4)凸块、微凸块(例如，μbump)、球栅阵列封装(BGA)连接件、焊料球、无电镀镍钯浸金技术(ENEPIG)形成的凸块或类似物。第二焊料凸块1205可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合的导电材料。在一些实施例中，第二焊料凸块1205通过以下方式来形成：首先经由蒸镀、电镀、印刷、焊料转移、植球或类似方法形成焊料层。一旦焊料层已形成在第二凸块下金属1203上，就可执行回焊以便将材料成形为期望形状。
根据一些实施例，第二外部连接件1201被形成为具有受控塌陷晶粒连接(C4)凸块和微凸块两者。在此实施例中，受控塌陷晶粒连接(C4)凸块可形成为具有在约60微米与约180微米之间(例如约90微米)的第一节距P1，且微凸块可形成为具有在约15微米与约50微米之间(例如约32微米)的第二节距P2。因而，第一系统内连线封装1200可形成为具有带有精细节距(pitch)的外部连接件。
还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对3D封装或3DIC器件进行验证测试。测试结构可包含例如形成在重布线层中或衬底上的测试衬垫，所述测试结构允许测试3D封装或3DIC、使用探针和/或探针卡，和类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构和方法可与并入已知良好管芯的中间验证的测试方法结合使用以提高成品率并降低成本。
转向图13和14，这些图示出根据另一实施例的形成第二内连线结构1540的中间步骤。第二内连线结构1540与第一内连线结构100类似；然而，第二内连线结构1540包括与局部内连线层520邻近的第二背侧局部内连线结构1420，而不是第一背侧局部内连线结构720。图13和图14分别与图6和图7类似。然而，图13和图14涉及在图5的局部内连线层520上方形成第二背侧局部内连线结构1420，而图6和图7涉及在图5的局部内连线层520上方形成第一背侧局部内连线结构720。
特定来说，图13示出在形成第二背侧局部内连线结构1420的初始步骤中，在局部内连线层520的第一模塑穿孔301和内连线器件穿孔409上方形成导通孔插塞1301。导通孔插塞1301可使用晶种层、光刻胶、光刻工艺和镀覆工艺以与上文所描述的用于形成第一模塑穿孔301和/或第二模塑穿孔806的工艺类似的工艺形成在第一模塑穿孔301上方。根据一些实施例，导通孔插塞1301可在第一模塑穿孔301上方形成为具有第五宽度W5，第五宽度在约5微米与约70微米之间，例如约25微米。在一些实施例中，导通孔插塞1301的第五宽度W5与第一模塑穿孔301的第一宽度W1的比率可以在约0.5:1与约0.875:1之间，例如约0.833:1。根据一些实施例，导通孔插塞1301可在内连线器件穿孔409上方形成为具有第六宽度W6，第六宽度W6在约5微米与约40微米之间，例如约10微米。在一些实施例中，导通孔插塞1301的第六宽度W6与内连线器件穿孔409的第二宽度W2的比率可以在约0.5:1与约0.8:1之间，例如约0.67:1。然而，可使用任何合适的宽度和任何合适的比率。
图14示出根据一些实施例的在导通孔插塞1301和局部内连线层520的暴露表面上方形成第三包封体1401。可使用与上文所描述的用于形成第二包封体908的工艺类似的工艺中的介电层压片、层压工艺、工艺条件(例如，温度、压力、时间)和薄化工艺或任何其它合适的工艺来形成第三包封体1401。根据一些实施例，第三包封体1401可被形成为具有在约1微米与约50微米之间(例如约5微米)的厚度，但可使用任何合适的厚度。因而，根据一些实施例，导通孔插塞1301和第三包封体1401形成第二背侧局部内连线结构1420。
图14另外示出在导通孔插塞1301上方形成第三导电层1403和形成第二模塑穿孔806。在实施例中，第三导电层1403可以与上文关于图7所描述的第二导电层701类似的方式且使用与所述第二导电层701类似的材料形成。举例来说，在第三包封体1401和导通孔插塞1301的顶部上形成晶种层，形成光刻胶并图案化所述光刻胶，在晶种层的暴露部分上镀覆第三导电层1403的材料，移除光刻胶，且随后刻蚀掉晶种层的暴露部分。然而，可利用任何合适的方法和材料来形成第三导电层1403。
一旦第三导电层1403已形成，就可在第三导电层1403上形成第二模塑穿孔806。在实施例中，第二模塑穿孔806可如上文关于图8所描述那样来形成。举例来说，沉积晶种层(或者将第三导电层1403用作晶种层)，放置光刻胶并图案化所述光刻胶，使用镀覆工艺来镀覆第二模塑穿孔806的材料，移除光刻胶，且移除晶种层(如果存在)。然而，可利用任何合适的方法或材料来形成第二模塑穿孔806。
此外，在第二模塑穿孔806已形成之后，可形成第二重布线层920的其余部分。举例来说，在实施例中，可在第二模塑穿孔806和第三导电层1403两者上方形成第二包封体908，且可薄化第二包封体908、第二模塑穿孔806和第三导电层1403，以形成第二重布线层920。
另外，一旦第二重布线层920已形成，就可以形成期望的任何其它金属化层，以制造具有第二背侧局部内连线结构1420(而不是第一背侧局部内连线结构720)的第三重布线结构1530。在第三重布线结构1530已形成之后，可在第二背侧局部内连线结构1420上方形成第三钝化层921和第一外部连接件923。因而，根据一些其它实施例，可形成具有第三重布线结构1530的第二内连线结构1540。
通过以此方式形成第二背侧局部内连线结构1420，提供有助于减少来自局部内连线器件401的硅电流泄漏的另一种方法。此外，这种工艺能够减少这种泄漏，同时仍在局部内连线器件401与随后形成的外部连接器(例如球栅阵列封装)之间提供电源和接地的布线。
图15示出根据另一实施例的包括第二内连线结构1540的第二内连线封装1500。图15与图12类似；然而，图15示出第二内连线结构1540附接到中介物结构1000，而不是第一内连线结构100。在实施例中，第二内连线结构1540可附接到如上文关于图10所描述的中介物结构1000。然而，可利用任何合适的附接或接合工艺。
图16示出根据一些实施例的系统封装1600。根据一些实施例，系统封装1600包括第一系统内连线封装1200、安装到第一系统内连线封装1200的半导体器件1601和与半导体器件1601相对地接合到第一系统内连线封装1200的第三外部连接件1605的放大视图。
可使用拾放工艺和与上述用于附接中介物结构1000的工艺类似的接合技术将半导体器件1601(例如系统级封装(System-in-Package，SiP)器件)安装到第二外部连接件1201。根据一些实施例，使用回焊工艺将半导体器件1601的接触垫1603接合到第二外部连接件1201。在其它实施例中，第二外部连接件1201并未形成在第一系统内连线封装1200上，且使用直接接合技术(例如热压缩接合技术或管芯到管芯精细线连接)将半导体器件1601接合到第一系统内连线封装1200。因而，第一系统内连线封装1200(或第二内连线封装1500)可用于超大集成扇出(integrated fan out，InFO)衬底技术应用中。
一旦半导体器件1601已接合到第一系统内连线封装1200，就可在半导体器件1601与第一系统内连线封装1200的上部表面(例如，第一介电层107)之间的间隙中形成第三底填充料1611。第三底填充料1611可使用上述用于形成第一底填充料413或第二底填充料1017的底填充料材料、沉积工艺和固化工艺来形成。
此外，可在中介物结构1000上方形成第三外部连接件1605，以用于系统封装1600的外部连接。第三外部连接件1605可通过以下步骤来形成：首先使用与上述用于移除第一载体衬底101的剥离工艺类似的剥离工艺将第二载体衬底1101与第一系统内连线封装1200剥离。第三外部连接件1605可包括第三凸块下金属(UBM)(例如第三UBM 1607)和形成在第三UBM 1607上方的第三焊料凸块1609。第三凸块下金属(UBM)(例如第三UBM 1607)和第三焊料凸块1609可使用与用于形成第一凸块下金属化925和第一焊料凸块927的那些材料和工艺类似的材料和工艺来形成。第三外部连接件1605可形成在中介物结构1000的与第一内连线结构100相对的一侧上。此外，第三外部连接件1605可在附接半导体器件1601之前形成或在附接半导体器件1601之后形成。
通过利用本文中所呈现的构思，例如局部硅内连线(local siliconinterconnect，LSI)的局部内连线器件和衬底穿孔(TSV)嵌入到例如具有紧凑封装结构的集成衬底上系统(SoIS)中。根据一些实施例，LSI器件可运用衬底穿孔集成嵌入到SoIS技术中，从而为SoIS器件中的衬底(substrate，SBT)技术的超大集成扇出(InFO)提供管芯到管芯精细线连接布置。此外，可使用光刻或光刻胶限定的通孔来形成衬底穿孔(TSV)连接层，以向球栅阵列封装(BGA)连接接口提供嵌入式局部硅内连线(embedded local siliconinterconnect，eLSI)电源和接地(power and ground，P/G)输出。因而，当在(SoIS)器件内提供管芯到管芯接口时，避免了eLSI硅电流泄漏和压缩模塑化合物凹陷问题。
根据实施例，一种方法包含：在载体衬底上方沉积第一介电层；在第一介电层上方沉积第一导电层；在第一导电层上方形成第一穿孔；将局部内连线器件附接到邻近于第一穿孔的第一导电层；将局部内连线器件和第一穿孔包封于第一模塑化合物中；在局部内连线器件和第一模塑化合物上方形成第二介电层；在局部内连线器件的内连线穿孔上方形成第二穿孔；在第一穿孔上方形成第三穿孔；以及将第三穿孔和第二穿孔包封于第二模塑化合物中。在实施例中，所述方法更包含：在第二介电层中形成开口以暴露内连线穿孔；以及至少部分地在第二开口中沉积第二导电层。在实施例中，形成第一穿孔包括将导电填充材料镀覆到图案化光刻胶中。在实施例中，所述方法更包含：在第二模塑化合物上方沉积第二导电层，且所述第二导电层与第二穿孔和第三穿孔电连接。在实施例中，包封第三穿孔和第二穿孔包括层压第二模塑化合物。在实施例中，所述方法更包含：在第一介电层的与局部内连线器件相对的一侧上形成与第一导电层连接的第一外部接触件。在实施例中，所述方法更包含：在包封局部内连线器件之后薄化局部内连线器件。
根据另一实施例，一种方法包含：在衬底上方形成第一金属化层；将局部内连线器件接合到第一金属化层；将局部内连线器件包封于第一模塑化合物中；在局部内连线器件和第一模塑化合物上方形成背侧重布线层，所述背侧重布线层电耦接到局部内连线器件的穿孔；在背侧重布线层上方形成第二导通孔；以及将第二导通孔和背侧重布线层包封于第二模塑化合物中。在实施例中，形成背侧重布线层更包含：形成通孔；运用介电材料包封通孔；以及形成与通孔和介电材料两者物理接触的导电线。在实施例中，包封通孔至少部分地运用层压工艺来执行。在实施例中，形成背侧重布线层更包括沉积介电材料，在介电材料中形成第二开口以暴露局部内连线器件的穿孔，以及至少部分地在第二开口内沉积金属层。在实施例中，形成第二导通孔更包含：图案化位于局部内连线器件和第一模塑化合物上方的光刻胶；将导电材料镀覆到光刻胶中；以及移除光刻胶。在实施例中，所述方法更包含在第一金属化层上形成第三导通孔，其中包封局部内连线器件包封第三导通孔。在实施例中，包封第二导通孔包括层压工艺。在实施例中，所述方法更包含：形成与第二导通孔电连接的第一外部连接；将中介物结构接合到第一外部连接；以及形成与第一金属化层的第二外部连接。
根据又另一实施例，一种半导体器件包含：第一重布线层；位于第一重布线层上方的第一模塑化合物；嵌入在第一模塑化合物中且电耦接到第一重布线层的局部内连线器件；位于局部内连线器件上方且电耦接到局部内连线器件的第一穿孔的第二重布线层；位于第二重布线层上方的第二模塑化合物；嵌入在第二模塑化合物中且电耦接到第二重布线层的第二穿孔；通过第一重布线层电耦接到局部内连线器件的第一外部连接件；以及通过第二穿孔电耦接到局部内连线器件的第二外部连接件。在实施例中，第二重布线层包括单一晶种层。在实施例中，第二重布线层包括第三模塑化合物，所述第三模塑化合物不同于第一模塑化合物。在实施例中，所述半导体器件更包含附接到第一外部连接件的封装器件。在实施例中，封装器件是接合到第一外部连接件的管芯到管芯(die-to-die)。
前文概述若干实施例的特征以使本领域的技术人员可更好地理解本公开的各个方面。本领域的技术人员应了解，其可易于使用本公开作为设计或修改用于进行本文中所引入的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础本领域的技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (1)

1.一种半导体器件的制造方法，包括：
在载体衬底上方沉积第一介电层；
在所述第一介电层上方沉积第一导电层；
在所述第一导电层上方形成第一穿孔；
将局部内连线器件附接到邻近于所述第一穿孔的所述第一导电层；
将所述局部内连线器件和所述第一穿孔包封于第一模塑化合物中；
在所述局部内连线器件和所述第一模塑化合物上方形成第二介电层；
在所述局部内连线器件的内连线穿孔上方形成第二穿孔；
在所述第一穿孔上方形成第三穿孔；以及
将所述第三穿孔和所述第二穿孔包封于第二模塑化合物中。
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