JP6744202B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば半導体チップなどの複数の半導体部品がインターポーザを介して互いに電気的に接続された半導体装置に好適に利用できるものである。
第１樹脂絶縁層にＩＣチップが内蔵され、第１樹脂絶縁層上に第２樹脂絶縁層が形成され、第１樹脂絶縁層と第２樹脂絶縁層との界面に第３導体層よりも厚い第２導体層が配置されたプリント配線板が、特開２０１２−２３８８０４号公報（特許文献１）に記載されている。
また、ストリップ線路と、該ストリップ線路を包囲するように形成された誘電体層と、該誘電体層を上下から挟む２つのグランド線路と、該両グランド線路間を導通接続するとともに、前記誘電体層を左右から挟む２つの長孔状ビア導体とからなる伝送線路を形成した配線基板が、特開２００１−０１６００７号公報（特許文献２）に記載されている。
特開２０１２−２３８８０４号公報 特開２００１−０１６００７号公報
例えば２．５次元（２．５Ｄ）実装においては、メモリチップとロジックチップとがインターポーザに形成された複数の引き出し配線を介して電気的に接続される。しかし、チップ間の配線密度には制約があることから、インターポーザの各基板層に形成されるチップ間の引き出し配線の数が制限される。このため、インターポーザに形成されるチップ間の引き出し配線の全体数を増やすためには基板層の数を増やす必要があり、半導体装置の低コスト化が図れないという課題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置はインターポーザを備え、インターポーザは、第１配線層、第１配線層よりもインターポーザの下面の近くに配置された第２配線層、第１配線層よりもインターポーザの下面の近くに配置された第３配線層、および第１配線層と第２配線層との間に配置され、かつ、第１配線層と第３配線層との間に配置された第４配線層を含む。さらに、インターポーザは、第１配線層からなる第１ランド電極および第２ランド電極、第２配線層からなる第３ランド電極、並びに第３配線層からなる第４ランド電極を含む。さらに、インターポーザは、第４配線層を貫通し、一端が第１ランド電極に接続し、他端が第３ランド電極に接続する第１貫通電極、および第４配線層を貫通し、一端が第２ランド電極に接続し、他端が第４ランド電極に接続する第２貫通電極を含む。そして、第４配線層によって形成された複数の配線の一部が第１貫通電極と第２貫通電極との間に配置されている。
一実施の形態によれば、半導体装置の低価格化および高信頼度化を図ることができる。
実施の形態１による半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ−Ａ線に沿った断面図である。 実施の形態１による半導体装置の第１変形例の断面図である。 実施の形態１による半導体装置の第２変形例の断面図である。 図１、図２および図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。 図３に示す互いに隣り合う半導体チップの間の領域の拡大断面図である。 比較例によるインターポーザに備わる各配線層の一部のレイアウトを示す平面図である。 比較例によるインターポーザの断面図であり、図８に矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。 インターポーザに備わる各配線層のレイアウトルールの一例をまとめた図である。 実施の形態１によるインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。 実施の形態１によるインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。 実施の形態１によるインターポーザの断面図であり、図１１Ａおよび図１１Ｂに矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。 比較例によるインターポーザに備わるビア配線およびビアランドの構造、並びに実施の形態１によるインターポーザに備わるビア配線およびビアランドの構造を模式的に示す断面図である。 （ａ）および（ｂ）は、実施の形態１によるインターポーザの製造工程を説明する断面図である。 比較例によるシリコンインターポーザに備わる各配線層の一部のレイアウトを示す平面図である。 比較例によるシリコンインターポーザの断面図であり、図１５に矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。 シリコンインターポーザに備わる各配線層のレイアウトルールの一例をまとめた図である。 実施の形態２によるシリコンインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。 実施の形態２によるシリコンインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。 実施の形態２によるシリコンインターポーザの断面図であり、図１８Ａおよび図１８Ｂに矢印で示す（１）、（２）、（３）および（３´）にそれぞれ沿った断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態においては、説明上の方向として、Ｘ方向、Ｙ方向およびＺ方向を用いる。Ｘ方向とＹ方向とは互いに直交し、水平面を構成する方向であり、Ｚ方向は水平面に対して鉛直の方向である。
また、以下の実施の形態で用いる断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１では、複数の半導体部品が、インターポーザを介して互いに電気的に接続した半導体装置の例として、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料からなるビルドアップ基板を用いたインターポーザ（以下、単にインターポーザという。）に、複数の半導体チップが搭載された実施の形態を取り上げて説明する。詳しくは、本実施の形態１において例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップのメモリ回路の動作を制御する制御回路や演算処理回路が形成されたロジックチップとを有する。また、メモリチップとロジックチップとは、インターポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。このように一つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。
＜半導体装置の概要＞
まず、図１〜図６を用いて本実施の形態１による半導体装置の構造の概要について説明する。図１は、本実施の形態１による半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。図３は、図１のＡ−Ａ線に沿った断面図である。図４は、本実施の形態１による半導体装置の第１変形例の断面図である。図５は、本実施の形態１による半導体装置の第２変形例の断面図である。図６は、図１、図２および図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
なお、図２〜図５では、見易さのため、端子数を少なくして示している。しかし、端子の数は、図２〜図５に示す態様の他、種々の変形例がある。例えば図２に示す半田ボール１１の数は、図２に示す数よりも多くても良い。また、例えば図３に示す複数の半導体チップ３０の端子数は、例えばそれぞれ１０００個を超えるような数である。
また、本実施の形態１では、図３、図４および図５に示す配線基板１０およびインターポーザ２０Ａのそれぞれが複数の配線層を有している。しかし、図３、図４および図５では、見易さのため、各配線層に形成された複数の配線のうちの一部を模式的に示している。また、図６に示す例では、半導体装置ＰＫＧ１が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。
図１および図３に示すように、本実施の形態１による半導体装置ＰＫＧ１は、配線基板（パッケージ基板）１０、配線基板１０上に搭載されたインターポーザ（中継基板）２０Ａ、およびインターポーザ２０Ａ上に搭載された複数の半導体チップ（半導体部品）３０を有する。複数の半導体チップ３０は、インターポーザ２０Ａ上に並べて搭載されている。
なお、本実施の形態１では、インターポーザ２０Ａ上に複数の半導体チップ３０が並べて搭載される例を取り上げて説明する。しかし、インターポーザ２０Ａ上に搭載される半導体部品は、半導体チップ３０には限定されず、種々の変形例がある。例えば複数の半導体チップが積層された半導体チップ積層体（半導体部品）または半導体チップが配線基板などの配線材に搭載された半導体パッケージ（半導体部品）を、インターポーザ２０Ａ上に搭載される複数の半導体チップ３０のそれぞれ、または複数の半導体チップ３０のうちの一部と置き換えても良い。
詳しくは、本実施の形態１では、インターポーザ２０Ａに搭載される複数の半導体部品として、複数の半導体部品のうちの一つが、メモリ回路を備えるメモリチップ３０Ａであり、他の一つが、上記メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂである例を取り上げて説明する。
しかし、例えば図４に示す半導体装置ＰＫＧ２のように、図３に示すメモリチップ３０Ａに代えて、複数枚のメモリチップ３０Ａが積層された積層体をインターポーザ２０Ａ上に搭載しても良い。
また、例えば図５に示す半導体装置ＰＫＧ３のように、ＣＰＵ（Central Processing Unit）やＧＰＵ（GraphicsProcessing Unit）などが形成されたホストコントローラチップ３０Ｃと、テスト機能やメモリセルリベア機能などを備えたロジックチップ３０Ｄと、ロジックチップ３０Ｄ上に貫通ビア技術を使用して積層された複数のメモリチップ３０Ｅとをインターポーザ２０Ａ上に搭載しても良い。
また、図示は省略するが、図３に示すメモリチップ３０Ａに代えて、１枚または複数枚のメモリチップ（およびコントローラチップ）が配線基板（パッケージ基板）に電気的に接続され、配線基板に複数の外部端子が形成されている半導体パッケージをインターポーザ２０Ａ上に搭載しても良い。
また、図２に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面（面、実装面）１０ｂには、半導体装置ＰＫＧ１の外部端子である複数の半田ボール（外部端子）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子、半田接続用パッド）１２（図３参照）に接続されている。
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
また、図３に示すように、配線基板１０は、インターポーザ２０Ａを介して複数の半導体チップ３０が搭載された上面（面、チップ搭載面）１０ｔ、上面１０ｔとは反対側の下面１０ｂ、および上面１０ｔと下面１０ｂとの間に配置された側面１０ｓを有する。また、配線基板１０は、図１に示すように平面視において四角形の外形形状を成す。
また、図３に示すように、インターポーザ２０Ａは、複数の半導体チップ３０が搭載された上面（面、チップ搭載面）２０ｔ、上面２０ｔとは反対側の下面（面、実装面）２０ｂ、および上面２０ｔと下面２０ｂとの間に配置された側面２０ｓを有する。また、インターポーザ２０Ａは、図１に示すように平面視において四角形の外形形状を成す。
また、図３に示すように、複数の半導体チップ３０のそれぞれは、表面（主面、上面）３０ｔ、表面３０ｔとは反対側の裏面（主面、下面）３０ｂ、および表面３０ｔと裏面３０ｂとの間に位置する側面３０ｓを有する。また、複数の半導体チップ３０のそれぞれは、図１に示すように平面視において四角形の外形形状を成す。
本実施の形態１では、複数の半導体チップ３０のうちの一つは、メモリ回路を備えるメモリチップ３０Ａであり、他の一つは、上記メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂである。また、本実施の形態１では、メモリチップ３０Ａおよびロジックチップ３０Ｂのそれぞれは、インターポーザ２０Ａに直接的に接続されている。言い換えれば、メモリチップ３０Ａとインターポーザ２０Ａとの間、およびロジックチップ３０Ｂとインターポーザ２０Ａとの間には、基板や他のチップ部品が挿入されていない。
また、図６に示すように、本実施の形態１による半導体装置ＰＫＧ１は、ロジックチップ３０Ｂとメモリチップ３０Ａとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ３０Ａは、ロジックチップ３０Ｂとの間で通信するデータを記憶する主記憶回路（記憶回路）を備えている。また、ロジックチップ３０Ｂは、メモリチップ３０Ａの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図６では、一例として演算処理回路または制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。
ただし、コア回路ＣＯＲＥ１に含まれる回路は、上記以外の回路が含まれていても良い。例えばロジックチップ３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、メモリチップ３０Ａの主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。
また、ロジックチップ３０Ｂには、外部機器４０との間で信号の入出力を行う外部インタフェース回路（入出力回路、外部入出力回路）ＩＦ１が形成されている。外部インタフェース回路ＩＦ１には、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが接続される。また、外部インタフェース回路ＩＦ１は、コア回路ＣＯＲＥ１とも接続され、コア回路ＣＯＲＥ１は、外部インタフェース回路ＩＦ１を介して外部機器４０との間で信号を伝送することができる。
また、ロジックチップ３０Ｂには、内部機器（例えばメモリチップ３０Ａ）との間で信号の入出力を行う内部インタフェース回路（入出力回路、内部入出力回路）ＩＦ２が形成されている。内部インタフェース回路ＩＦ２には、データ信号を伝送するデータ線（信号線）ＤＱ、並びにアドレス信号およびコマンド信号などの制御用のデータ信号を伝送する制御信号線（信号線）ＣＭＤが接続されている。データ線ＤＱおよび制御信号線ＣＭＤはそれぞれ、メモリチップ３０Ａの内部インタフェース回路ＩＦ２に接続されている。
また、ロジックチップ３０Ｂには、コア回路ＣＯＲＥ１および入出力回路を駆動するための電位が供給される電源回路ＤＲＶ１を備えている。図６に示す例では、電源回路ＤＲＶ１には、電源電位を供給する電源線ＶＤ１と、基準電位を供給する基準電位線ＶＳ１とが接続されている。また、内部インタフェース回路ＩＦ２には、駆動電位を供給する電源線ＶＤ３と、基準電位を供給する基準電位線ＶＳ１とが接続されている。
図６に示す例では、コア回路ＣＯＲＥ１または入出力回路を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源５０から供給される。
なお、図６では、一対の電源線ＶＤ１と基準電位線ＶＳ１がロジックチップ３０Ｂに接続される例を示しているが、ロジックチップ３０Ｂに電位を供給する方式は、上記以外に種々の変形例がある。例えば電源回路ＤＲＶ１に、ロジックチップ３０Ｂの外部インタフェース回路ＩＦ１を駆動する電圧が供給される外部インタフェース用電源回路と、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１を駆動する電圧が供給されるコア用電源回路とが含まれていても良い。また、電源回路ＤＲＶ１に、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電圧が供給される内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ３０Ｂには、互いに異なる複数の電源電位を供給する複数の電源線ＶＤ１が接続される。
また、図６に示す基準電位線ＶＳ１に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１に供給される電位は、接地電位以外の電位であっても良い。
ロジックチップ３０Ｂのように、ある装置またはシステムの動作に必要な回路が一つの半導体チップ３０に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップ３０Ｂに図６に示す主記憶回路を形成すれば、ロジックチップ３０Ｂ、１枚でシステムを構成することができる。しかし、動作させる装置またはシステムに応じて、必要な主記憶回路の容量は異なる。
そこで、ロジックチップ３０Ｂとは別の半導体チップ３０、すなわち、メモリチップ３０Ａに主記憶回路を形成することで、ロジックチップ３０Ｂの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ３０Ａを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。
また、図６に示す例では、メモリチップ３０Ａは、主記憶回路を備えている。図６では主記憶回路をメモリチップ３０Ａのコア回路（主回路）ＣＯＲＥ２として示している。ただし、コア回路ＣＯＲＥ２に含まれる回路は、主記憶回路以外の回路が含まれていても良い。
また、メモリチップ３０Ａには、内部機器（例えばロジックチップ３０Ｂ）との間で信号の入出力を行う内部インタフェース回路ＩＦ２が形成されている。
また、メモリチップ３０Ａには、コア回路ＣＯＲＥ２を駆動するための電位が供給される電源回路ＤＲＶ２を備えている。図６に示す例では、電源回路ＤＲＶ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ１とが接続されている。また、内部インタフェース回路ＩＦ２には、駆動電位を供給する電源線ＶＤ３と、基準電位を供給する基準電位線ＶＳ１とが接続されている。
図６に示す例では、コア回路ＣＯＲＥ２または入出力回路を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源５０から供給される。
なお、図６では、一対の電源線ＶＤ２および基準電位線ＶＳ１がメモリチップ３０Ａに接続される例を示している。また、ロジックチップ３０Ｂとメモリチップ３０Ａとが、内部インタフェース回路ＩＦ２を駆動する電源電位が供給される電源線ＶＤ３および基準電位線ＶＳ１のそれぞれを介して電気的に接続されている。ただし、メモリチップ３０Ａに電位を供給する方式は、上記以外に種々の変形例がある。例えばロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電源電位と、メモリチップ３０Ａの内部インタフェース回路ＩＦ２を駆動する電源電位とが、それぞれ独立して供給されても良い。
また、図６に示す例では、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する複数の伝送経路に、データ線ＤＱおよび制御信号線ＣＭＤの他、基準電位線ＶＳ１が含まれる。この基準電位線ＶＳ１は、例えばデータ線ＤＱによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線ＶＳ１には、基準電位として、例えば接地電位が供給される。ただし、基準電位線ＶＳ１は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。
また、図６に示す例では、メモリチップ３０Ａに電源電位を供給する電源線ＶＤ２およびメモリチップ３０Ａに基準電位を供給する基準電位線ＶＳ１はそれぞれ、ロジックチップ３０Ｂを経由せずにメモリチップ３０Ａに接続されている。ただし、図６に対する変形例としては、電源線ＶＤ１および基準電位線ＶＳ１がロジックチップ３０Ｂを経由してメモリチップ３０Ａに接続されていても良い。
＜各部品の構成＞
次に、半導体装置ＰＫＧ１を構成する主な部品について、主に図３および図７を用いて説明する。図７は、図３に示す互いに隣り合う半導体チップの間の領域の拡大断面図である。
図３および図７に示す配線基板１０は、半導体装置ＰＫＧ１の構成部材であり、実装基板６０（図６参照）との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側とを電気的に接続する複数の配線層（図３に示す例では８層）を有する。各配線層に設けられた複数の配線１３は、複数の配線１３間および互いに隣り合う配線層の間を絶縁する絶縁層１４に覆われている。
図３に示す配線基板１０は、積層された複数の配線層を備える、所謂、多層配線基板である。図３に示す例では、配線基板１０は上面１０ｔ側から順に、配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７およびＬ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線１３などの導体パターンを有し、互いに隣り合う導体パターンは、絶縁層１４により覆われている。ただし、配線基板１０が備える配線層の層数は、図３に示す例に限定されず、例えば８層よりも少なくても良いし、８層よりも多くても良い。
また、図３に示す例では、配線基板１０は、コア層（コア材、コア絶縁層、絶縁層）１４ｃを基材として、コア層１４ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層１４ｃは、配線基板１０の基材となる絶縁層であって、例えばガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料からなる。
また、コア層１４ｃの上面および下面のそれぞれに積層される絶縁層１４は、例えば熱硬化性樹脂などの有機絶縁材料からなる。また、コア層１４ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。ただし、図３に対する変形例として、コア層１４ｃを有していない、所謂、コアレス基板を用いても良い。
また、配線基板１０は、各配線層の間に設けられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５を有する。
また、配線基板１０の上面１０ｔには、複数のボンディングパッド（端子、インターポーザ搭載面側端子、電極）１６が形成されている。なお、配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層Ｌ１）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜（ソルダレジスト膜）１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。
一方、配線基板１０の下面１０ｂには、複数のランド１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図６に示す実装基板６０と半導体装置ＰＫＧ１とは、図３に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。
これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層Ｌ８）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。
また、図３に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図３に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に、例えばメッキ法により形成された金（Ａｕ）膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状（棒状）に形成する場合もある。
また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。
また、図３に示すように、半導体装置ＰＫＧ１は、配線基板１０上に搭載されるインターポーザ２０Ａを有している。インターポーザ２０Ａは、下面２０ｂが配線基板１０の上面１０ｔと対向するように配線基板１０の上面１０ｔ上に搭載されている。インターポーザ２０Ａは、複数の半導体チップ３０と配線基板１０との間に介在する中継基板である。また、本実施の形態１によるインターポーザ２０Ａは、複数の半導体チップ３０同士を電気的に接続する配線経路を備えた中継基板である。言い換えれば、本実施の形態１によるインターポーザ２０Ａは、複数の半導体チップ３０と配線基板１０とを電気的に接続する機能と、インターポーザ２０Ａに搭載される複数の半導体チップ３０同士を電気的に接続する機能とを備えている。
また、図７に示すように、インターポーザ２０Ａは、積層された複数の配線層を備える、所謂、多層配線基板である。図７に示す例では、インターポーザ２０Ａは上面２０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７およびＭ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線２２などの複数の導体パターンを有し、互いに隣り合う導体パターンは、絶縁層２１により覆われている。ただし、インターポーザ２０Ａが備える配線層の層数は、図７に示す例に限定されず、例えば８層よりも少なくても良いし、８層よりも多くても良い。
また、図７に示す例では、インターポーザ２０Ａは、コア層（コア材、コア絶縁層、絶縁層）２１ｃを基材として、コア層２１ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層２１ｃは、インターポーザ２０Ａの基材となる絶縁層であって、例えばガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料からなる。
図７に示す例では、コア層２１ｃの上面側に配線層Ｍ１、Ｍ２、Ｍ３およびＭ４が形成され、コア層２１ｃの下面側に配線層Ｍ５、Ｍ６、Ｍ７およびＭ８が形成されている。このうち、コア層２１ｃの上面側に形成された配線層Ｍ２、Ｍ３およびＭ４のそれぞれの一部が、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する伝送経路として機能する。以下、上記伝送経路を構成する配線層Ｍ２、Ｍ３およびＭ４のそれぞれの一部を引き出し配線２２Ｃという。
また、配線層Ｍ２、Ｍ３およびＭ４からなる配線２２には、電源用配線、ＧＮＤ（接地電位）用配線および信号用配線があり、これら配線２２は、例えば配線層Ｍ２、Ｍ３およびＭ４のそれぞれにおいて、同一面上に配置される、所謂、コプレーナ構造を成している。
また、コア層２１ｃの上面および下面のそれぞれに積層される絶縁層２１は、例えば熱硬化性樹脂などの有機絶縁材料からなる。または絶縁層２１は、例えば二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）で形成されていても良い。無機絶縁材料で絶縁層２１を形成した場合、各配線層の下地を構成する絶縁層２１の平坦性を向上させることができるので、複数の配線２２の配線幅を小さくしたり、複数の配線２２の配置密度を配線基板１０の配線１３の配置密度より高くしたりできる。また、コア層２１ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。
また、インターポーザ２０Ａが備える複数の配線層は、層間導電路である、ビア配線２３およびスルーホール配線２４を介して電気的に接続されている。詳しくは、コア層２１ｃは上面２１ｔおよび上面２１ｔの反対側に位置する下面２１ｂを備える。また、コア層２１ｃは、上面２１ｔおよび下面２１ｂのうちの一方から他方に向かって貫通する複数のスルーホール、および複数のスルーホールに導体を埋め込むことにより形成された複数のスルーホール配線２４を有する。これらの複数のスルーホール配線２４のそれぞれは、コア層２１ｃの上面２１ｔに設けられた配線層Ｍ４と、コア層２１ｃの下面２１ｂに設けられた配線層Ｍ５とを電気的に接続する層間導電路となる。
また、コア層２１ｃの上面２１ｔ側に積層された配線層Ｍ１、Ｍ２、Ｍ３およびＭ４のそれぞれは、複数のビア配線２３を介して互いに電気的に接続されている。また、コア層２１ｃの下面２１ｂ側に積層された配線層Ｍ５、Ｍ６、Ｍ７およびＭ８のそれぞれは、複数のビア配線２３を介して互いに電気的に接続されている。
なお、インターポーザ２０Ａとしての形状を維持できる範囲内であれば、インターポーザ２０Ａが備える配線層の配置の変形例として、コア層２１ｃの上面２１ｔ側に積層された配線層の層数と、コア層２１ｃの下面２１ｂ側に積層された配線層の層数とが異なっていても良い。例えばコア層２１ｃの上面２１ｔ側に積層された配線層の層数の方がコア層２１ｃの下面２１ｂ側に積層された配線層の層数より多い場合は、スルーホール配線２４を介在させない配線経路の配線層の層数を増加させつつ、かつ、インターポーザ２０Ａの厚さを薄くできる。
詳細は後述するが、ビア配線２３は、例えば以下のように形成される。まず、下地の配線層を覆うように絶縁層２１を設けた後、絶縁層２１の一部分に開口部を設けて下地の配線層の一部分を露出させる。そしてこの開口部に導体を埋め込むことで、ビア配線２３が形成される。続いて、ビア配線２３を形成した後、ビア配線２３上に別の配線層を積層することで、上層の配線層と下層の配線層とが電気的に接続される。
また、インターポーザ２０Ａの上面２０ｔには、最上層の配線層Ｍ１からなる複数の上面端子（端子、ボンディングパッド、ランド、部品接続用端子）２５が形成されている。複数の上面端子２５のそれぞれは、例えば半田からなるバンプ電極３５を介して半導体チップ３０の電極（表面電極、部品電極、パッド）３３と電気的に接続されている。
上面端子２５には、電源用端子、ＧＮＤ（接地電位）端子および信号用端子がある。
また、図７に示す例では、上面端子２５に接続されるビア配線２３は、上面端子２５の直下（厚さ方向に重なる位置）に形成されている。この場合、ビア配線２３と上面端子２５とを接続するためのスペースが不要になるので、複数の上面端子２５の配置密度を高くすることができる。ただし、図７に対する変形例として、上面端子２５とビア配線２３とを接続する目的で、配線層Ｍ１に上面端子２５に接続される引き出し配線（図示は省略）を形成し、引き出し配線を介してビア配線２３と上面端子２５とを接続しても良い。この場合、図７に示す例と比較して、複数の上面端子２５の配置密度は低下するが、上面端子２５の加工性は向上するので、上面端子２５の加工精度を向上させることができる。
なお、本実施の形態１では、図７に示すバンプ電極３５として半田からなるボール状の電極を用いる例を示している。しかし、バンプ電極３５の構造は種々の変形例がある。例えば銅（Ｃｕ）またはニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）をバンプ電極３５として用いても良い。
一方、インターポーザ２０Ａの下面２０ｂには、最下層の配線層Ｍ８からなる複数の下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）２６が形成されている。複数の下面端子２６のそれぞれは、例えば半田などからなるバンプ電極２７を介して配線基板１０の複数のボンディングパッド１６のそれぞれと電気的に接続されている。
また、図７に示す例では、下面端子２６に接続されるビア配線２３は、下面端子２６の直上（厚さ方向に重なる位置）に形成されている。この場合、ビア配線２３と下面端子２６とを接続するためのスペースが不要になるので、複数の下面端子２６の配置密度を高くすることができる。例えば図７に示す例では、下面端子２６の表面積は、上面端子２５の表面積より大きい。ただし、図７に対する変形例として、上記した配線層Ｍ１の変形例と同様に、下面端子２６とビア配線２３とを接続する目的で、配線層Ｍ８に下面端子２６に接続される引き出し配線（図示は省略）を形成し、引き出し配線を介してビア配線２３と下面端子２６とを接続しても良い。この場合、図７に示す例と比較して、複数の下面端子２６の配置密度は低下するが、下面端子２６の加工性は向上するので、下面端子２６の加工精度を向上させることができる。
また、図７に示す例では、複数の上面端子２５および複数の下面端子２６のそれぞれは、絶縁膜には覆われず、絶縁層２１から露出している。ただし、図７に対する変形例として、複数の上面端子２５を覆う絶縁膜（ソルダレジスト膜）および複数の下面端子２６を覆う絶縁膜（ソルダレジスト膜）をそれぞれ設けても良い。この場合、絶縁膜には開口部が形成され、開口部において、複数の上面端子２５および複数の下面端子２６のそれぞれの一部分が絶縁膜から露出していれば、上面端子２５にバンプ電極３５を、下面端子２６にバンプ電極２７を、それぞれ接続できる。
なお、インターポーザ２０Ａには上記した配線層の層数の変形例の他、種々の変形例が存在する。例えば図７に対する変形例として、コア層２１ｃを有していない、所謂、コアレス基板を用いても良い。
ただし、複数の配線層を備える配線基板を形成する場合、複数の配線２２それぞれの配線幅、および複数の配線２２の配置間隔を低減するためには、各配線層の平坦度を向上させる必要がある。一般に、ビルドアップ工法により配線層を積層する場合、積層される配線層の層数が増加する程、上層の配線層の平坦度を確保することが難しくなる。そこで、本実施の形態１のように、コア層２１ｃを設け、コア層２１ｃの上面２１ｔおよび下面２１ｂにそれぞれ配線層を積層する方法は、配線層の層数を増加させ、かつ、各配線層の平坦度を向上させられる点で好ましい。
また、図３に示すように、半導体装置ＰＫＧ１は、インターポーザ２０Ａの上面２０ｔ上に搭載される複数の半導体チップ３０を備えている。複数の半導体チップ３０のそれぞれは、図７に示すように、主面３１ｔを有するシリコン基板（基材）３１と、主面３１ｔ上に配置された配線層３２とを有する。なお、図７では、見易さのため、一層の配線層３２を示しているが、例えば図７に示す配線層３２には、インターポーザ２０Ａの各配線層よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層３２のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間および互いに隣り合う配線間を絶縁する絶縁層に覆われている。絶縁層は、例えば酸化珪素（ＳｉＯ）などの半導体材料の酸化物からなる、無機絶縁層である。
また、複数の半導体チップ３０のそれぞれが備えるシリコン基板３１の主面３１ｔには、例えばトランジスタ素子またはダイオード素子などの複数の半導体素子が形成されている。複数の半導体素子は、配線層３２の複数の配線を介して表面３０ｔ側に形成された複数の電極（表面電極、部品電極、パッド）３３と電気的に接続されている。
また、本実施の形態１では、複数の半導体チップ３０のそれぞれは、表面３０ｔとインターポーザ２０Ａの上面２０ｔとが対向した状態で、インターポーザ２０Ａの上面２０ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式またはフリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ３０と、インターポーザ２０Ａとが電気的に接続される。
半導体チップ３０の配線層３２上には、複数の電極３３が形成されている。複数の電極３３のそれぞれの一部分は、半導体チップ３０の表面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３４から露出している。または、保護絶縁膜であるパッシベーション上に電極３３を形成する場合もある。そして、電極３３は、電極３３の露出部分に接続されるバンプ電極３５を介してインターポーザ２０Ａの上面端子２５と電気的に接続されている。
また、本実施の形態１では、図６に示すように、メモリチップ３０Ａに接続される複数の伝送経路のうちの一部は、配線基板１０とは接続されず、インターポーザ２０Ａを介してロジックチップ３０Ｂに接続される。図６に示す例では、データ線ＤＱおよび制御信号線ＣＭＤは配線基板１０とは電気的に分離されている。一方、メモリチップ３０Ａに接続される複数の伝送経路のうち、メモリチップ３０Ａの回路を駆動するための電源電位を供給する電源線ＶＤ２および基準電位線ＶＳ１は、配線基板１０と電気的に接続されている。
＜複数の半導体チップの間を互いに電気的に接続する伝送経路の詳細＞
≪インターポーザのメリット≫
次に、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する信号伝送経路の詳細について説明する。
ＳｉＰ型の半導体装置の例として、本実施の形態１のように、メモリチップ３０Ａとロジックチップ３０Ｂとが一つのパッケージ内に搭載された構成がある。このような構成のＳｉＰ型の半導体装置の性能を向上させるためには、メモリチップ３０Ａとロジックチップ３０Ｂとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば図６に示す信号伝送経路のうち、複数のデータ線ＤＱのそれぞれは、１Ｇｂｐｓ（毎秒１ギガビット）以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある（以下、高クロック化と記載する）。
また、メモリチップ３０Ａとロジックチップ３０Ｂとの間の伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、上記したバス幅拡大化と高クロック化とを組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。
例えば図６に示すメモリチップ３０Ａに、ＨＢＭ(High Bandwidth Memory)と呼ばれるメモリを用いた場合、データバス幅は、１０２４ｂｉｔ以上になる。また、各端子の単位時間当たりの伝送回数は高クロック化され、各端子当たりの転送レートは、例えばそれぞれ１Ｇｂｐｓ以上になっている。
このように、複数の半導体チップ３０の間を互いに電気的に接続する信号伝送経路が多数存在する場合に、配線基板１０上にインターポーザ２０Ａを設けず、配線基板１０のみで全ての信号伝送経路の引き回しを行った場合、配線基板１０の配線構造が複雑化する。例えば配線基板１０の配線層の層数が３０層を超える場合も考えられる。そこで、複数の半導体チップ３０の間を互いに電気的に接続する信号伝送経路が多数存在する場合には、これらの信号経路を配線基板とは別にインターポーザ２０Ａを設けて、インターポーザ２０Ａに形成した配線層で接続する方法が有効である。
詳しくは、本実施の形態１のように、インターポーザ２０Ａを介してメモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する方法が有効である。この場合、配線基板１０に設ける信号伝送経路の数を低減できるので、配線基板１０の構造を単純化できる。そして、半導体装置ＰＫＧ１の全体を考えた時に、配線層の層数（配線基板１０の配線層の層数とインターポーザ２０Ａの配線層の層数との合計）を低減することができる。
≪インターポーザの問題≫
ところが、さらに、メモリチップ３０Ａとロジックチップ３０Ｂとの間の信号伝送経路の数の増加が要求される場合は、インターポーザ２０Ａ内に多くの信号伝送経路を高密度で配置することが必要となる。上記対策として、例えばインターポーザ２０Ａに形成される配線層の層数を増やす方法がある。しかし、配線層の層数を増やすと、インターポーザ２０Ａのコストが高くなり、結果的に半導体装置の高コスト化を招いてしまう。また、上記対策として、例えば各配線層に設けられた複数の配線のそれぞれの幅を小さくして、各配線層における配線密度または配線引き出し数を増やす方法がある。しかし、複数の配線のそれぞれの幅は、シリコンインターポーザおよびガラスインターポーザの場合は、例えば２μｍ程度、ガラスエポキシ基板のインターポーザの場合は、例えば５μｍ程度であり、さらにその幅を小さくすることのできる安定した微細化技術の実現は未だ難しい状況にある。
そこで、本発明者らは、配線層の層数を増やすことなく、かつ、レイアウトルールを変更することなく、インターポーザ２０Ａ内に多くの信号伝送経路を高密度で配置することのできる技術を検討し、本実施の形態１によるインターポーザ２０Ａの構成を見出した。
以下に、本実施の形態１による複数の半導体チップの間を互いに電気的に接続する信号伝送経路として機能する各配線層の構成について詳細に説明する。
なお、以下の説明では、図７に示したインターポーザ２０Ａの構成を例に挙げて説明する。すなわち、図７に示した例では、コア層２１ｃの上面側に形成されたＭ２、Ｍ３およびＭ４のそれぞれの一部によって、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する信号伝送経路として機能する引き出し配線２２Ｃが構成される。
≪比較例によるインターポーザの構造≫
まず、本実施の形態１によるインターポーザに設けられた各配線層の構成が明確となると思われるため、本発明者らが比較検討したインターポーザに設けられた各配線層の構成について、図８、図９および図１０を用いて説明する。
図８は、比較例によるインターポーザに備わる各配線層の一部のレイアウトを示す平面図である。図９は、比較例によるインターポーザの断面図であり、図８に矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。図１０は、インターポーザに備わる各配線層のレイアウトルールの一例をまとめた図である。
なお、本実施の形態１によるインターポーザと比較例によるインターポーザとの主な相違点は、メモリチップ３０Ａとロジックチップ３０Ｂとの間を電気的に接続する信号伝送経路の構成であることから、それ以外の構成部分の説明では、本実施の形態１によるインターポーザ２０Ａを例示して説明する。
図８では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する各配線層のうち、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウト例を示している。ここでの説明は省略するが、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトは、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウトと同じであっても良い。または、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトのみに、本実施の形態１によるレイアウト例を適用することもできる。
また、図８では、インターポーザ２０Ｂの上面２０ｔとコア層２１ｃの上面２１ｔとの間に（図７参照）、上面２０ｔ側から順に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５が積層された４層の配線層を例示している。なお、図８には、インターポーザ２０Ｂの上面２０ｔに形成された最上層の配線層Ｍ１からなる複数の上面端子２５は省略しているが、複数の上面端子２５は、例えば図８に示す配線層Ｍ２からなるビアランド２８とほぼ同様のレイアウトで配置されている。
図８に示す例では、メモリチップ３０Ａとロジックチップ３０Ｂとの間を電気的に接続する信号伝送経路に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５からなる複数の引き出し配線２２Ｃを利用する。インターポーザ２０Ｂの上面２０ｔに形成された、最上層の配線層Ｍ１は、複数の上面端子２５のみを構成しており、引き出し配線２２Ｃには利用していない。
例えば配線層Ｍ２のみによって必要な信号伝送経路を充足することができれば、配線層Ｍ３、Ｍ４およびＭ５からなる引き出し配線２２Ｃは不要である。しかし、半導体装置の性能を向上させるためには、メモリチップ３０Ａとロジックチップ３０Ｂとの間で伝送できるデータ数を増やす技術が要求される。そこで、複数の信号伝達経路をもつ配線層の層数を増やすことによって、一度に伝送できるデータ数を増やし、かつ、単位時間当たりの伝送回数を増やすことで伝送できるデータ数を増やすことが重要となる。
図８および図９に示すように、ビルドアップ基板を用いたインターポーザ２０Ｂでは、配線層を積層するたびに、ショートビア配線２３Ｓとビアランド２８とを積み重ねて上層の配線層と下層の配線層との貫通接続を行っている。ビアランド２８は、ビア配線２３を形成するために、複数の配線層を互いに電気的に絶縁する絶縁層２１の一部分に開口部を設ける際の絶縁層２１の一部分にレーザなどの加工により開口部を設ける際のストッパとしての役割も有している。
ところで、複数の配線層には、引き出し配線２２Ｃ、ビア配線２３およびビアランド２８が形成される。そして、上層の配線層のビアランド２８と下層の配線層のビアランド２８とは、ビア配線２３によって電気的に接続される。
ビア配線２３を形成する際には、下層の配線層を覆うように形成された絶縁層２１の一部分に、レーザなどによって開口部が形成されるが、各配線層において同一条件（絶縁層の材料、開口部のサイズ、絶縁層の厚さ、開口部の深さなどに合わせた最適な開口条件）で開口部を形成しないと安定した開口部が形成できない、または絶縁材料が開口部内などに残るスミア（smear）などによる開口不良が発生する虞がある。ビルドアップ基板を用いたインターポーザでは、層毎に配線層の厚さおよび絶縁層の厚さを変更する場合も多く、最適な加工条件で開口部を形成することにより、ビア配線２３を形成している。
以下の説明では、平面視においてメモリチップ３０Ａのロジックチップ３０Ｂに対向するチップ端部（図３に示す側面３０ｓ）とインターポーザ２０Ｂとが重なる位置を基準位置ＲＰとし、基準位置ＲＰに最も近い位置に、基準位置ＲＰに沿って配置されたビア配線２３およびビアランド２８の列を第１列とする。以下、基準位置ＲＰからメモリチップ３０Ａの内側に向かう方向に等間隔で順に配置された列を、第２列、第３列・・・とする。
従って、複数の引き出し配線２２Ｃは、複数の配線層のそれぞれの各配列（第１列、第２列、第３列・・・）に設けられたビアランド２８から、基準位置ＲＰを横切るように、ロジックチップ３０Ｂに向かって延在する。
図１０に示すレイアウトルールの設定値を用いれば、最小ピッチ（Min pitch）が５５μｍであることから、複数のビア配線２３および複数のビアランド２８は、行方向に５５μｍピッチで配置できることになる。この場合、例えばビアランド２８の直径（Land）が３０μｍであれば、行方向に互いに隣り合うビアランド２８の間隔（Land-Land space）は２５μｍとなる。このため、配線の幅が５μｍであれば、互いに隣り合うビアランド２８の間に配置できる引き出し配線２２Ｃの本数は２本となる。
図８に示す例において、配線層Ｍ２では、基準位置ＲＰに最も近い第１列に、最小ピッチで複数のビアランド２８が配置される。第１列の複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、第１列において行方向に互いに隣り合う２つのビアランド２８の間に、２本の引き出し配線２２Ｃを通過させる。このうち、１本の引き出し配線２２Ｃの一端は、第２列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第３列に配置されたビアランド２８と接続する。これにより、２本の引き出し配線２２Ｃは、ロジックチップ３０Ｂと電気的に接続することができる。
従って、図８に示す例において、配線層Ｍ２では、基準位置ＲＰ側から３列（３ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃが配置できる。例えば６行（６×最小ピッチ）の間に、合計１８本の引き出し配線２２Ｃを配置することができる。
また、図８および図９に示すように、引き出し配線２２Ｃが接続する配線層Ｍ２からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ３、Ｍ４またはＭ５からなる引き出し配線２２Ｃがそれぞれ延在している。
配線層Ｍ３、Ｍ４およびＭ５においても、配線層Ｍ２と同様である。
すなわち、配線層Ｍ３では、基準位置ＲＰに近い第４列に、最小ピッチで複数のビアランド２８が配置される。第４列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第４列において、行方向に互いに隣り合う２つのビアランド２８の間に、２本の引き出し配線２２Ｃを通過させる。このうち、１本の引き出し配線２２Ｃの一端は、第５列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第６列に配置されたビアランド２８と接続する。これにより、２本の引き出し配線２２Ｃはロジックチップ３０Ｂと電気的に接続することができる。
また、配線層Ｍ４では、基準位置ＲＰに近い第７列に、最小ピッチで複数のビアランド２８が配置される。第７列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第７列において、行方向に互いに隣り合う２つのビアランド２８の間に、２本の引き出し配線２２Ｃを通過させる。このうち、１本の引き出し配線２２Ｃの一端は、第８列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第９列に配置されたビアランド２８と接続する。これにより、２本の引き出し配線２２Ｃはロジックチップ３０Ｂと電気的に接続することができる。
また、配線層Ｍ５では、基準位置ＲＰに近い第１０列に、最小ピッチで複数のビアランド２８が配置される。第１０列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第１０列において、行方向に互いに隣り合う２つのビアランド２８の間に、２本の引き出し配線２２Ｃを通過させる。このうち、１本の引き出し配線２２Ｃの一端は、第１１列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１２列に配置されたビアランド２８と接続する。これにより、２本の引き出し配線２２Ｃはロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ３、Ｍ４およびＭ５においても、配線層Ｍ２と同様に、基準位置ＲＰ側から３列（３ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃが配置できるので、配線層Ｍ３、Ｍ４およびＭ５においても、例えば６行（６×最小ピッチ）の間に、それぞれ合計１８本の引き出し配線２２Ｃを配置することができる。
このように、比較例によるインターポーザ２０Ｂでは、各配線層に形成された、基準位置ＲＰ側から３列（３ｒｏｗ）の複数のビアランド２８を利用し、これらに、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の引き出し配線２２Ｃをそれぞれ接続している。
従って、比較例によるインターポーザ２０Ｂでは、さらに、同一設計ルールにおいて、メモリチップ３０Ａとロジックチップ３０Ｂとの間の信号伝送経路の数の増加が要求される場合は、配線層の層数を増やすことにより、その要求に応えることができる。しかしながら、前述したように、配線層の層数を増やすと、インターポーザ２０Ｂのコストが高くなり、結果的に半導体装置の高コスト化を招くなどの問題が生じる。
≪本実施の形態１によるインターポーザの構造≫
次に、本実施の形態１によるインターポーザ２０Ａに設けられた各配線層の構成について、図１１Ａ、図１１Ｂ、図１２および図１３を用いて説明する。
図１１Ａおよび図１１Ｂは、本実施の形態１によるインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。図１２は、本実施の形態１によるインターポーザの断面図であり、図１１Ａおよび図１１Ｂに矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。図１３は、比較例によるインターポーザに備わるビア配線およびビアランドの構造、並びに本実施の形態１によるインターポーザに備わるビア配線およびビアランドの構造を模式的に示す断面図である。
図１１Ａおよび図１１Ｂでは、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する各配線層のうち、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウト例を示している。ここでの説明は省略するが、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトは、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウトと同じであっても良い。または、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトのみに、本実施の形態１によるレイアウト例を適用することもできる。
また、図１１Ａおよび図１１Ｂでは、インターポーザ２０Ａの上面２０ｔとコア層２１ｃの上面２１ｔとの間に（図７参照）、上面２０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４およびＭ５が積層された５層の配線層、並びに各配線層の間を接続するビア配線２３（ショートビア配線２３Ｓ、ロングビア配線２３Ｌ）を例示している。ショートビア配線２３Ｓは、網掛けの丸で示し、ロングビア配線２３Ｌは、黒丸で示している。また、図１１Ａでは、配線層Ｍ１、配線層Ｍ１と配線層Ｍ２との間のビア配線２３、配線層Ｍ２、配線層Ｍ２と配線層Ｍ３との間のビア配線２３、および配線層Ｍ３のレイアウトを示す。図１１Ｂでは、配線層Ｍ３と配線層Ｍ４との間のビア配線２３、配線層Ｍ４、配線層Ｍ４と配線層Ｍ５との間のビア配線２３、および配線層Ｍ５のレイアウトを示す。
図１１Ａおよび図１１Ｂに示す例では、メモリチップ３０Ａとロジックチップ３０Ｂとの間を電気的に接続する信号伝送経路に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５からなる複数の引き出し配線２２Ｃを利用する。インターポーザ２０Ａの上面２０ｔに形成された、最上層の配線層Ｍ１は、複数の上面端子２５のみを構成しており、引き出し配線２２Ｃには利用していない。
例えば配線層Ｍ２のみによって必要な信号伝送経路を充足することができれば、配線層Ｍ３、Ｍ４およびＭ５からなる引き出し配線２２Ｃは不要である。しかし、半導体装置の性能を向上させるためには、メモリチップ３０Ａとロジックチップ３０Ｂとの間で伝送できるデータ数を増やす技術が要求される。そこで、複数の信号伝達経路をもつ配線層の層数を増やすことによって、一度に伝送できるデータ数を増やし、かつ、単位時間当たりの伝送回数を増やすことで伝送できるデータ数を増やすことが重要となる。
図１１Ａ、図１１Ｂおよび図１２に示すように、ビルドアップ基板を用いたインターポーザ２０Ａには、コア層２１ｃの上面２１ｔからインターポーザ２０Ａの上面２０ｔまでの間に（図７参照）、複数の配線層、すなわち配線層Ｍ２、Ｍ３、Ｍ４およびＭ５が積層されている。また、複数の配線層を互いに電気的に絶縁する絶縁層２１が形成されており、その絶縁層２１には、上層の配線層と下層の配線層とを電気的に接続するための複数のビア配線２３が形成されている（図７参照）。
しかし、インターポーザ２０Ａでは、比較例によるインターポーザ２０Ｂに示したように、配線層を積層するたびに、ビア配線２３とビアランド２８とを積み重ねて上層の配線層と下層の配線層とを貫通接続するだけでなく、ビアランド２８を介さずに、配線層Ｍ１（上面端子２５）から直接配線層Ｍ３、Ｍ４またはＭ５に貫通接続するビア配線２３を有している。すなわち、複数のビア配線２３は、配線層Ｍ１と配線層Ｍ３とを配線層Ｍ２からなるビアランド２８を介さずに直接接続するビア配線２３、配線層Ｍ１と配線層Ｍ４とを配線層Ｍ２およびＭ３からなるビアランド２８を介さずに直接接続するビア配線２３、配線層Ｍ１と配線層Ｍ５とを配線層Ｍ２、Ｍ３およびＭ４からなるビアランド２８を介さずに直接接続するビア配線２３を有している。このため、各配線層において、引き出し配線２２Ｃが接続される複数のビアランド２８が同一ピッチで行列状に千鳥配置されていない。
以下、本実施の形態１によるインターポーザ２０Ａにおける、ビア配線２３、ビアランド２８および引き出し配線２２Ｃの構成について具体的に説明する。
以下の説明では、平面視においてメモリチップ３０Ａのロジックチップ３０Ｂに対向するチップ端部（図３に示す側面３０ｓ）とインターポーザ２０Ａとが重なる位置を基準位置ＲＰとし、基準位置ＲＰに最も近い位置に、基準位置ＲＰに沿って配置されたビア配線２３の列を第１列とする。以下、基準位置ＲＰからメモリチップ３０Ａの内側に向かう方向に等間隔で順に配置された列を、第２列、第３列・・・とする。
従って、複数の引き出し配線２２Ｃは、複数の配線層のそれぞれの各配列（第１列、第２列、第３列・・・）に設けられたビアランド２８から、基準位置ＲＰを横切るように、ロジックチップ３０Ｂに向かって延在する。
図１０に示すレイアウトルールの設定値を用いれば、最小ピッチ（Min pitch）が５５μｍであることから、複数のビア配線２３および複数のビアランド２８は、行方向に５５μｍピッチで配置できることになる。
［配線層Ｍ２について］
図１１Ａおよび図１２に示す配線層Ｍ２の例において、基準位置ＲＰに最も近い第１列に、配線層Ｍ１（上面端子２５）と配線層Ｍ２とを接続する３つのビア配線（以下、ショートビア配線という。）２３Ｓが行方向に配置され、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続する３つのビア配線（以下、ロングビア配線という。）２３Ｌが行方向に配置されている。すなわち、３つのショートビア配線２３Ｓと３つのロングビア配線２３Ｌとが行方向に交互に配置され、ショートビア配線２３Ｓおよびロングビア配線２３Ｌはそれぞれ、最小ピッチで行方向に配置されている。
ショートビア配線２３Ｓが接続する配線層Ｍ２の部分には、配線層Ｍ２からなるビアランド２８が形成されている。また、ロングビア配線２３Ｌが接続する配線層Ｍ３の部分には、配線層Ｍ３からなるビアランド２８が形成されている。
第１列の配線層Ｍ２からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１０に示すレイアウトルールの設定値を用いれば、第１列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は３０μｍとなることから、両者の間に、２本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第２列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第４列に配置されたビアランド２８と接続する。または１本の引き出し配線２２Ｃの一端は、第３列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第４列に配置されたビアランド２８と接続する。
また、第１列において行方向に互いに隣り合う２つのロングビア配線２３Ｌの間隔は３５μｍとなることから、両者の間に、３本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第２列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第３列に配置されたビアランド２８と接続し、さらに他の１本の引き出し配線２２Ｃの一端は、第４列に配置されたビアランド２８と接続する。
また、第１列において行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、２本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第２列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第４列に配置されたビアランド２８と接続する。
これにより、第１列から第４列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ２では、基準位置ＲＰ側から４列（４ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば６行（６×最小ピッチ）の間に、合計１７本の引き出し配線２２Ｃを配置することができる。
また、図１１Ａおよび図１２に示すように、引き出し配線２２Ｃが接続する配線層Ｍ２からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ３、Ｍ４またはＭ５からなる引き出し配線２２Ｃがそれぞれ延在している。
［配線層Ｍ３について］
図１１Ａ、図１１Ｂおよび図１２に示す配線層Ｍ３の例において、第１列、第２列および第３列にはそれぞれ、配線層Ｍ１（上面端子２５）とロングビア配線２３Ｌを介して接続するビアランド２８が配置されている。これらのビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。第４列には、ビアランド２８は配置されていない。
第５列に、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続する３つのロングビア配線２３Ｌが行方向に配置されている。また、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続する３つのロングビア配線２３Ｌが行方向に配置されている。すなわち、配線層Ｍ１−配線層Ｍ３間の３つのロングビア配線２３Ｌと、配線層Ｍ１−配線層Ｍ４間の３つのロングビア配線２３Ｌとが行方向に交互に配置され、これら複数のロングビア配線２３Ｌは、最小ピッチで行方向に配置されている。
配線層Ｍ１−配線層Ｍ３間のロングビア配線２３Ｌが接続する配線層Ｍ３の部分には、配線層Ｍ３からなるビアランド２８が形成されている。また、配線層Ｍ１−配線層Ｍ４間のロングビア配線２３Ｌが接続する配線層Ｍ４の部分には、配線層Ｍ４からなるビアランド２８が形成されている。
第５列の配線層Ｍ３からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１０に示すレイアウトルールの設定値を用いれば、第５列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は３０μｍとなることから、両者の間に、２本の配線層Ｍ３からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第６列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第８列に配置されたビアランド２８と接続する。または１本の引き出し配線２２Ｃの一端は、第７列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第８列に配置されたビアランド２８と接続する。
また、第５列において行方向に互いに隣り合う２つのロングビア配線２３Ｌの間隔は３５μｍとなることから、両者の間に、３本の配線層Ｍ３からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第６列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第７列に配置されたビアランド２８と接続し、さらに他の１本の引き出し配線２２Ｃの一端は、第８列に配置されたビアランド２８と接続する。
また、第５列において行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、２本の配線層Ｍ３からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第６列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第８列に配置されたビアランド２８と接続する。
これにより、第５列から第８列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ３では、基準位置ＲＰ側から８列（８ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば６行（６×最小ピッチ）の間に、合計２４本の引き出し配線２２Ｃを配置することができる。
また、図１１Ａ、図１１Ｂおよび図１２に示すように、引き出し配線２２Ｃが接続する配線層Ｍ３からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ４またはＭ５からなる引き出し配線２２Ｃがそれぞれ延在している。
［配線層Ｍ４について］
図１１Ａ、図１１Ｂおよび図１２に示す配線層Ｍ４の例において、第５列、第６列および第７列にはそれぞれ、配線層Ｍ１（上面端子２５）とロングビア配線２３Ｌを介して接続するビアランド２８が配置されている。これらのビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。第８列には、ビアランド２８は配置されていない。
第９列に、配線層Ｍ１（上面端子）と配線層Ｍ４とを接続する３つのロングビア配線２３Ｌが行方向に配置され、配線層Ｍ１（上面端子２５）と配線層Ｍ５とを接続する３つのロングビア配線２３Ｌが行方向に配置されている。すなわち、配線層Ｍ１−配線層Ｍ４間の３つのロングビア配線２３Ｌと、配線層Ｍ１−配線層Ｍ５間の３つのロングビア配線２３Ｌとが行方向に交互に配置され、これら複数のロングビア配線２３Ｌは、最小ピッチで行方向に配置されている。
配線層Ｍ１−配線層Ｍ４間のロングビア配線２３Ｌが接続する配線層Ｍ４の部分には、配線層Ｍ４からなるビアランド２８が形成されている。また、配線層Ｍ１−配線層Ｍ５間のロングビア配線２３Ｌが接続する配線層Ｍ５の部分には、配線層Ｍ５からなるビアランド２８が形成されている。
第９列の配線層Ｍ４からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１０に示すレイアウトルールの設定値を用いれば、第９列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は３０μｍとなることから、両者の間に、２本の配線層Ｍ４からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第１０列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１２列に配置されたビアランド２８と接続する。または１本の引き出し配線２２Ｃの一端は、第１１列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１２列に配置されたビアランド２８と接続する。
また、第９列において行方向に互いに隣り合う２つのロングビア配線２３Ｌの間隔は３５μｍとなることから、両者の間に、３本の配線層Ｍ４からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第１０列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１１列に配置されたビアランド２８と接続し、さらに他の１本の引き出し配線２２Ｃの一端は、第１２列に配置されたビアランド２８と接続する。
また、第９列において行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、２本の配線層Ｍ４からなる引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第１０列に配置されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１２列に配置されたビアランド２８と接続する。
これにより、第９列から第１２列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ４では、基準位置ＲＰ側から８列（８ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば６行（６×最小ピッチ）の間に、合計２４本の引き出し配線２２Ｃを配置することができる。
また、図１１Ａ、図１１Ｂおよび図１２に示すように、引き出し配線２２Ｃが接続する配線層Ｍ４からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ５からなる引き出し配線２２Ｃが延在している。
［配線層Ｍ５について］
図１１Ａ、図１１Ｂおよび図１２に示す配線層Ｍ５の例において、第９列、第１０列および第１１列にはそれぞれ、配線層Ｍ１（上面端子２５）とロングビア配線２３Ｌを介して接続するビアランド２８が配置されている。これらのビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。第１２列には、ビアランド２８は配置されていない。
第１３列、第１４列および第１５列には、最小ピッチで配線層Ｍ５からなる複数のビアランド２８が行列状に千鳥配置されている。
また、第１３列に、配線層Ｍ１（上面端子２５）と配線層Ｍ５とを接続する複数のロングビア配線２３Ｌが、最小ピッチで行方向に配置されている。また、第１４列および第１５列においても同様に、配線層Ｍ１（上面端子２５）と配線層Ｍ５とを接続する複数のロングビア配線２３Ｌが、最小ピッチで行方向に配置されている。
ロングビア配線２３Ｌが接続する配線層Ｍ５の部分には、配線層Ｍ５からなるビアランド２８が形成されている。
第１３列、第１４列および第１５列の配線層Ｍ５からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１０に示すレイアウトルールの設定値を用いれば、第１３列において行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、２本の引き出し配線２２Ｃを通過させることができる。このうち、１本の引き出し配線２２Ｃの一端は、第１４列に配されたビアランド２８と接続し、他の１本の引き出し配線２２Ｃの一端は、第１５列に配置されたビアランド２８と接続する。
これにより、第１３列から第１５列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ５では、基準位置ＲＰ側から７列（７ｒｏｗ）のビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば６行（６×最小ピッチ）の間に、合計２５本の引き出し配線２２Ｃを配置することができる。
インターポーザ２０Ａの上面２０ｔに形成された、配線層Ｍ１からなる複数の上面端子２５には、電源用端子、ＧＮＤ（接地電位）用端子および信号用端子があるが、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５からなる引き出し配線２２Ｃに電気的に接続する上面端子２５が配置される領域には、電源用端子およびＧＮＤ用端子を配置しない。従って、本実施の形態１では、基準位置ＲＰから第１列〜第１５列に配置された上面端子２５は、電源用端子およびＧＮＤ端子として用いない。これは、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の引き出し配線２２Ｃを最短にして、高速の伝送速度を維持するためである。例えば基準位置ＲＰに近い領域に電源用端子およびＧＮＤ端子として機能する上面端子２５を配置すると、当該上面端子２５を配置した領域には、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の引き出し配線２２Ｃを形成することができなくなり、基準位置ＲＰから遠く離れた領域から引き出し配線２２Ｃを引き出さなくてはならず、引き出し配線２２Ｃが長くなってしまう。
≪本実施の形態１によるインターポーザの効果≫
上述したように、本実施の形態１では、最上層である配線層Ｍ１と最下層である配線層Ｍ５との間に、配線層Ｍ２、Ｍ３およびＭ４からなるビアランド２８を形成せずに、配線層Ｍ１（上面端子２５）と配線層Ｍ３、配線層Ｍ１（上面端子２５）と配線層Ｍ４および配線層Ｍ１（上面端子２５）と配線層Ｍ５とをそれぞれ接続するロングビア配線２３Ｌを形成する。すなわち、インターポーザ２０Ａには、互いに深さの異なる複数のビア配線２３が形成されている。
そして、行方向および斜め方向の列間において最短距離で隣接するロングビア配線２３Ｌの間隔は、行方向および斜め方向の列間において最短距離で隣接するビアランド２８の間隔よりも大きいことから、行方向および斜め方向の列間において最短距離で隣接するロングビア配線２３Ｌの間に配置できる引き出し配線２２Ｃの数を、行方向および斜め方向の列間において最短距離で隣接するビアランド２８の間に配置できる引き出し配線２２Ｃの数よりも多くすることができる。
また、インターポーザ２０Ａの基準位置ＲＰからメモリチップ３０Ａの内側方向へ向かうに従って、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続するロングビア配線２３Ｌ、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続するロングビア配線２３Ｌ、配線層Ｍ１（上面端子２５）と配線層Ｍ５とを接続するロングビア配線２３Ｌが順に配置されている。これにより、配線層Ｍ３からなる引き出し配線２２Ｃを配線層Ｍ２の下に配置でき、配線層Ｍ４からなる引き出し配線２２Ｃを配線層Ｍ２およびＭ３の下に配置でき、配線層Ｍ５からなる引き出し配線２２Ｃを配線Ｍ２、Ｍ３およびＭ４の下に配置することができる。
行方向に最小ピッチで互いに隣り合うビアランド２８の間では、図１０に示すレイアウトルールの設定値を用いれば、図１３に示すように、２本の引き出し配線２２Ｃを配置することができる。例えば図８および図９に示す例（比較例によるインターポーザ２０Ｂ）では、６行（６×最小ピッチ）の間に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５を用いて７２（１８＋１８＋１８＋１８）本の引き出し配線２２Ｃを配置することができる。
しかし、行方向に最小ピッチで互いに隣り合うロングビア配線２３Ｌの間では、図１０に示すレイアウトルールの設定値を用いれば、図１３に示すように、３本の引き出し配線２２Ｃを配置することができる。例えば図１１Ａ、図１１Ｂおよび図１２に示す例（本実施の形態１によるインターポーザ２０Ａ）では、６行（６×最小ピッチ）の間に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５を用いて９０（１７＋２４＋２４＋２５）本の引き出し配線２２Ｃを配置することができる。
このように、本実施の形態１では、配線層の層数を増やすことなく、各配線層からなる引き出し配線２２Ｃの数を増やすことによって、メモリチップ３０Ａとロジックチップ３０Ｂとの間の信号伝送経路の数を増加させることができる。その結果、低コストで、かつ、高速の伝送速度を有するインターポーザ２０Ａを提供することができる。
なお、本実施の形態１では、配線層Ｍ１（上面端子２５）と配線層Ｍ３、配線層Ｍ１（上面端子２５）と配線層Ｍ４および配線層Ｍ１（上面端子２５）と配線層Ｍ５とをそれぞれ接続するロングビア配線２３Ｌを形成したが、ロングビア配線２３Ｌが接続する配線層はこれに限定されるものではない。例えば配線層Ｍ２と配線層Ｍ５とを接続するロングビア配線２３Ｌを形成することもできる。また、例えば配線層Ｍ１（上面端子２５）と配線層Ｍ３とをロングビア配線２３Ｌで接続し、同じ位置において配線層Ｍ３と配線層Ｍ５とをロングビア配線２３Ｌで接続することもできる。この場合は、平面視において２つのロングビア配線２３Ｌが重なる。また、例えば配線層Ｍ１（上面端子２５）と配線層Ｍ２とをショートビア配線２３Ｓで接続し、同じ位置において配線層Ｍ３と配線層Ｍ５とをロングビア配線２３Ｌで接続することもできる。この場合は、平面視においてショートビア配線２３Ｓとロングビア配線２３Ｌとが重なる。
また、本実施の形態１では、ショートビア配線２３Ｓを形成する際、下層の配線層を覆うように形成された絶縁層２１の一部に、レーザなどによって開口部を形成するが、最適な加工条件を用いて、開口部の深さおよび大きさの制御を行うことにより、安定した開口部を形成することができる。
≪インターポーザの製造方法≫
次に、インターポーザの製造方法の一例について、図１４を用いて説明する。図１４は、本実施の形態１によるインターポーザの製造工程を説明する断面図である。ここでは、コア層の上面に積層される複数の配線層およびビア配線の製造方法について説明する。
まず、図１４（ａ）に示すように、基材となるコア層２１ｃの上面２１ｔに配線層Ｍ５からなる複数の導体パターン、例えばビアランド２８および配線２２（引き出し配線２２Ｃ）を形成する。続いて、配線層Ｍ５を覆う絶縁層２１を堆積する。絶縁層２１は、例えば熱硬化性樹脂などの有機絶縁材料または二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）からなる。
次に、レーザを用いて、絶縁層２１にビアランド２８に達するビアホールＶＨを開口する。この際、ビアランド２８が、ビアホールＶＨの深さを制御するストップ膜として機能する。続いて、ビアホールＶＨの内部を、例えば銅めっきで充填した後、絶縁層２１上の不要な導体膜を除去することにより、ショートビア配線２３Ｓを形成する。
同様にして、ショートビア配線２３Ｓと電気的に接続する配線層Ｍ４からなる複数の導体パターン、例えばビアランド２８および配線２２（引き出し配線２２Ｃ）を形成する。続いて、絶縁層２１の堆積、ビアホールＶＨの開口およびビアホールＶＨの内部の充填を行う。
同様にして、ショートビア配線２３Ｓと電気的に接続する配線層Ｍ３からなる複数の導体パターン、例えばビアランド２８および配線２２（引き出し配線２２Ｃ）を形成する。続いて、絶縁層２１の堆積、ビアホールＶＨの開口およびビアホールＶＨの内部の充填を行う。
同様にして、ショートビア配線２３Ｓと電気的に接続する配線層Ｍ２からなる複数の導体パターン、例えばビアランド２８および配線（図示は省略）を形成する。
次に、図１４（ｂ）に示すように、配線層Ｍ２を覆う絶縁層２１を堆積する。次に、レーザを用いて、配線層Ｍ２を覆う絶縁層２１に配線層Ｍ２、Ｍ３、Ｍ４またはＭ５からなるビアランド２８に達するビアホールＶＨを開口する。この際、配線層Ｍ２、Ｍ３、Ｍ４またはＭ５からなるビアランド２８が、ビアホールＶＨの深さを制御するストップ膜として機能する。各配線層からなる導体パターン（ビアランド２８）がストップ膜として機能することから、配線層Ｍ２、Ｍ３、Ｍ４またはＭ５にそれぞれ達する互いに深さの異なるビアホールＶＨを形成することができる。
次に、ビアホールＶＨの内部を、例えば銅めっきで充填することにより、ショートビア配線２３Ｓおよびロングビア配線２３Ｌを形成する。続いて、ショートビア配線２３Ｓまたはロングビア配線２３Ｌと電気的に接続する配線層Ｍ１からなる複数の導体パターン、例えば上面端子２５を形成する。上記製造工程により、本実施の形態１によるインターポーザ２０Ａが略完成する。
なお、インターポーザ２０Ａの製造方法は、これに限定されるものではない。例えば本実施の形態１では、各配線層のそれぞれとビア配線２３とを互いに異なる製造工程で形成したが、各配線層のそれぞれとビア配線２３とを一体として形成することもできる。
（実施の形態２）
前述の実施の形態１では、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料を基材とするインターポーザを用いたが、本実施の形態２では、珪素（Ｓｉ）などの半導体基板を基材として、半導体基板の主面上に複数の配線層を積層した、所謂、シリコンインターポーザを用いる。
＜複数の半導体チップの間を互いに電気的に接続する伝送経路の詳細＞
≪比較例によるシリコンインターポーザの構造≫
まず、本実施の形態２によるシリコンインターポーザに設けられた各配線層の構成が明確となると思われるため、本発明者らが比較検討したシリコンインターポーザに設けられた各配線層の構成について、図１５、図１６および図１７を用いて説明する。
図１５は、比較例によるシリコンインターポーザに備わる各配線層の一部のレイアウトを示す平面図である。図１６は、比較例によるシリコンインターポーザの断面図であり、図１５に矢印で示す（１）、（２）、（３）、（４）および（５）にそれぞれ沿った断面図である。図１７は、シリコンインターポーザに備わる各配線層のレイアウトルールの一例をまとめた図である。
なお、本実施の形態２と前述の実施の形態１との主な相違点は、インターポーザの構造であることから、インターポーザ以外の構成部分の説明では、前述の実施の形態１によるインターポーザ２０Ａを例示して説明する。
図１５では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する各配線層のうち、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウト例を示している。ここでの説明は省略するが、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトは、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウトと同じであっても良いし、同じでなくても良い。または、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトのみに、本実施の形態２によるレイアウト例を適用することもできる。
また、図１５では、シリコンインターポーザ２０ＳＢの上面２０ｔと珪素（Ｓｉ）を主材料とするコア層２１ｃの上面２１ｔとの間に（図７参照）、上面２０ｔ側から順に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５が積層された４層の配線層を例示している。なお、図１５には、シリコンインターポーザ２０ＳＢの上面２０ｔに形成された最上層の配線層Ｍ１からなる複数の上面端子２５は省略しているが、複数の上面端子２５は、例えば図１５に示す配線層Ｍ２からなるビアランド２８とほぼ同様のレイアウトで配置されている。
図１５に示す例では、メモリチップ３０Ａとロジックチップ３０Ｂとの間を電気的に接続する信号伝送経路に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５からなる複数の引き出し配線２２Ｃを利用する。シリコンインターポーザ２０ＳＢの上面２０ｔに形成された、最上層の配線層Ｍ１は、複数の上面端子２５のみを構成しており、引き出し配線２２Ｃには利用していない。
例えば配線層Ｍ２のみによって必要な信号伝送経路を充足することができれば、配線層Ｍ３、Ｍ４およびＭ５からなる引き出し配線２２Ｃは不要である。しかし、半導体装置の性能を向上させるためには、メモリチップ３０Ａとロジックチップ３０Ｂとの間で伝送できるデータ数を増やす技術が要求される。そこで、複数の信号伝達経路をもつ配線層の層数を増やすことによって、一度に伝送できるデータ数を増やし、かつ、単位時間当たりの伝送回数を増やすことで伝送できるデータ数を増やすことが重要となる。
図１５および図１６に示すように、シリコンインターポーザ２０ＳＢでは、配線層を積層するたびに、ビア配線２３とビアランド２８とを積み重ねて上層の配線層と下層の配線層との貫通接続を行っている。ビアランド２８は、ビア配線２３を形成するために、複数の配線層を互いに電気的に絶縁する絶縁層２１の一部分にレーザ、ウエットエッチングまたはドライエッチングなどの加工により開口部を設ける際のストッパとしての役割も有している。
ところで、複数の配線層には、シリコンインターポーザ２０ＳＢ内に引き出し線２２Ｃ、ビア配線２３およびビアランド２８が形成される。そして、上層の配線層のビアランド２８と下層の配線層のビアランド２８とは、ビア配線２３によって電気的に接続される。
ビア配線２３を形成する際には、下層の配線層を覆うように形成された絶縁層２１の一部分に、レーザ、ウエットエッチングまたはドライエッチングなどによって開口部が形成されるが、最適な加工条件を用いて、開口部の深さおよび大きさの制御を行うことにより、安定した開口部を形成することができる。
以下の説明では、平面視においてメモリチップ３０Ａのロジックチップ３０Ｂに対向するチップ端部（図３に示す側面３０ｓ）とシリコンインターポーザ２０ＳＢとが重なる位置を基準位置ＲＰとし、基準位置ＲＰに最も近い位置に、基準位置ＲＰに沿って配置されたビア配線２３およびビアランド２８の列を第１列とする。以下、基準位置ＲＰからメモリチップ３０Ａの内側に向かう方向に等間隔で順に配置された列を、第２列、第３列・・・とする。
従って、複数の引き出し配線２２Ｃは、複数の配線層のそれぞれの各配列（第１列、第２列、第３列・・・）に設けられたビアランド２８から、基準位置ＲＰを横切るように、ロジックチップ３０Ｂに向かって延在する。
図１７に示すレイアウトルールの設定値を用いれば、最小ピッチ（Min pitch）が５５μｍであることから、複数のビア配線２３および複数のビアランド２８は、行方向に５５μｍピッチで配置できることになる。この場合、例えばビアランド２８の直径（Land）が３０μｍであれば、行方向に互いに隣り合うビアランド２８の間隔（Land-Land space）は２５μｍとなる。このため、配線の幅が２μｍであれば、互いに隣り合うビアランド２８の間に配置できる引き出し配線２２Ｃの本数は５本となる。
図１５に示す例において、配線層Ｍ２では、基準位置ＲＰに最も近い第１列に、最小ピッチで複数のビアランド２８が配置される。第１列の複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、第１列において行方向に互いに隣り合う２つのビアランド２８の間に、５本の引き出し配線２２Ｃを通過させる。このうち、１本目、２本目、３本目、４本目および５本目の引き出し配線２２Ｃのそれぞれ一端は、第２列、第３列、第４列、第５列および第６列にそれぞれ配置されたビアランド２８と接続する。これにより、５本の引き出し配線２２Ｃは、ロジックチップ３０Ｂと電気的に接続することができる。
従って、図１５に示す例において、配線層Ｍ２では、基準位置ＲＰ側から６列（６ｒｏｗ）のビアランド２８を用いて、引き出し配線２２Ｃが配置できる。例えば４行（４×最小ピッチ）の間に、合計２４本の引き出し配線２２Ｃを配置することができる。
また、図１５および図１６に示すように、引き出し配線２２Ｃが接続する配線層Ｍ２からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ３、Ｍ４またはＭ５からなる引き出し配線２２Ｃがそれぞれ延在している。
配線層Ｍ３、Ｍ４およびＭ５においても、配線層Ｍ２と同様である。
すなわち、配線層Ｍ３では、基準位置ＲＰに近い第７列に、最小ピッチで複数のビアランド２８が配置される。第７列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第７列において、行方向に互いに隣り合う２つのビアランド２８の間に、５本の引き出し配線２２Ｃを通過させる。１本目、２本目、３本目、４本目および５本目の引き出し配線２２Ｃのそれぞれ一端は、第８列、第９列、第１０列、第１１列および第１２列にそれぞれ配置されたビアランド２８と接続する。これにより、５本の引き出し配線２２Ｃは、ロジックチップ３０Ｂと電気的に接続することができる。
また、配線層Ｍ４では、基準位置ＲＰに近い第１３列に、最小ピッチで複数のビアランド２８が配置される。第１３列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第１３列において、行方向に互いに隣り合う２つのビアランド２８の間に、５本の引き出し配線２２Ｃを通過させる。１本目、２本目、３本目、４本目および５本目の引き出し配線２２Ｃのそれぞれ一端は、第１４列、第１５列、第１６列、第１７列および第１８列にそれぞれ配置されたビアランド２８と接続する。これにより、５本の引き出し配線２２Ｃは、ロジックチップ３０Ｂと電気的に接続することができる。
また、配線層Ｍ５では、基準位置ＲＰに近い第１９列に、最小ピッチで複数のビアランド２８が配置される。第１９列の複数のビアランド２８にはそれぞれ引き出し配線２２Ｃが接続している。
そして、第１９列において、行方向に互いに隣り合う２つのビアランド２８の間に、５本の引き出し配線２２Ｃを通過させる。１本目、２本目、３本目、４本目および５本目の引き出し配線２２Ｃのそれぞれ一端は、第２０列、第２１列、第２２列、第２３列および第２４列にそれぞれ配置されたビアランド２８と接続する。これにより、５本の引き出し配線２２Ｃは、ロジックチップ３０Ｂと電気的に接続することができる。
従って、配線層Ｍ３、Ｍ４およびＭ５においても、配線層Ｍ２と同様に、基準位置ＲＰ側から６列（６ｒｏｗ）の複数のビアランド２８を用いて、引き出し配線２２Ｃが配置できるので、配線層Ｍ３、Ｍ４およびＭ５においても、例えば４行（４×最小ピッチ）の間に、それぞれ合計２４本の引き出し配線２２Ｃを配置することができる。
このように、比較例によるシリコンインターポーザ２０ＳＢでは、各配線層に形成された、基準位置ＲＰ側から６列（６ｒｏｗ）の複数のビアランド２８を利用し、これらに、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の引き出し配線２２Ｃをそれぞれ接続している。
従って、比較例によるシリコンインターポーザ２０ＳＢでは、同一設計ルールにおいて、さらに、メモリチップ３０Ａとロジックチップ３０Ｂとの間の信号伝送経路の数の増加が要求される場合は、配線層の層数を増やすことにより、その要求に応えることができる。しかしながら、前述したように、配線層の層数を増やすと、シリコンインターポーザ２０ＳＢのコストが高くなり、結果的に半導体装置の高コスト化を招くなどの問題が生じる。
≪本実施の形態２によるシリコンインターポーザの構造≫
次に、本実施の形態２によるシリコンインターポーザ２０ＳＡに設けられた各配線層の構成について、図１８Ａ、図１８Ｂおよび図１９を用いて説明する。
図１８Ａおよび図１８Ｂは、本実施の形態２によるシリコンインターポーザに備わる各配線層およびビア配線の一部のレイアウトを示す平面図である。図１９は、本実施の形態２によるシリコンインターポーザの断面図であり、図１８Ａおよび図１８Ｂに矢印で示す（１）、（２）、（３）および（３´）にそれぞれ沿った断面図である。
図１８Ａおよび図１８Ｂでは、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する各配線層のうち、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウト例を示している。ここでの説明は省略するが、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトは、メモリチップ３０Ａが搭載される領域の信号伝送経路を構成する各配線層のレイアウトと同じであっても良い。または、ロジックチップ３０Ｂが搭載される領域の信号伝送経路を構成する各配線層のレイアウトのみに、本実施の形態２によるレイアウト例を適用することもできる。
また、図１８Ａおよび図１８Ｂでは、シリコンインターポーザ２０ＳＡの上面２０ｔとコア層２１ｃの上面２１ｔとの間に（図７参照）、上面２０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３およびＭ４が積層された４層の配線層、並びに各配線層の間を接続するビア配線２３（ショートビア配線２３Ｓ、ロングビア配線２３Ｌ）を例示している。ショートビア配線２３Ｓは、網掛けの丸で示し、ロングビア配線２３Ｌは、黒丸で示している。また、図１８Ａでは、配線層Ｍ１、配線層Ｍ１と配線層Ｍ２との間のビア配線２３、および配線層Ｍ２のレイアウトを示す。図１８Ｂでは、配線層Ｍ２と配線層Ｍ３との間のビア配線２３、配線層Ｍ３、配線層Ｍ３と配線層Ｍ４との間のビア配線２３、および配線層Ｍ４のレイアウトを示す。
図１８Ａおよび図１８Ｂに示す例では、メモリチップ３０Ａとロジックチップ３０Ｂとの間を電気的に接続する信号伝送経路に、配線層Ｍ２、Ｍ３およびＭ４からなる複数の引き出し配線２２Ｃを利用する。インターポーザ２０ＳＡの上面２０ｔに形成された、最上層の配線層Ｍ１は、複数の上面端子２５のみを構成しており、引き出し配線２２Ｃには利用していない。
例えば配線層Ｍ２のみによって必要な信号伝送経路を充足することができれば、配線層Ｍ３およびＭ４からなる引き出し配線２２Ｃは不要である。しかし、半導体装置の性能を向上させるためには、メモリチップ３０Ａとロジックチップ３０Ｂとの間で伝送できるデータ数を増やす技術が要求され、複数の信号伝達経路をもつ配線層の層数を増やすことによって、一度に伝送できるデータ数を増やし、かつ、単位時間当たりの伝送回数を増やすことで伝送できるデータ数を増やすことが重要となる。そこで、複数の配線層を使用し、さらに、各配線層からなる引き出し電極２２Ｃの数を増やすことによって、単位時間当たりの伝送回数を増やし、複数の信号伝送経路のそれぞれの伝送速度を高速化している。
図１８Ａ、図１８Ｂおよび図１９に示すように、シリコンインターポーザ２０ＳＡには、主に、珪素（Ｓｉ）を母材とするコア層２１ｃの上面２１ｔからシリコンインターポーザ２０ＳＡの上面２０ｔまでの間に（図７参照）、複数の配線層、すなわち配線層Ｍ２、Ｍ３およびＭ４が積層されている。また、複数の配線層を互いに電気的に絶縁する絶縁層２１が形成されており、その絶縁層２１には、上層の配線層と下層の配線層とを電気的に接続するための複数のビア配線２３が形成されている（図７参照）。
しかし、シリコンインターポーザ２０ＳＡでは、比較例によるシリコンインターポーザ２０ＳＢに示したように、配線層を積層するたびに、ビア配線２３とビアランド２８とを積み重ねて上層の配線層と下層の配線層とを貫通接続するだけでなく、ビアランド２８を介さずに、配線層Ｍ１（上面端子２５）から直接配線層Ｍ３またはＭ４に貫通接続するビア配線２３を有している。すなわち、複数のビア配線２３には、配線層Ｍ１と配線層Ｍ３とを配線層Ｍ２からなるビアランド２８を介さずに直接接続するビア配線２３、配線層Ｍ１と配線層Ｍ４とを配線層Ｍ２およびＭ３からなるビアランド２８を介さずに直接接続するビア配線２３を有している。このため、各配線層において、引き出し配線２２Ｃが接続される複数のビアランド２８が同一ピッチで行列状に千鳥配置されていない領域が存在する。
例えば図１８Ｂに示す配線層Ｍ４からなる複数のビアランド２８では、基準位置ＲＰに近い側のビアランド２８（１１ｒｏｗ〜１４ｒｏｗ）は、行方向または列方向に対して上面端子２５のピッチの２倍のピッチで配置されているが、基準位置ＲＰに遠い側のビアランド２８（２１ｒｏｗ〜２６ｒｏｗ）は、行方向または列方向に対して上面端子２５のピッチと同じピッチで千鳥配置されている。
以下、本実施の形態２によるシリコンインターポーザ２０ＳＡにおける、ビア配線２３、ビアランド２８および引き出し配線２２Ｃの構成について具体的に説明する。
以下の説明では、平面視においてメモリチップ３０Ａのロジックチップ３０Ｂに対向するチップ端部（図３に示す側面３０ｓ）とシリコンインターポーザ２０ＳＡとが重なる位置を基準位置ＲＰとし、基準位置ＲＰに最も近い位置に、基準位置ＲＰに沿って配置されたビア配線２３の列を第１列とする。以下、基準位置ＲＰからメモリチップ３０Ａの内側に向かう方向に等間隔で順に配置された列を、第２列、第３列・・・とする。
従って、複数の引き出し配線２２Ｃは、複数の配線層のそれぞれの各配列（第１列、第２列、第３列・・・）に設けられたビアランド２８から、基準位置ＲＰを横切るように、ロジックチップ３０Ｂに向かって延在する。
図１７に示すレイアウトルールの設定値を用いれば、最小ピッチ（Min pitch）が５５μｍであることから、複数のビア配線２３および複数のビアランド２８は、行方向に５５μｍピッチで配置できることになる。
［配線層Ｍ２について］
図１８Ａ、図１８Ｂおよび図１９に示す配線層Ｍ２の例において、基準位置ＲＰに最も近い第１列に、配線層Ｍ１（上面端子２５）と配線層Ｍ２とを接続するショートビア配線２３Ｓと、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続するロングビア配線２３Ｌとが行方向に交互に配置され、ショートビア配線２３Ｓおよびロングビア配線２３Ｌは、最小ピッチで行方向に配置されている。また、第２列、第３列および第４列においても同様に、ショートビア配線２３Ｓとロングビア配線２３Ｌとが行方向に交互に配置されている。第５列から第１０列においては、配線層Ｍ２からなるビアランド２８が最小ピッチで行列状に千鳥配置されている。
ショートビア配線２３Ｓが接続する配線層Ｍ２の部分には、配線層Ｍ２からなるビアランド２８が形成されている。また、ロングビア配線２３Ｌが接続する配線層Ｍ３の部分には、配線層Ｍ３からなるビアランド２８が形成されている。
第１列、第２列、第３列および第４列の配線層Ｍ２からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１７に示すレイアウトルールの設定値を用いれば、第１列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は３７．５μｍとなることから、両者の間に、最大で８本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。また、第２列、第３列および第４列においても同様に、行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間に、最大で８本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。第１列から第４列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間を通過した７本または８本の配線層Ｍ２からなる引き出し配線２２Ｃは、第５列から第１０列に配置された複数のビアランド２８のいずれかと接続する。
これにより、第５列から第１０列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
なお、第５列から第１０列に配置された複数のビアランド２８においては、行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、最大で５本の配線層Ｍ２からなる引き出し配線２２Ｃを通過させることができる。
従って、配線層Ｍ２では、基準位置ＲＰ側から１０列（１０ｒｏｗ）の間に配置されたビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば４行（４×最小ピッチ）の間に、合計３２本の引き出し配線２２Ｃを配置することができる。
また、図１８Ａ、図１８Ｂおよび図１９に示すように、引き出し配線２２Ｃが接続する配線層Ｍ２からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ３またはＭ４からなる引き出し配線２２Ｃがそれぞれ延在している。
［配線層Ｍ３について］
図１８Ａ、図１８Ｂおよび図１９に示す配線層Ｍ３の例において、第１列、第２列、第３列および第４列にはそれぞれ、配線層Ｍ１（上面端子２５）とロングビア配線２３Ｌを介して接続するビアランド２８が配置されている。これらのビアランド２８は、配線層Ｍ１からなる上面端子２５とロングビア配線２３Ｌを介して接続するビアランド２８のみであることから、行方向に最小ピッチの２倍で隣り合っている。これらのビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。第５列から第１０列には、ビアランド２８は配置されていない。
第１１列に、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続するロングビア配線２３Ｌと、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続するロングビア配線２３Ｌとが行方向に交互に配置され、これら複数のロングビア配線２３Ｌは、最小ピッチで行方向に配置されている。また、第１２列、第１３列および第１４列においても同様に、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続するロングビア配線２３Ｌと、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続するロングビア配線２３Ｌとが行方向に交互に配置されている。また、第１５列から第２０列においては、配線層Ｍ３からなるビアランド２８が最小ピッチで行列状に千鳥配置されている。
配線層Ｍ１−配線層Ｍ３間のロングビア配線２３Ｌが接続する配線層Ｍ３の部分には、配線層Ｍ３からなるビアランド２８が形成されている。また、配線層Ｍ１−配線層Ｍ４間のロングビア配線２３Ｌが接続する配線層Ｍ４の部分には、配線層Ｍ４からなるビアランド２８が形成されている。
第１１列、第１２列、第１３列および第１４列の配線層Ｍ３からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１７に示すレイアウトルールの設定値を用いれば、第１１列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は３７．５μｍとなることから、両者の間に、最大で８本の配線層Ｍ３からなる引き出し配線２２Ｃを通過させることができる。また、第１２列、第１３列および第１４列においても同様に、行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間に、最大で８本の配線層Ｍ３からなる引き出し配線２２Ｃを通過させることができる。第１１列から第１４列において行方向に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間を通過した７本または８本の配線層Ｍ３からなる引き出し配線２２Ｃは、第１５列から第２０列に配置された複数のビアランド２８のいずれかと接続する。
これにより、第１５列から第２０列に配置された複数のビアランド２８は引き出し配線２２Ｃを介してロジックチップ３０Ｂと電気的に接続することができる。
なお、第１５列から第２０列に配置された複数のビアランド２８においては、行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、最大で５本の配線層Ｍ５からなる引き出し配線２２Ｃを通過させることができる。
また、図１７に示すレイアウトルールの設定値を用いれば、第１列から第４列において行方向に互いに隣り合うビアランド２８の間隔は８０μｍとなることから、両者の間に、最大で１９本の引き出し配線２２Ｃを通過させることができる。
従って、配線層Ｍ３では、基準位置ＲＰ側から２０列（２０ｒｏｗ）の間に配置されたビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば４行（４×最小ピッチ）の間に、合計４０本の引き出し配線２２Ｃを配置することができる。
また、図１８Ａ、図１８Ｂおよび図１９に示すように、引き出し配線２２Ｃが接続する配線層Ｍ３からなるビアランド２８の下方には、ビア配線２３およびビアランド２８は形成されておらず、絶縁層２１を介して、配線層Ｍ４からなる引き出し配線２２Ｃがそれぞれ延在している。
［配線層Ｍ４について］
図１８Ａ、図１８Ｂおよび図１９に示す配線層Ｍ４の例において、第１１列、第１２列、第１３列および第１４列にはそれぞれ、配線層Ｍ１（上面端子２５）とロングビア配線２３Ｌを介して接続するビアランド２８が配置されている。これらのビアランド２８は、配線層Ｍ１からなる上面端子２５とロングビア配線２３Ｌを介して接続するビアランド２８のみであることから、行方向に最小ピッチの２倍で隣り合っている。これらのビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。第１５列から第２０列には、ビアランド２８は配置されていない。
第２１列に、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続する複数のロングビア配線２３Ｌが、最小ピッチで行方向に配置されている。また、第２２列、第２３列、第２４列、第２５列および第２６列においても同様に、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続する複数のロングビア配線２３Ｌが、最小ピッチで行方向に配置されている。
第２１列から第２６列において、ロングビア配線２３Ｌが接続する配線層Ｍ４の部分には、配線層Ｍ４からなるビアランド２８が形成されており、複数のビアランド２８が最小ピッチで行列状に千鳥配置されている。
第２１列から第２６列の配線層Ｍ４からなる複数のビアランド２８にはそれぞれ、ロジックチップ３０Ｂ方向へ延在する引き出し配線２２Ｃが接続している。
そして、図１７に示すレイアウトルールの設定値を用いれば、第２１列から第２６列に配置された複数のビアランド２８においては、行方向に互いに隣り合う２つのビアランド２８の間隔は２５μｍとなることから、両者の間に、最大で５本の配線層Ｍ４からなる引き出し配線２２Ｃを通過させることができる。
また、図１７に示すレイアウトルールの設定値を用いれば、第１１列から第１４列において行方向に互いに隣り合うビアランド２８の間隔は８０μｍとなることから、両者の間に、最大で１９本の引き出し配線２２Ｃを通過させることができる。
従って、配線層Ｍ４では、基準位置ＲＰ側から１６列（１６ｒｏｗ）の間に配置されたビアランド２８を用いて、引き出し配線２２Ｃを配置することができる。例えば４行（４×最小ピッチ）の間に、合計３２本の引き出し配線２２Ｃを配置することができる。
≪本実施の形態２によるインターポーザの効果≫
上述したように、本実施の形態２では、最上層である配線層Ｍ１と最下層である配線層Ｍ４との間に、配線層Ｍ２およびＭ３からなるビアランド２８を形成せずに、配線層Ｍ１（上面端子２５）と配線層Ｍ３、および配線層Ｍ１（上面端子２５）と配線層Ｍ４とをそれぞれ接続するロングビア配線２３Ｌを形成する。すなわち、シリコンインターポーザ２０ＳＡには、互いに深さの異なる複数のビア配線２３が形成されている。
そして、行方向および斜め方向の列間の最短距離に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間隔は、行方向および斜め方向の列間の最短距離に互いに隣り合うビアランド２８の間隔よりも大きいことから、行方向および斜め方向の列間の最短距離に互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間に配置できる引き出し配線２２Ｃの数を、行方向および斜め方向の列間について最短距離で隣接するビアランド２８の間に配置できる引き出し配線２２Ｃの数よりも多くすることができる。
また、シリコンインターポーザ２０ＳＡの基準位置ＲＰからメモリチップ３０Ａの内側方向へ向かうに従って、配線層Ｍ１（上面端子２５）と配線層Ｍ３とを接続するロングビア配線２３Ｌ、配線層Ｍ１（上面端子２５）と配線層Ｍ４とを接続するロングビア配線２３Ｌが順に配置されている。これにより、配線層Ｍ３からなる引き出し配線２２Ｃを配線層Ｍ２の下に配置でき、配線層Ｍ４からなる引き出し配線２２Ｃを配線層Ｍ２およびＭ３の下に配置することができる。
行方向に最小ピッチで互いに隣り合うビアランド２８の間では、図１７に示すレイアウトルールの設定値を用いれば、５本の引き出し配線２２Ｃを配置することができる。例えば図１５および図１６に示す例（比較例によるシリコンインターポーザ２０ＳＢ）では、４行（４×最小ピッチ）の間に、配線層Ｍ２、Ｍ３、Ｍ４およびＭ５を用いて９６（２４＋２４＋２４＋２４）本の引き出し配線２２Ｃを配置することができる。
しかし、行方向に最小ピッチで互いに隣り合うビアランド２８とロングビア配線２３Ｌとの間では、図１７に示すレイアウトルールの設定値を用いれば、最大で８本の引き出し配線２２Ｃを配置することができる。また、互いに行方向に最小ピッチの２倍で隣り合うビアランド２８の間では、図１７に示すレイアウトルールの設定値を用いれば、最大で１９本の引き出し配線２２Ｃを配置することができる。例えば図１８Ａ、図１８Ｂおよび図１９に示す例（本実施の形態２によるシリコンインターポーザ２０ＳＡ）では、４行（４×最小ピッチ）の間に、配線層Ｍ２、Ｍ３およびＭ４を用いて１０４（３２＋４０＋３２）本の引き出し配線２２Ｃを配置することができる。
このように、本実施の形態２では、配線層の層数を増やすことなく、各配線層からなる引き出し配線２２Ｃの数を増やすことによって、メモリチップ３０Ａとロジックチップ３０Ｂとの間で伝送できるデータ数を増やす技術が要求される。そこで、複数の信号伝達経路をもつ配線層の層数を増やすことによって、一度に伝送できるデータ数を増やし、かつ、単位時間当たりの伝送回数を増やすことで伝送できるデータ数を増やすことが重要となる。その結果、低コストで、かつ、高速の伝送速度を有するシリコンインターポーザ２０ＳＡを提供することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料を基材とするインターポーザおよび珪素（Ｓｉ）を基材とするインターポーザを用いたが、これに限定されるものではなく、ガラスを基材とするインターポーザを用いることもできる。
また、前記実施の形態では、パッケージ基板上にインターポーザを搭載し、さらに、当該インターポーザ上に複数の半導体チップを搭載する、所謂、２．５次元（２．５Ｄ）実装における中継基板として機能するインターポーザに本発明を適用した。しかし、プリント配線基板上に、薄膜技術を用い、一般的な配線基板より微細配線が形成できる層を追加したインターポーザ、またはチップを埋め込んだインターポーザ上に複数の半導チップを搭載する、所謂、２．１次元（２．１Ｄ）構造の配線基板にも本発明は適用できる。
１０ 配線基板（パッケージ基板）
１０ｂ 下面（面、実装面）
１０ｓ 側面
１０ｔ 上面（面、チップ搭載面）
１１ 半田ボール（外部端子）
１２ ランド（外部端子、半田接続用パッド）
１３ 配線
１４ 絶縁層
１４ｃ コア層（コア材、コア絶縁層、絶縁層）
１５ ビア配線
１６ ボンディングパッド（端子、インターポーザ搭載面側端子、電極）
１７ 絶縁膜（ソルダレジスト膜）
２０Ａ，２０Ｂ インターポーザ（中継基板）
２０ＳＡ，２０ＳＢ シリコンインターポーザ
２０ｂ 下面（面、実装面）
２０ｓ 側面
２０ＳＡ，２０ＳＢ インターポーザ（中継基板）
２０ｔ 上面（面、チップ搭載面）
２１ 絶縁層
２１ｂ 下面
２１ｃ コア層（コア材、コア絶縁層、絶縁層）
２１ｔ 上面
２２ 配線
２２Ｃ 引き出し配線
２３、２３ａ ビア配線
２３Ｌ ロングビア配線
２３Ｓ ショートビア配線
２４ スルーホール配線
２５ 上面端子（端子、ボンディングパッド、ランド、部品接続用端子）
２６ 下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）
２７ バンプ電極
２８ ビアランド
３０ 半導体チップ（半導体部品）
３０Ａ メモリチップ
３０Ｂ ロジックチップ
３０Ｃ ホストコントローラチップ
３０Ｄ ロジックチップ
３０Ｅ メモリチップ
３０ｂ 裏面（主面、下面）
３０ｓ 側面
３０ｔ 表面（主面、上面）
３１ シリコン基板（基材）
３１ｔ 主面
３２ 配線層
３３ 電極（表面電極、部品電極、パッド）
３４ パッシベーション膜
３５ バンプ電極
４０ 外部機器
５０ 電源
６０ 実装基板
ＣＭＤ 制御信号線（信号線）
ＣＯＲＥ１，ＣＯＲＥ２ コア回路（主回路）
ＤＱ データ線（信号線）
ＤＲＶ１，ＤＲＶ２ 電源回路
ＩＦ１ 外部インタフェース回路（入出力回路、外部入出力回路）
ＩＦ２ 内部インタフェース回路（入出力回路、内部入出力回路）
Ｌ１〜Ｌ８ 配線層
Ｍ１〜Ｍ８ 配線層
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
ＲＰ 基準位置
ＳＩＧ 信号線
ＶＤ１，ＶＤ２，ＶＤ３ 電源線
ＶＨ ビアホール
ＶＳ１ 基準電位線

Claims (9)

  1. 配線基板と、
    前記配線基板の主面に搭載されたインターポーザと、
    前記インターポーザ上に並べて搭載された第１半導体チップおよび第２半導体チップと、
    を備え、
    前記インターポーザは、
    前記第１半導体チップおよび前記第２半導体チップが搭載された上面と、
    前記上面とは反対側の下面と、
    複数の配線層と、
    前記複数の配線層によってそれぞれ形成された複数の電極と、
    前記複数の電極とそれぞれ電気的に接続された複数の引き出し配線と、
    前記複数の配線層を互いに電気的に接続する複数のビア配線と、
    を有し、
    前記複数の配線層は、
    前記インターポーザの前記上面上に配置された第１配線層と、
    前記第１配線層よりも前記インターポーザの前記下面の近くに配置された第２配線層と、
    前記第２配線層よりも前記インターポーザの前記下面の近くに配置された第３配線層と、
    を含み、
    前記複数の電極は、
    前記第１配線層によって形成された端子群と、
    前記第２配線層によって形成された第１ランド電極群と、
    前記第３配線層によって形成された第２ランド電極群と、
    を含み、
    前記端子群は、
    前記インターポーザの前記上面のうちの前記第１半導体チップと重なる第１領域内に位置し、かつ、前記第１領域内において最も前記第２半導体チップに近い第１列目に配置された第１列目端子群と、
    前記第１領域内に位置し、かつ、前記第１領域内において前記第１列目よりも前記第２半導体チップから遠い第２列目に配置された第２列目端子群と、
    前記第１領域内に位置し、かつ、前記第１領域内において前記第２列目よりも前記第２半導体チップから遠い第３列目に配置された第３列目端子群と、
    前記第１領域内に位置し、かつ、前記第１領域内において前記第３列目よりも前記第２半導体チップから遠い第４列目に配置された第４列目端子群と、
    を含み、
    前記複数のビア配線は、
    前記第２配線層を貫通し、その一端が前記第１列目端子群に接続され、その他端が前記第２ランド電極群に接続された第１ロングビア配線と、
    その一端が前記第２列目端子群に接続され、その他端が前記第１ランド電極群に接続された第１ショートビア配線と、
    その一端が前記第３列目端子群に接続され、その他端が前記第１ランド電極群に接続された第２ショートビア配線と、
    その一端が前記第４列目端子群に接続され、その他端が前記第１ランド電極群に接続された第３ショートビア配線と、
    を含み、
    前記複数の引き出し配線は、
    前記第１ランド電極群のうちの前記第１ショートビア配線が接続された第１ビアランドと電気的に接続された第１引き出し配線と、
    前記第１ランド電極群のうちの前記第２ショートビア配線が接続された第２ビアランドと電気的に接続された第２引き出し配線と、
    前記第１ランド電極群のうちの前記第３ショートビア配線が接続された第３ビアランドと電気的に接続された第３引き出し配線と、
    を含み、
    その他端が前記第２ランド電極群に接続された前記第１ロングビア配線のうちの互いに隣り合う前記第１ロングビア配線の間隔は、前記第１ランド電極群のうちの互いに隣り合うビアランドの間隔よりも大きく、
    前記第２配線層において、前記第１引き出し配線、前記第２引き出し配線、および、前記第３引き出し配線のそれぞれの一部が、その他端が前記第２ランド電極群に接続された前記第１ロングビア配線のうちの互いに隣り合う前記第１ロングビア配線間に配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２配線層は、前記第１ロングビア配線と接続されたビアランドを有していない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ロングビア配線は、前記端子群と前記第２ランド電極群との間において、前記第２配線層によって形成された前記第１ランド電極群のいずれにも接続されていない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１引き出し配線、前記第２引き出し配線、および、前記第３引き出し配線のそれぞれの一部は、前記第１半導体チップと前記第２半導体チップとを電気的に接続する伝送経路を構成する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記インターポーザの基材は、ガラス繊維にエポキシ樹脂を含浸させた絶縁材料である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記インターポーザの基材は、シリコンである、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記インターポーザの基材は、ガラスである、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記インターポーザは、配線基板を兼ねる、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記インターポーザが有する前記複数の引き出し配線の一部は、コプレーナ構造によるＧＮＤ配線を構成する、半導体装置。
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