JP2015050314A - 結合型プリント配線板及びその製造方法 - Google Patents

結合型プリント配線板及びその製造方法 Download PDF

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苅谷　隆
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隆 苅谷
閑野　義則
Yoshinori Kanno
義則 閑野
雅敏 國枝
Masatoshi Kunieda
雅敏 國枝
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Abstract

【課題】基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供すること
【解決手段】
この結合型プリント配線板は、多層プリント配線板の一方の主面に配線フィルムが固着された結合型プリント配線板であって、前記配線フィルムには、前記結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、各半導体素子と前記多層プリント配線板の間とを接続する第２の配線とが混在して形成されている。
【選択図】図１Ａ

Description

本発明は、結合型プリント配線板及びその製造方法に関する。更に具体的には、基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板及びその製造方法に関する。
従来、パーソナルコンピュータ、サーバコンピュータ等の電子機器に使用される回路基板では、メモリ系素子（例えば、DRAM等）とロジック系素子（例えば、CPU、MPU等）は、別々の配線板に搭載されていた。
しかし、これら電子機器の高速化の要請により、半導体素子の高速化と共に、半導体素子間を電気的に接続する配線板における電気信号の伝送遅れを短縮化する必要が生じている。このため、１枚の配線板上に、メモリ系素子とロジック系素子を近接して並置した状態(side by side)で搭載する実装形態が提案されている。
具体的には、従来のプリント配線板の半導体素子搭載面側に、別途製造したシリコン製のインターポーザを搭載し、このシリコン製インターポーザの反対面にメモリ系素子とロジック系素子とを並置して搭載する実装形態である。このようなインターポーザは、シリコン基板を使用し半導体プロセスを採用することにより、半導体素子のパターンに対応する高密度の回路パターンが形成できる。
このシリコン製インターポーザは、半導体素子に対向する面のパッドは半導体素子の密なピッチのパッドに適合するよう比較的密なピッチのパッドとして形成され、反対側のプリント配線板に対向する面のパッドはプリント配線板の疎なピットのパッドに適合するよう比較的疎なピッチのパッドとして形成され、プリント配線板と半導体素子の間に介在配置されてピッチ変換機能を奏している。本出願書類では、従来のプリント配線板の典型的なパッドを「粗いピッチのパッド」と、半導体素子の典型的なパッドを「密なピッチのパッド」と表現する。
従って、シリコン製インターポーザを採用することで、従来のプリント配線板は、最近のローパワー且つ高速化されたWide I/O DRAM（データ入出力端子数を大幅に拡張したDRAM）にも対応できる。
このような従来のプリント配線板とシリコン製インターポーザとの組み合わせの実装形態は、比較的コスト高となる。そのため、本出願人のようなプリント基板製造業者は、顧客サイド（例えば、パーソナルコンピュータ、サーバ等の製造業者）から、コストリダクションの要請を受けている。
従って、本発明は、基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供することを目的とする。
上記目的に鑑みて、本発明に係る結合型プリント配線板は、多層プリント配線板の一方の主面に配線フィルムが固着された結合型プリント配線板であって、前記配線フィルムには、前記結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、各半導体素子と前記多層プリント配線板の間とを接続する第２の配線とが混在して形成されている。
更に、上記結合型プリント配線板では、前記配線フィルムの半導体素子搭載面には密なピッチのパッドと疎なピッチのパッドとが形成されていてもよい。
更に、上記結合型プリント配線板では、前記密なピッチのパッドの領域では、第１の配線のラインアンドスペースは１０μｍ／１０μｍ未満であり、前記疎なピッチのパッドの領域では、第２の配線のラインアンドスペースは１０μｍ／１０μｍ以上であってよい。
更に、上記結合型プリント配線板では、前記密なピッチのパッドは、ピッチが１００μｍ未満であり、前記疎なピッチのパッドは、ピッチが１００μｍ以上であってよい。
更に、上記結合型プリント配線板では、前記多層プリント配線板と前記配線フィルムとは、(i)アンダーフィル、(ii)絶縁性フィルム及び(iii)絶縁性接着剤、のいずれかで固着されていてもよい。
更に、上記結合型プリント配線板では、前記配線フィルムの半導体素子搭載面には、ロジック系半導体素子とメモリ系半導体素子とを実装するパッドが形成され、前記パッドの内、前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、各素子の相互に近接した領域に形成されていてもよい。
更に、上記結合型プリント配線板では、前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、密なピッチで形成され、前記ロジック系半導体素子又は前記メモリ系半導体素子と、前記多層プリント配線板とを電気的に相互接続するため使用されるパッドは、疎なピッチで形成されていてもよい。
更に、上記結合型プリント配線板では、前記配線フィルムの半導体素子搭載面のパッドには、半田バンプが形成されていてもよい。
更に、上記結合型プリント配線板では、前記多層プリント配線板と前記配線フィルムとは、(a)樹脂系結合材で物理的に固着され、(b)前記配線フィルムの前記多層プリント配線板対向面の全面にわたり、(i)異方性導電膜、(ii)充填ビア導体及び(iii)導電性接続部材、のいずれかで電気的に接続されていてもよい。
更に、上記結合型プリント配線板では、前記多層プリント配線板と前記配線フィルムとは、(a)前記配線フィルムの前記多層プリント配線板対向面の全面にわたり樹脂系結合材で物理的に固着され、(b)前記配線フィルムの周縁部に形成された接続手段で電気的に接続されていてもよい。
更に、上記結合型プリント配線板では、前記配線フィルムの周縁部に形成された接続手段は、(i)異方性導電膜、(ii)導電部材の印刷、(iii)導電部材のローラ転写、(iv)インクジェットによる吹付け及び(v)ワイヤボンディング、のいずれかで電気的に接続されていてもよい。
更に、本発明に係る結合型プリント配線板の製造方法は、プリント板製造技術により多層プリント配線板を製造し、半導体製造プロセスを利用してパターン形成した配線フィルムを製造し、前記多層プリント配線板と前記配線フィルムとを固着する結合型プリント配線板の製造方法であって、前記配線フィルムには、前記結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、各半導体素子と前記多層プリント配線板との間を接続する第２の配線とが混在して形成される。
更に、上記結合型プリント配線板の製造方法では、前記配線フィルムの半導体素子搭載面には密なピッチのパッドと疎なピッチのパッドとが形成されていてもよい。
更に、上記結合型プリント配線板の製造方法では、前記配線フィルムの半導体素子搭載面には、ロジック系半導体素子とメモリ系半導体素子とを実装するパッドが形成され、前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、密なピッチのパッドとして形成され、前記ロジック系半導体素子又は前記メモリ系半導体素子と、前記多層プリント配線板とを電気的に相互接続するため使用されるパッドは、疎なピッチのパッドとして形成されていてもよい。
本発明によれば、基本的に従来の有機材料系のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供することができる。
図１Ａは、第１実施形態に係る結合型プリント配線板の構造を説明する断面図である。 図１Ｂは、第１実施形態に係る結合型プリント配線板の構造の内、半導体素子−第２の配線板−第１の配線板の接続を説明する部分拡大図である。 図２Ａは、第１実施形態に係る結合型プリント配線板−半導体素子のＡＣＦを利用した接続方法を説明する部分拡大図である。 図２Ｂは、第１実施形態に係る結合型プリント配線板−半導体素子のＬＶＨを利用した接続方法を説明する部分拡大図である。 図２Ｃは、第１実施形態に係る結合型プリント配線板−半導体素子のＦＣを利用した接続方法を説明する部分拡大図である。 図３Ａは、第２実施形態に係る結合型プリント配線板の構造を説明する断面図である。 図３Ｂは、第２実施形態に係る結合型プリント配線板の構造の内、半導体素子−第２の配線板−第１の配線板の接続を説明する部分拡大図である。 図３Ｃは、第２実施形態に係る結合型プリント配線板の構造の内、第２の配線板−第１の配線板の接続を説明する部分拡大図である。 図４Ａは、第２実施形態におけるＡＣＦを利用した第２の配線板−第１の配線板の接続方法を説明する部分拡大図である。 図４Ｂは、第２実施形態におけるＰｒｉｎｔｉｎｇを利用した第２の配線板−第１の配線板の接続方法を説明する部分拡大図である。 図４Ｃは、第２実施形態におけるＲｏｌｌｅｒ Ｔｒａｎｓｆｅｒを利用した第２の配線板−第１の配線板の接続方法を説明する部分拡大図である。 図４Ｄは、第２実施形態におけるＤｉｓｐｅｎｓｅ （Ｉｎｋ Ｊｅｔ）を利用した第２の配線板−第１の配線板の接続方法を説明する部分拡大図である。 図４Ｅは、第２実施形態におけるＷｉｒｅ Ｂｏｎｄｉｎｇを利用した第２の配線板−第１の配線板の接続方法を説明する部分拡大図である。 図５Ａは、第１実施形態の第２の配線板（配線フィルム）の断面図である。 図５Ｂは、第２実施形態の第２の配線板（配線フィルムの断面図である。 図６Ａは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｂは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｃは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｄは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｅは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｆは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｇは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｈは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｉは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｊは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｋは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図６Ｌは、他の図と共に、第１及び第２実施形態に係る第２の配線板の製造工程を説明する図である。 図７Ａは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｂは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｃは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｄは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｅは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｆは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｇは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図７Ｈは、他の図と共に、第１及び第２実施形態に係る第１の配線板の製造工程を説明する図である。 図８Ａは、図７Ａで説明した第１の配線板の製造工程の代替例である。 図８Ｂは、図７Ｂで説明した第１の配線板の製造工程の代替例である。
以下、本発明に係る結合型プリント配線板及びその製造方法の実施形態について、添付の図面を参照しながら詳細に説明する。ここで、図面に示す同じ要素に対しては同じ参照符号を付して、重複する説明を省略する。なお、これら実施形態は、例示であって、本発明を何等限定するものではないことを承知されたい。
［第１実施形態］
（結合型プリント配線板の構造）
（特徴）
第１実施形態を容易に理解できるようにするため、最初に、結合型プリント配線板の特徴を簡単に説明する。
図１Ａは、第１実施形態に係る結合型プリント配線板１０の構造を説明する断面図である。この結合型プリント配線板１０は、一方の主面に第１及び第２の半導体素子２２，２４を搭載し、他方の主面でマザーボード２００に接続される。第１及び第２の半導体素子−結合型プリント配線板の間は、半田バンプを使用して接続される。結合型プリント配線板−マザーボードの間は、例えば、半田バンプ等を利用した接続、一方に形成されたスタッドピンを介してのピン接続等により接続される。
結合型プリント配線板１０は、２つの配線板を結合して形成されている。第１の配線板１００は、従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板から成る。本実施形態では、コア基板の両面に、３層のビルドアップ層を夫々形成した配線板が図示されているが、例示であって、これに限定されない。第１の配線板１００は、任意の従来の有機材料系のプリント配線板であってよい。
第１の配線板１００のような従来のプリント配線板に関しては、回路パターンのラインアンドスペース（以下、「Ｌ／Ｓ」と略す。）は、典型的には、１５μｍ／１５μｍ，１０μｍ／１０μｍ，程度である。一般に、有機材料系プリント配線板では、製造プロセス技術の面から、Ｌ／Ｓは、１０μｍ／１０μｍ以上となっている。従って、パッドも「粗いピッチのパッド」となっている。
第２の配線板１５０は、第１の配線板１００の半導体素子搭載面側に結合された配線フィルム（「配線構造体」，「薄い基板」ともいう。）である。この配線フィルム１５０は、図５Ａ及び５Ｂに関連して説明するように、薄いフィルム状の二層又は多層配線板であり、半導体製造プロセスを利用して回路パターンが形成されている。このため、回路パターンのＬ／Ｓは、典型的には、５μｍ／５μｍ、３μｍ／３μｍ，２μｍ／２μｍ，１．５μｍ／１．５μｍ程度のファインパターンの形成が可能である。即ち、第２の配線板１５０のＬ／Ｓは、１０μｍ／１０μｍ未満が可能である。従って、パッドも「密なピッチのパッド」の形成が可能である。
配線フィルム１５０には、結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、半導体素子と第１の配線板（多層プリント配線板）１００の間とを接続する第２の配線とが混在して形成されている。
第１の配線板１００と第２の配線板１５０は、別個に製造され、その後結合されて結合型プリント配線板１０が形成される。
次に、図面に沿って、各構成要素に関して説明する。
（第１の配線板）
図1に示す第１の配線板（従来のプリント配線板）１００は、任意の従来の有機材料系のプリント配線板であってよい。従って、簡単に説明する。図示した第１の配線板１００は、コア基板２に、スルーホール導体２ｔとコア基板導体層２ｕｃ，２ｄｃが夫々形成されている。コア基板２は、例えばサブトラクト工法、セミアディティブ、フルアディティブ工法等によって形成された多層配線板であってもよい。
ここで、図が細かいので、参照符号について説明する。図で見て、コア基板２の両面に順に、第１層に符号４が付され、第２層に符号６が付され、第３層に符号８が付されている。更に、コア基板２より上方の要素には添字ｕが付され、下方の要素には添字ｄが付され、更に、ビア導体には添字ｖが付され、導体層には添字ｃが付されている。
ビルドアップ工法により、コア基板２の両面の上に、第１ビア導体４ｕｖ，４ｄｖと第２導体層４ｕｃ，４ｄｃが夫々形成された第１層間樹脂絶縁層４ｕ，４ｄが夫々形成されている。更に、第１層間樹脂絶縁層４ｕ，４ｄの上に、第２ビア導体６ｖ，６ｖと第２導体層６ｄｃ，６ｄｃが夫々形成された第２層間樹脂絶縁層６ｕ，６ｄが夫々形成されている。更に、第２層間樹脂絶縁層６ｕ，６ｄの上に、第３ビア導体８ｕｖ，８ｄｖと第３導体層８ｕｃ，８ｄｃが夫々形成された第３層間樹脂絶縁層８ｕ，８ｄが夫々形成されている。更に、第３層間樹脂絶縁層８ｕ，８ｄの上に、ソルダーレジスト層又は絶縁樹脂層１０ｕ，１０ｄが夫々形成されている。
なお、第１の配線板１００は、フィルドメッキスルーホール導体、又はコア基板自体が存在しないコアレス配線板であってもよい。ビルドアップ層の層数は、これに限定されず、任意である。
第１の配線板１００のＬ／Ｓは、典型的な有機材料系プリント配線板のため、１０μｍ／１０μｍ以上となっている。従って、パッドも「粗いピッチのパッド」であり、例えば、このピッチは１００μｍ以上である。
（第２の配線板）
第２の配線板（配線フィルム）１５０は、別途形成された非常に薄いフィルム状の配線板である。図６Ａ〜６Ｋに関連して説明するように、例えば、Ｓｉまたはガラス板のキャリア上に、半導体プロセスを利用して二層又は多層の回路パターンを形成し、その後、これを剥離して形成される。従って、回路パターンのＬ／Ｓは、１０μｍ／１０μｍ未満が可能であり、パッドも「密なピッチのパッド」の形成が可能であり、例えば、このピッチは１００μｍ未満である。第２の配線板１５０は、例えば、結合材１２を使用して、第１の配線板１００の半導体素子搭載面に物理的に固着され、且つ所定の電気的接続が形成され、結合型プリント配線板１０となる。結合型プリント配線板１０の半導体素子搭載面、即ち、第２の配線板（配線フィルム）１５０には、第１の半導体素子２２と第２の半導体素子２４とが、近接して並置され実装される。
（半導体素子）
図１Ａでは、第１の半導体素子２２としてＤＲＡＭが、第２の半導体素子２４としてＭＰＵが図示されている。これに限定されないが、多くの場合、第１の半導体素子２２はメモリ系の半導体素子であり、第２の半導体素子２４はロジック系の半導体素子である。従って、ここでは、第１の半導体素子２２としてＭＰＵを、第２の半導体素子２４としてＤＲＡＭを例にとって説明する。また、図１Ａでは、２個の半導体素子を図示しているが、勿論、２個以上の複数の半導体素子を搭載してもよい。
（各要素の接続）
図１Ｂは、第１実施形態に係る結合型プリント配線板の構造の内、半導体素子−第２の配線板（配線フィルム）−第１の配線板（従来のプリント配線板）の接続を説明する部分拡大図である。
第２の配線板（配線フィルム）１５０に注目されたい。第２の配線板１５０は、第１の配線板対向面で、第１の配線板１００に対して物理的に固着されている。この結合材１２は、電気的接続部以外の空間を占める、例えば、アンダーフィル（ＵＦ）、絶縁性フィルム（ＵＣＦ）、接着剤等である。この結合材１２によって、第２の配線板１５０は第１の配線板１００に対して固定され、両配線板間の空間は密封されて湿気等に対して封止作用を奏している。
第２の配線板１５０の回路パターンは、図２Ａ〜２Ｃに関連して説明する方法で、第１の配線板１００の回路パターンに電気的に接続されている。第２の配線板１５０の下面全体にわたって電気的接続が形成されているので「面実装」とも呼ばれ、後で説明する第２実施形態の「周縁部実装」との相違を明らかにしている。
第２の配線板（配線フィルム）１５０の両面に形成されたパッドのピッチに関して説明する。
先ず、半導体素子を見ると、ＤＲＡＭ２２のパッドの内、第２の基板１５０を介して第１の基板１００に電気的に接続するパッド２２ｐ−１のピッチは粗く、第２の基板１５０を介してＭＰＵ２４に電気的に接続するパッド２２ｐ−２のピッチは密となっている。同様に、ＭＰＵ２４のパッドの内、第２の基板１５０を介して第１の基板１００に電気的に接続するパッド２４ｐ−１のピッチは粗く、第２の基板１５０を介してＤＲＡＭ２２に電気的に接続するパッド２４ｐ−２のピッチは密となっている。
これら半導体素子のパッドピッチに適合するように、第２の配線板（配線フィルム）１５０の半導体素子搭載面に形成されたパッド３４−１ｐは粗いピッチのパッドであり、パッド２４ｐ−２は密なピッチのパッドとなっている。
次に、第１の配線板（従来のプリント配線板）１００を見ると、全てのパッド８ｕｐは粗いピッチのパッドであり、回路パターンも粗いパターンである。この第１の配線板１００のパッドピッチに適合するように、第２の配線板１５０の第１の配線板対向面に形成されたパッドは粗いピッチのパッドとなっている。
半導体素子のパッドのピッチに関しては、一般に、ロジック系素子に関しては、ユーザ側の要求により、図のようなパッドのピッチとすることが可能である。また、Side by Side実装のメモリ系素子については、ロジック系素子との高速インターフェースを実現するため図のようなパッドのピッチを採用する可能性がある。
図に示すように、ＤＲＡＭ２２のパッドの内、電気的にＭＰＵ２４に接続するパッド２２−２ｐはＭＰＵ２４に近い位置に形成されている。同様に、ＭＰＵ２４のパッドの内、電気的にＤＲＡＭ２２に接続するパッド２４−２ｐはＤＲＡＭ２２に近い位置に形成されている。
一般に、パーソナルコンピュータ、サーバコンピュータ等の電子機器では、ジョブの命令に応答して、リードライトが比較的遅い大容量記憶装置（例えば、ＨＤＤ）（図示せず。）から、容量は比較的小さいがリードライトが高速な半導体素子（即ち、メモリ系素子２２）へプログラム及び必要なデータが転送され、更にプログラムはロジック系素子２４に転送される。プログラムの実行に際し、必要なデータがメモリ系素子２２からロジック系素子２４に逐次呼び出され、演算処理され、その演算結果がロジック系素子２４からメモリ系素子２２に逐次書き込まれる。ジョブの終了後、処理結果は大容量記憶装置に転送される。このように、データ処理の期間中、メモリ系素子２２とロジック系素子２４の間のデータ転送は、頻繁且つ大量に行われる。
従って、図示のように、第２の配線板１５０を介して、ＤＲＡＭ２２とＭＰＵ２４との間を接続する実装形態は、各素子のパッドが相互に近い位置に形成されていて、一方の素子のパッド−他方の素子のパッド間の距離（即ち、第２の配線板１５０の各要求配線長）が一層短くなり、信号の伝送遅れを短縮化する点で非常に好ましい。このような実装形態では、第２の配線板１５０の半導体素子対向面のパッドは、図で見て中央部は密なピッチのパッドとして、両端部は粗いピッチのパッドとして形成されている。
しかし、このように伝送遅れに対する要求がシビアな例に限られない。即ち、半導体素子２２，２４に関して、密なピッチのパッド領域と疎なピッチのパッド領域が二つに区分けされている例に限られない。密なピッチのパッド領域と疎なピッチのパッド領域が夫々複数あり、任意所望の配置で混在していてもよい。更に、最小パッドのピッチ（最小パッド間距離）が、第２の配線板を製造する半導体プロセスのファインパターンの製造限界を超えない限り、パッド単位で密なピッチのパッドと疎なピッチのパッドが混在してもよい。
第２の配線板１５０は、半導体製造プロセスを利用するため、ファインパターンの形成が可能である。また、従来のインターポーザと同様に、ピッチ変換機能も奏している。即ち、第２の配線板１５０の半導体素子搭載面には、密なピッチのパッドと疎なピッチのパッドが存在する。第２の配線板１５０の第１の配線板対向面のパッドピッチは、第１の配線板１００の製造プロセス技術上の制約から、粗いピッチのパッドとなっている。
（第１の配線板−第２の配線板の電気的接続方法）
図２Ａ〜２Ｃは、第１実施形態に係る結合型プリント配線板の第１の配線板−第２の配線板の電気的接続方法を説明する部分拡大図である。
図２Ａに示す方法は、第１の配線板（従来のプリント配線板）１００と第２の配線板（配線フィルム）１５０とを、ＡＣＦ(Anisotropic Conductive Film異方性導電膜)４２で電気的に接続している。ＡＣＦは、一般に、熱硬化型の樹脂フィルムで絶縁基材の中に金属メッキをした微小なボールを無数に分散させたものである。第１の配線板１００と第２の配線板１５０との接続部にＡＣＦ４２を挟み、加圧・加熱することで中のボールの接触部分は上下方向（配線板の厚み方向）に導通し、横方向（厚み方向に垂直面の方向）には絶縁を保つことができる。
図２Ｂに示す方法は、第１の配線板１００の導体パターンと第２の配線板１５０の導体パターンとを、ＬＶＨ（レーザビアホール）で形成した充填ビア導体４４を介して接続する方法である。
図２Ｃに示す方法は、第１の配線板１００の導体パターンと第２の配線板１５０の導体パターンとを、半田ボール４６などのＦｌｉｐ Ｃｈｉｐ技術で接続する方法である。
［第２実施形態］
（結合型プリント配線板の構造）
（特徴）
図３Ａ及び３Ｂに示す第２実施形態は、第１実施形態と比較すると、第２の配線板の一部が相違する点を除き、同じである。従って、第２実施形態に関しては、第１実施形態との相違点を明らかにすることにより説明する。第２実施形態に係る結合型プリント配線板１５は、第１の配線板（従来のプリント配線板）１００と第２の配線板（配線フィルム）１５５との結合型プリント配線板である。第２の配線板１５５に関して、半導体素子２２，２４及び第１の配線板１００との接続形態が異なっている。
第２の配線板１５５の半導体素子搭載面は、第１実施形態とほぼ同じである。一方、第２の配線板１５５の第１の配線板対向面には、全面にわたって、第１の配線板１００に対して物理的に固着され、電気的な接続端子は無い。第２の配線板１５５と第１の配線板との電気的な接続は、第２の配線板１５５の周縁部に形成された接続手段３８によって行われる。この接続手段３８の具体的方法は、図４Ａ〜４Ｅに関連して説明する。第２の配線板１５５の周縁部で電気的接続が形成されているので「周縁部実装」とも呼ばれ、先に説明した第１実施形態の「面実装」との相違を明らかにしている。
次に、図面に沿って、各構成要素に関して説明する。
（第１の配線板）
第２実施形態に係る第１の配線板（従来のプリント配線板）１００は、第１実施形態のそれと同じである。
（第２の配線板）
図３Ａ及び３Ｂに示すように、第２の配線板（配線フィルム）１５５の第１の配線板対向面は、パッドは形成されていない。第２の配線板１５５は、第１の配線板１００に対して物理的に固着されている。この結合材１２は、第２の配線板１５５と第１の配線板１００の間の空間を占める、例えば、アンダーフィル（ＵＦ）、絶縁性フィルム（ＵＣＦ）、接着剤等である。この結合材１２によって、第２の配線板１５５は第１の配線板１００に対して固定され、両配線板間の空間は密封されて湿気等に対して封止作用を奏している。
図３Ｂに示すように、第２の配線板１５５と第１の配線板との電気的な接続は、第２の配線板１５５の周縁部に形成された接続手段３８によって行われる。
図３Ｃに示すように、第２実施形態に係る結合型プリント配線板１５は、第１の配線板（従来のプリント配線板）１００の上に第２の配線板（配線フィルム）１５５が固着され、第２の配線板１５５の上に半導体素子２２，２４が実装されている。半導体素子２２，２４から第１の配線板１０に至る回路パターンは、第２の配線板１５５に形成された回路パターン１５５ｃがファンアウト（周縁部に向かって拡大）し、接続手段３８を通って、第１の配線板１０の回路パターンに接続する。従って、半導体素子搭載面に関して、第２の配線板１５５（第２実施形態）は、第２の配線板１５０（第１実施形態）と比較すると、このファンアウトするパターンが必要な点で相違する。なお、このファンアウトパターンは、必ずしも第２の配線板１５５の最外層に形成する必要はない。一部又は全部のファンアウトする回路パターンを多層構造である第２の配線板１５５の内層導体層で形成し、接続手段３８の形成される箇所にあるパッドに電気的に接続するようにしてもよい。
（半導体素子）
第２実施形態に係る半導体素子２２，２４は、第１実施形態のそれらと同じである。
（第１の配線板−第２の配線板の電気的接続方法）
先に、第２の配線板１５５と第１の配線板１００との電気的な接続は、第２の配線板１５５の周縁部に形成された接続手段３８によって行われると説明した。図４Ａ〜４Ｅは、この接続手段３８の具体的な電気的接続方法を説明する部分拡大図である。
図４Ａに示す方法は、第１の配線板１００と第２の配線板１５５とを結合材１２で物理的に固着し、ＡＣＦ(Anisotropic Conductive Film異方性導電膜)４２で電気的に接続している。ＡＣＦ４２に関しては、図２Ａに関連する説明を参照されたい。
図４Ｂに示す方法は、第１の配線板１００と第２の配線板１５５とを結合材１２で物理的に固着し、導電部材（例えば、半田ペースト）５２をレジスト５０を介して第１の配線板１００の回路パターンと第２の配線板１５５の回路パターンとの間にＰｒｉｎｔｉｎｇ（印刷）して電気的に接続する方法である。
図４Ｃに示す方法は、第１の配線板１００と第２の配線板１５５とを結合材１２で物理的に固着し、導電部材（例えば、半田ペースト）５２を、第１の配線板１００の回路パターンと第２の配線板１５５の回路パターンとの間にＲｏｌｌｅｒ Ｔｒａｎｓｆｅｒ（ローラで転写）して電気的に接続する方法である。
図４Ｄに示す方法は、第１の配線板１００と第２の配線板１５５とを結合材１２で物理的に固着し、インクジェット(Ink Jet)プリンタの原理と同じように、導電部材（例えば、金属ナノ粒子）５４を微滴化して第１の配線１００に対して直接吹き付けて(Dispense)電気的に接続する方法である。
図４Ｅに示す方法は、第１の配線板１００と第２の配線板１５５とを結合材１２で物理的に固着し、半導体の実装方法として公知のワイヤボンディング(Wire Bonding)で電気的に接続する方法である。第１の配線板１００の回路パターンと第２の配線板１５５の回路パターンとの間を金属細線（ワイヤ）５６を使って接続している。
［第２の配線板］
図５Ａは、第１実施形態の第２の配線板（配線フィルム）１５０の断面図である。現在試作検討中の第２の配線板１５０は、各絶縁層の厚み２〜４μｍ、絶縁層全体の厚み１０〜２０数μｍのフィルム状配線板である。第２の配線板の上面には、半導体素子との接続のための半田ボール１５０ｓが形成されている。（なお、半田ボールを形成しない実装法もある。）一方、第２の配線板の下面には、面実装のため、第１の配線板との接続のための回路パターンが形成されている。
図５Ｂは、第２実施形態の第２の配線板（配線フィルム）１５５の断面図である。第２の配線板１５０と比較すると、第２の配線板の下面には、周縁実装のため、第１の配線板との接続のための回路パターンが存在しない点で相違する。
［第２の配線板の製造方法］
図６Ａ〜６Ｌを参照しながら、第１及び第２の実施形態の第２の配線板（配線フィルム）１５０，１５５の製造方法を説明する。
図６Ａに示すように、支持板（「キャリア」ともいう。）６０を用意する。支持板は、典型的には平坦なＳｉまたはガラス板である。この上面に、剥離層６２を形成する。剥離層６２は、支持板上に形成された第２の配線板を、最終段階で支持板から剥がすために形成される。
図６Ｂに示すように、第２実施形態の第２の配線板１５５（図５Ｂ参照）では、剥離層６２の上に、絶縁層６４が形成される。例えば、スピニング法により、薄い絶縁層が形成される。第２実施形態では、周縁実装のため、最下層に回路パターンは無い。
図６Ｃに示すように、第２実施形態の第２の配線板１５５では絶縁層６４の上にスパッタ法などによりシード層を形成した後、感光性レジスト６６が形成される。一般の半導体プロセスで行われているように、例えば、液体レジスト６６がスピニング法で塗布され、乾燥・硬化される。
図６Ｄに示すように、適当なマスク（図示せず。）を用いて、レジスト６６をパターニングする。即ち、回路パターン形成箇所のレジスト６６を除去する。
図６Ｅに示すように、回路パターン形成箇所に導体層６８を形成する。即ち、回路パターン形成箇所の絶縁層の上に、例えば、半導体製造プロセスで使用されるスパッタ法又は真空蒸着法によりシード層を形成し、これを電極として利用して電解銅メッキを行う。半導体製造プロセスを利用することによりファインパターンの形成が可能となる。
図６Ｆに示すように、レジスト６６を剥離する。この段階で、最下層の導体パターン６８が形成される。第２実施形態の第２の配線板１５５（図５Ｂ参照）では、この最下層の導体パターン６８は絶縁層６４の上にある。第１実施形態の第２の配線板１５０（図５Ａ参照）では、この最下層の導体パターン６８は剥離層６２の上にある。
図６Ｇに示すように、更に、例えば、スピニング法により、絶縁層７０が形成される。図６Ｂと同様の工程である。
図６Ｈに示すように、絶縁層７０に、例えば、フォトリソを使用して、ビア導体用の孔７０ａが形成される。
図６Ｉに示すように、孔７０ａが形成された絶縁層の上にスパッタ法などによりシード層を形成した後、感光性レジスト７２が形成される。図６Ｃと同様の工程である。
図６Ｊに示すように、適当なマスク（図示せず。）を用いて、感光性レジスト７２をパターニングする。図６Ｄと同様の工程である。
図６Ｋに示すように、回路パターン（ビア導体を含む。）形成箇所に導体層７４を形成する。図６Ｅと同様の工程である。
図６Ｅに示すように、感光性レジスト７２を剥離する。図６Ｅと同様の工程である。
多層配線の場合、図６Ｇ〜図６Ｌの工程を必要な回数繰り返す。必要な層数が形成された後、最終段階で、支持板６０から、剥離層６２で剥離すると、第２の配線板１５０，１５５が完成する。
［第１の配線板（従来のプリント配線板）の製造方法］
第１の配線板１００は、任意の従来の多層プリント配線板であってよい。例えば、第１の配線板１００は、有機材料系（例えば、エポキシ樹脂）のプリント配線板であってよい。図１Ａ，１Ｂに示す第１実施形態及び図３Ａ，３Ｂに示す第２実施形態では、例示として、コア基板の両面に、３層のビルドアップ層を夫々形成した配線板が図示されている。従って、図７Ａ〜７Ｈを参照しながら、このような配線板の製造方法について、ごく簡単に説明する。
図７Ａに示すように、例えば、エポキシ樹脂製の両面銅箔積層板が用意され、レーザ加工によりスルーホール用の孔２ｔが明けられる。セミアディティブ法を採用する場合は、両面の銅箔は薄い銅箔である。
図７Ｂに示すように、スルーホール内を含めて全面に、無電解銅解メッキ、次に電解銅メッキが施されて導体層２ｕｃ，２ｄｃが夫々形成される。
図７Ｃに示すように、感光性ドライフィルム（図示せず。）を用いて導体層をパターニングして第１導体層２ｕｃ，２ｄｃが夫々形成される。
図７Ｄに示すように、両面に第１層間絶縁層４ｕ，４ｄが夫々形成される。絶縁シート又はプリプレグを利用し、加熱圧着する。
図７Ｅに示すように、両面に第１層間絶縁層４ｕ，４ｄに、レーザ加工によりビア導体用の孔が明けられ、孔内を含めて全面に、無電解銅解メッキ、次に電解銅メッキが施されて、ビア導体４ｕｖ，４ｄｖ及び導体層４ｕｃ，４ｄｃが夫々形成される。
図７Ｆに示すように、感光性ドライフィルム（図示せず。）を用いて導体層をパターニングして、第２ビア導体４ｕｖ，４ｄｖ及び第２導体層４ｕｃ，４ｄｃが夫々形成される。
図７Ｇに示すように、図７Ｃ〜７Ｆの工程を更に２回繰り返して、第２ビア導体６ｖ，６ｖと第２導体層６ｄｃ，６ｄｃが夫々形成された第２層間樹脂絶縁層６ｕ，６ｄが夫々形成され、更に、第３ビア導体８ｕｖ，８ｄｖと第３導体層８ｕｃ，８ｄｃが夫々形成された第３層間樹脂絶縁層８ｕ，８ｄが夫々形成される。
図７Ｈに示すように、更に、ソルダーレジスト層又は絶縁樹脂層１０ｕ，１０ｄが夫々形成される。
（代替例）
図７Ａでは、レーザ加工によりスルーホール用の孔２ｔを明けている。この代わりに、次の手順で、砂時計スルーホール導体を形成してもよい。
図８Ａに示すように、コア基板上面側からレーザを照射し、スルーホール形成位置に上面側から下面側に向けて縮径するテーパーから成る第１開口２ｔ−１を形成する。引き続き、下面側からレーザを照射し、スルーホール形成位置に下面側から上面側に向けて縮径するテーパーから成る第２開口２ｔ−２を形成する。これにより、第１開口２ｔ−１及び第２開口２ｔ−２から成る砂時計スルーホール用通孔を設ける。
図８Ｂに示すように、第１開口２ｔ−１及び第２開口２ｔ−２を含めて全面に、無電解銅メッキ、次に電解銅メッキが施されて、砂時計スルーホール用通孔はフィルドメッキで充填され、スルーホール導体２ｔ及び導体層２ｕｃ，２ｄｃが夫々形成される。
これ以降の工程は、図７Ｃ〜７Ｈ及びこれらに関する説明と同じである。
［第１の配線板と第２の配線板の結合］
第１の実施形態に係る結合型プリント配線板１０においては、別個に形成された第１の配線板１００と第２の配線板１５０とは、結合材１２によって物理的に固着され、電気的には図２Ａ〜２Ｃに関連して説明したいずれかの方法で接続される。
第２の実施形態に係る結合型プリント配線板１５においては、別個に形成された第１の配線板１００と第２の配線板１５５とは、結合材１２によって物理的に固着され、電気的には図４Ａ〜４Ｅに関連して説明したいずれかの方法で接続される。
［変形例・代替例・その他］
本発明に係る結合型プリント配線板及びその製造方法の実施形態について説明したが、これらは例示であって、本発明を何等限定するものではないことを承知されたい。本実施形態に関して当業者が容易に成し得る追加・削除・変更・改良は、本発明の範囲内である。本発明の技術的範囲は、添付の特許請求の範囲の記載に基づいて定められる。
２：コア基板、 ２ｔ：スルーホール導体、 ２ｕｃ，２ｕｄ：コア基板導体層、 ４ｕ，４ｄ：第１層間樹脂絶縁層、 ４ｕｖ，４ｄｖ：第１ビア導体、 ４ｕｃ，４ｄｃ：第１導体層、 ６ｕ，６ｄ：第２層間樹脂絶縁層、 ６ｕｖ，６ｄｖ：第２ビア導体、 ６ｕｃ，６ｄｃ：第２導体層、 ８ｕ，８ｄ：第３層間樹脂絶縁層、 ８ｕｖ，８ｄｖ：第３ビア導体、 ８ｕｃ，８ｄｃ：第３導体層、 １０：結合型プリント配線板、 １０ｕ，１０ｄ：絶縁樹脂層，ソルダーレジスト層、 １２：結合材、 １５：結合型プリント配線板、 ２２：半導体素子，メモリ系素子，ＤＲＡＭ、 ２２ｐ−１，２２ｐ−２：電極パッド，パッド、 ２４：半導体素子，ロジック系素子，ＭＰＵ、 ２４ｐ−１，２４ｐ−２：電極パッド，パッド、 ３４−１ｐ，３４−２ｐ：パッド、 ３８：接続手段、 ４４：充填ビア導体、 ４６：半田ボール、 ５０：レジスト、 ６０：支持板、 ６２：剥離層、 ６４：絶縁層、 ６６：レジスト、 ６６：液体レジスト、 ６６：感光性レジスト、 ６８：導体パターン、 ６８：導体層、 ７０：絶縁層、 ７０ａ：孔 ７２：感光性レジスト、 ７４：導体層、 １００：多層プリント配線板，有機材料系プリント配線板，第１の配線板、 １５０：第２の配線板，配線フィルム、１５０ｓ：半田ボール、 １５５：第２の配線板，配線フィルム、 １５５ｃ：回路パターン、 ２００：マザーボード
ＦＣ：Ｆｌｉｐ Ｃｈｉｐ、

Claims (14)

  1. 多層プリント配線板の一方の主面に配線フィルムが固着された結合型プリント配線板であって、
    前記配線フィルムには、前記結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、各半導体素子と前記多層プリント配線板の間とを接続する第２の配線とが混在して形成されている、結合型プリント配線板。
  2. 請求項１に記載の結合型プリント配線板において、
    前記配線フィルムの半導体素子搭載面には密なピッチのパッドと疎なピッチのパッドとが形成されている、結合型プリント配線板。
  3. 請求項２に記載の結合型プリント配線板において、
    前記密なピッチのパッドの領域では、第１の配線のラインアンドスペースは１０μｍ／１０μｍ未満であり、
    前記疎なピッチのパッドの領域では、第２の配線のラインアンドスペースは１０μｍ／１０μｍ以上である、結合型プリント配線板。
  4. 請求項１に記載の結合型プリント配線板において、
    前記密なピッチのパッドは、ピッチが１００μｍ未満であり、
    前記疎なピッチのパッドは、ピッチが１００μｍ以上である、結合型プリント配線板。
  5. 請求項１に記載の結合型プリント配線板において、
    前記多層プリント配線板と前記配線フィルムとは、(i)アンダーフィル、(ii)絶縁性フィルム及び(iii)絶縁性接着剤、のいずれかで固着されている、結合型プリント配線板。
  6. 請求項１に記載の結合型プリント配線板において、
    前記配線フィルムの半導体素子搭載面には、ロジック系半導体素子とメモリ系半導体素子とを実装するパッドが形成され、
    前記パッドの内、前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、各素子の相互に近接した領域に形成されている、結合型プリント配線板。
  7. 請求項６に記載の結合型プリント配線板において、
    前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、密なピッチで形成され、
    前記ロジック系半導体素子又は前記メモリ系半導体素子と、前記多層プリント配線板とを電気的に相互接続するため使用されるパッドは、疎なピッチで形成されている、結合型プリント配線板。
  8. 請求項１に記載の結合型プリント配線板において、
    前記配線フィルムの半導体素子搭載面のパッドには、半田バンプが形成されている、結合型プリント配線板。
  9. 請求項１に記載の結合型プリント配線板において、
    前記多層プリント配線板と前記配線フィルムとは、
    (a)樹脂系結合材で物理的に固着され、
    (b)前記配線フィルムの前記多層プリント配線板対向面の全面にわたり、(i)異方性導電膜、(ii)充填ビア導体及び(iii)導電性接続部材、のいずれかで電気的に接続されている、結合型プリント配線板。
  10. 請求項１に記載の結合型プリント配線板において、
    前記多層プリント配線板と前記配線フィルムとは、
    (a)前記配線フィルムの前記多層プリント配線板対向面の全面にわたり樹脂系結合材で物理的に固着され、
    (b)前記配線フィルムの周縁部に形成された接続手段で電気的に接続されている、結合型プリント配線板。
  11. 請求項１０に記載の結合型プリント配線板において、
    前記配線フィルムの周縁部に形成された接続手段は、(i)異方性導電膜、(ii)導電部材の印刷、(iii)導電部材のローラ転写、(iv)インクジェットによる吹付け及び(v)ワイヤボンディング、のいずれかで電気的に接続されている、結合型プリント配線板。
  12. プリント板製造技術により多層プリント配線板を製造し、
    半導体製造プロセスを利用してパターン形成した配線フィルムを製造し、
    前記多層プリント配線板と前記配線フィルムとを固着する結合型プリント配線板の製造方法であって、
    前記配線フィルムには、前記結合型プリント配線板に搭載される半導体素子間を接続する第１の配線と、各半導体素子と前記多層プリント配線板との間を接続する第２の配線とが混在して形成される、方法。
  13. 請求項１２に記載の結合型プリント配線板の製造方法において、
    前記配線フィルムの半導体素子搭載面には密なピッチのパッドと疎なピッチのパッドとが形成される、方法。
  14. 請求項１２に記載の結合型プリント配線板の製造方法において、
    前記配線フィルムの半導体素子搭載面には、ロジック系半導体素子とメモリ系半導体素子とを実装するパッドが形成され、
    前記ロジック系半導体素子と前記メモリ系半導体素子とを電気的に相互接続するため使用されるパッドは、密なピッチのパッドとして形成され、
    前記ロジック系半導体素子又は前記メモリ系半導体素子と、前記多層プリント配線板とを電気的に相互接続するため使用されるパッドは、疎なピッチのパッドとして形成されている、方法。
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