JP2016111069A - パッケージ基板 - Google Patents

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靖 稲垣
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俊樹 古谷
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Abstract

【課題】 データ伝送のための配線層の配線密度を高め、信号伝送量を大きくすることができるパッケージ基板を提供する。【解決手段】 第２導体層３４Ｆは、第２樹脂絶縁層２０Ｆに埋設され、上面のみ第２樹脂絶縁層２０Ｆから露出している。第２導体層３４Ｆの側面、上面には粗化層が設けられていない。このため、気泡を残すこと無く第１樹脂絶縁層を第２導体層３４Ｆ間のスペースに充填させることができる。このため、第２導体層３４Ｆの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。【選択図】 図１

Description

本発明は、複数の電子部品を搭載するパッケージ基板に関する。
特許文献１の配線基板で、全ての導体層は、下側の樹脂絶縁層から露出すると共に、上側の樹脂絶縁層との密着性を高めるため、粗化層が設けられている。
特開平２０１０−６７８８７号公報
特許文献１は、導体層に粗化層が設けられているため、配線間の絶縁距離を７．５μｍ以下にすると、配線間を樹脂絶縁層で完全に埋めることが難しくなり、気泡が残って絶縁信頼性が低下する。特許文献１では、配線層の配線密度を高め、信号伝送量を大きくすることは難しいと推察される。
本発明の目的は、データ伝送のための配線層の配線密度を高め、信号伝送量を大きくすることができるパッケージ基板を提供することである。
本発明は、第１面と第２面を有する第１樹脂絶縁層と、前記第１樹脂絶縁層の第１面上に２つの電子部品を搭載するための実装面と、前記第１樹脂絶縁層の第１面上に形成されている第１導体層と、前記第１樹脂絶縁層の第２面上に形成されている第２導体層と、前記第１導体層と前記第２導体層を接続する第１ビア導体と、前記第１樹脂絶縁層の第２面上に形成されている第２樹脂絶縁層と、前記第２樹脂絶縁層上に形成されている第３導体層と、前記第２導体層と前記第３導体層を接続する第２ビア導体を有する。そして、前記第２導体層は２つの電子部品間を接続するデータ伝送の為の専用の配線層を含み前記専用の配線層は前記第２樹脂絶縁層内に埋め込まれている。
本発明の第１実施形態に係るパッケージ基板の断面図。 第１実施形態に係るパッケージ基板の応用例の断面図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 図７（Ａ）はパッド群を示す平面図であり、図７（Ｂ）は応用例の平面図である。 第２導体層の平面図である。 図９（Ａ）は図３（Ｄ）のＹ１−Ｙ１断面であり、図９（Ｂ）は図５（Ｂ）のＹ２−Ｙ２断面である。 本発明の第２実施形態に係るパッケージ基板の断面図。 第２実施形態に係るパッケージ基板の応用例の断面図。 第２実施形態のパッケージ基板の製造方法を示す工程図。 本発明の第３実施形態に係るパッケージ基板の断面図。 本発明の第４実施形態に係るパッケージ基板の断面図。
[第１実施形態]
図７（Ａ）は、本発明の第１実施形態に係るパッケージ基板の実装面ＭＦＦを示している。図７（Ｂ）は、第１実施形態の応用例の平面図を示していて、第１実施形態のパッケージ基板に電子部品が実装されている。
図７（Ａ）に示されるようにパッケージ基板の実装面ＭＦＦの中心部にロジックＩＣ等の第１電子部品を搭載するための実装領域７７Ｌが形成されている。実装領域７７Ｌに第１電子部品を搭載するための一次パッド７３Ｆｆが格子状に形成されている。複数の一次パッド７３Ｆｆで一次パッド群が形成されている。一次パッド上に第１電子部品を実装するための半田バンプが形成される。実装領域７７Ｌの外にメモリなどの第２電子部品を搭載するための実装領域７７Ｍが形成される。図７（Ａ）では、実装領域７７Ｌの周りに実装領域７７Ｍが４箇所形成されている。各実装領域７７Ｍに第２電子部品を搭載するための二次パッド７３Ｆｓが格子状に形成されている。複数の二次パッドで二次パッド群が形成されている。二次パッド上に第２電子部品を実装するための半田バンプが形成される。図７（Ｂ）では、実装領域７７Ｌの半田バンプにロジックＩＣ１１０Ｌが実装され、実装領域７７Ｍの半田バンプにメモリ１１０Ｍが実装されている。
図７（Ａ）に示されている線分Ｚ１−Ｚ１間の第１実施形態のパッケージ基板の断面が図１に示されている。図７（Ｂ）に示されている線分Ｚ２−Ｚ２間の第１実施形態の応用例の断面が図２に示されている。一次パッド７３Ｆｆ上に第１電子部品１１０Ｌを実装するための半田バンプ７６Ｆｆが形成される。二次パッド７３Ｆｓ上に第２電子部品１１０Ｍを実装するための半田バンプ７６Ｆｓが形成される。
図１に示されるように、第１実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む第１導体層５８Ｆを有する。さらに、パッケージ基板は、第１導体層５８Ｆを支える上側の第１樹脂絶縁層５０Ｆを有している。上側の第１樹脂絶縁層５０Ｆは、上側の第１面ＦＦと下側の第２面ＳＳとを備える。
第１実施形態では、上側の第１樹脂絶縁層５０Ｆに一次パッド７３Ｆｆと接続する一次ビア導体６０Ｆｆと二次パッド７３Ｆｓと接続する二次ビア導体６０Ｆｓが形成されている。第１ビア導体は一次パッドの直下に形成されていることが好ましい。第２ビア導体は二次パッドの直下に形成されていることが好ましい。
上側の第１樹脂絶縁層５０Ｆの下に複数の第２導体回路を含む第２導体層３４Ｆが形成されている。第２導体回路により一次パッドと二次パッドは接続される。つまり、第１電子部品と第２電子部品間の信号などのやり取りは第２導体層を介して行われる。第２導体層３４Ｆは第１電子部品と第２電子部品間のデータ伝送のための専用の配線層として機能する。最外の樹脂絶縁層（第１樹脂絶縁層）５０Ｆの直下に第２導体層３４Ｆが配置されると、電子部品と専用の配線層間の距離が短くなるため好ましい。第２導体回路はストリップライン、もしくは、マイクロストリップラインであることが、電気特性を高めるため望ましい。信号線がストリップラインの場合、信号線（第２導体層）は最外の導体層（第１導体層５８Ｆ）と第３導体層３４Ｃで挟まれる。
第１樹脂絶縁層と第２導体層（専用の配線層）の下に第２樹脂絶縁層２０Ｆが形成されている。第２樹脂絶縁層２０Ｆの下に第３導体層３４Ｃが形成されている。電子部品への電源の供給などは第３導体層３４Ｃを介して行われる。そのため、一次パッドや二次パッドは中央導体層と繋がっているパッドを含んでいる。中央導体層と繋がっているパッドと中央導体層の接続は第１ビア導体６０Ｆ、第２ビア導体３６Ｆを介して行われる。
図１に示されるパッケージ基板１０は、第２樹脂絶縁層２０Ｆ、樹脂絶縁層２０Ｓから成る中間基板３０を有する。中間基板３０は、主面（Ｆ）とその主面と反対側の副面（Ｓ）とを有する。中間基板の主面側に上述された第２導体層３４Ｆと、副面側に導体層３４Ｓが形成されている。第２導体層３４Ｆと導体層３４Ｓとは、第２樹脂絶縁層２０Ｆに形成された第２ビア導体３６Ｆと、第３導体層３４Ｃと、樹脂絶縁層２０Ｓに形成されたビア導体３６Ｓとを介して接続される。
中間基板３０の副面Ｓ上に下側の樹脂絶縁層５０Ｓが形成されている。下側の樹脂絶縁層５０Ｓ上に最下の導体層５８Ｓが形成されている。中間基板上の導体層３４Ｓと最下の導体層５８Ｓとはビア導体６０Ｓを介して接続されている。
上側の第１樹脂絶縁層５０Ｆ上に開口７１Ｆを有するソルダーレジスト層７０Ｆが形成され、下側の樹脂絶縁層５０Ｓ上に開口７１Ｓを有するソルダーレジスト層７０Ｓが形成されている。上側の第１樹脂絶縁層５０Ｆ上のソルダーレジスト層７０Ｆの開口７１Ｆにより一次パッド７３Ｆｆや二次パッド７３Ｆｓが露出する。一次パッド７３Ｆｆ上に（第１半田バンプ）半田バンプ７６Ｆｆが形成され、二次パッド７３Ｆｓ上に半田バンプ（第２半田バンプ）７６Ｆｓが形成される。第１半田バンプの融点と第２半田バンプの融点は異なることが好ましい。実装歩留まりや接続信頼性が向上する。また、電子部品の交換が容易となる。第１樹脂絶縁層５０Ｆ上のソルダーレジスト層７０Ｆの表面が電子部品を搭載するための実装面ＭＦＦを構成する。下側の樹脂絶縁層５０Ｓ上のソルダーレジスト層７０Ｓの開口７１Ｓにより露出しているパッド７３Ｓ上にマザーボードと接続するための半田バンプ（第３半田バンプ）７６Ｓが形成される。パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの金属膜７２が形成されている。図２及び図７（Ｂ）に示されるように、ＩＣチップ実装用の半田バンプ７６ＦｆにＩＣチップ１１０Ｌが実装され、メモリ実装用の半田バンプ７６Ｆｓにメモリ１１０Ｍが実装されている。半田バンプ７６Ｓを介してパッケージ基板１０はマザーボードに搭載される。第１半田バンプの融点と第２半田バンプの融点と第３半田バンプの融点はそれぞれ異なることが好ましい。実装歩留まりや接続信頼性が高い。
図８は、専用の配線層（第２導体層）３４Ｆの一部を示す平面図である。図８は、図１中のＸ１−Ｘ１横断面に相当する。図中で丸く描かれている導体はパッドである。左側に描かれているパッドは一次ビア導体パッド３４Ｆｆであり、右側に描かれているパッドは二次ビア導体パッド３４Ｆｓである。一次ビア導体パッド上に一次ビア導体６０Ｆｆが形成され、二次ビア導体パッド上に二次ビア導体６０Ｆｓが形成される。第２導体層３４Ｆは一次ビア導体パッド３４Ｆｆと二次ビア導体パッド３４Ｆｓとを接続する第２導体回路３４Ｆｌを有する。第１実施形態のパッケージ基板では、ロジックチップなどの第１電子部品とメモリチップなどの第２電子部品間のデータ伝送が、主として第２導体層３４Ｆを介して行われる。
第１実施形態のパッケージ基板では、上側の第１樹脂絶縁層５０Ｆの直下に専用の配線層が形成されているので、電子部品間の配線距離が短くなる。電子部品間の信号伝送速度を高くすることができる。第１実施形態のパッケージ基板が専用の配線層を有するので、各信号線の電気特性が近似する。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
一般的に、１つの信号線（１つの第２導体回路）で１ビットのデータが送られる。そして、パソコンなどの電子機器で扱われる命令やデータは１バイト（８ビット）で構成されている。各信号線で幅や厚みが異なると、信号線間で伝送速度などの電気特性が異なる。そのため、バイト単位の信号の伝送時間に差が生じると推察される。信号が適切に処理されないことや処理時間が長くなることが予想される。１バイト内のビット間で伝送時間に差が生じると予想される。また、信号線の幅や厚みのバラツキで伝送速度の遅い信号線が存在すると考えられる。その信号線に起因して処理が遅くなると予想される。
第１実施形態は専用の配線層を有する。そのため、信号線を含む導体層（専用の配線層）が形成されるとき、信号線の幅や厚みに合わせて製造条件などが設定される。従って、第１実施形態によれば、信号線の幅や厚みのバラツキが小さくなる。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
図１中に示されるように、第２導体層３４Ｆは、第２樹脂絶縁層２０Ｆに埋設され、上面のみ第２樹脂絶縁層２０Ｆから露出している。即ち、第２導体層３４Ｆの側面は、第２樹脂絶縁層２０Ｆに埋設されている。図９（Ｂ）は第２樹脂絶縁層に埋設される前の第３導体層３４Ｃを示している。第３導体層３４Ｃには粗化層３５が設けられている。図９（Ａ）は第１樹脂絶縁層に埋設される前の第２導体層３４Ｆを示している。第２導体層３４Ｆの側面、上面には粗化層が設けられていない。第２導体層３４Ｆのライン幅Ｌ１、スペース幅Ｓ１；Ｌ１／Ｓ１は、７．５／７．５μｍ以下、最もファインなものでＬ１／Ｓ１は、それぞれ３／３μｍに設定される。３μｍのスペース幅であっても、粗化層が設けれていないため、第１樹脂絶縁層を気泡を残すこと無く該スペース間に充填させることができる。このため、第２導体層３４Ｆの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。第２導体層３４Ｆの第２面と第２導体層の側面のＲａ（算術平均粗さ）は0.02〜0.18μｍである。さらに好ましくは、Ｒａは0.1μｍである。第２導体層の第１面のＲａは0.35〜0.51μｍである。さらに好ましくは、Ｒａは0.43μｍである。
専用の配線層３４Ｆの導体回路（第２導体層）の厚みｔ２は、第１導体層５８Ｆの厚みｔ１や第３導体層３４Ｃの厚みｔ３より薄い。第１導体層５８Ｆの厚みｔ１と第３導体層３４Ｃの厚みｔ３は略同じである。第２導体層３４Ｆの厚みｔ２は第１導体層５８Ｆの厚みの１／２以下であり、２〜８μｍである。第１導体層５８Ｆの厚みｔ１、第３導体層３４Ｃの厚みｔ３は１２〜１８μｍである。これにより、専用の配線層に微細な導体回路を形成することができる。パッケージ基板に高機能な電子部品が搭載される。なお、第１樹脂絶縁層２０Ｆの導体層間の絶縁距離ｆ１は１０〜３０μｍであり、第２樹脂絶縁層２０Ｆの導体層間の絶縁距離ｆ２は２５〜４５μｍである。
[第１実施形態のパッケージ基板の製造方法]
第１実施形態のパッケージ基板１０の製造方法が図３〜図６に示される。
両面にキャリア銅箔１４が積層された樹脂基板１２が準備され、キャリア銅箔１４上に極薄銅箔１６が張られた支持板１２ｚが用意される（図３（Ａ））。
支持板１２ｚの極薄銅箔１６上に所定パターンのめっきレジスト２２が形成される（図３（Ｂ））。めっきレジストの非形成部分に電解銅めっきにより電解銅めっき膜２４が形成される（図３（Ｃ））。
めっきレジストが剥離され、電解銅めっき膜２４から成る第２導体層３４Ｆが形成される（図３（Ｄ））。図９（Ａ）は図３（Ｄ）中のＹ１−Ｙ１縦断面を示す。第２導体層３４Ｆのライン幅Ｌ１、スペース幅Ｓ１；Ｌ１／Ｓ１は、それぞれ７．５／７．５μｍ以下、最もファインなものでＬ１／Ｓ１は、それぞれ３／３μｍに設定される。第１電子部品と第２電子部品間のデータ伝送のための専用の配線層である第２導体層３４Ｆは、ファインピッチで形成されるため、粗化層は設けられない。粗化層の代わりに、例えば、特開２００１−２０３４６２号に開示されるトリアジン化合物が第２導体層３４Ｆの表面に形成され、或いは、メック社製のＧＴプロセスで第２導体層３４Ｆの表面が処理される。ここでは、特殊な表面処理を施したが、通常のセミアディティブ法と同じように導体表面を粗化してから樹脂絶縁層を形成しても良い。。
第２導体層３４Ｆの設けられた支持板１２ｚ上に第２樹脂絶縁層２０Ｆが形成される（図３（Ｅ））。第２樹脂絶縁層２０Ｆは、樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。樹脂としてエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが挙げられる。上述した第２導体層３４Ｆの表面の処理により、第２導体層３４Ｆと第２樹脂絶縁層２０Ｆとの密着性が改善される。
ＣＯ２ガスレーザにて樹脂絶縁層２０Ｆに第２導体層３４Ｆに至るビア導体用の開口２１が形成される（図４（Ａ））。
樹脂絶縁層２０Ｆ上と開口２１の内壁に無電解銅めっき膜２６が形成される（図４（Ｂ））。
無電解銅めっき膜５２上にめっきレジスト２８が形成される（図４（Ｃ））。
めっきレジスト２８から露出する無電解銅めっき膜２６上に、電解銅めっき膜３２が形成される。この時、開口２１は電解銅めっき膜３２で充填される。第２ビア導体３６Ｆが形成される（図４（Ｄ））。
めっきレジスト２８が除去される。電解銅めっき膜３２から露出している無電解銅めっき膜２６が除去される。樹脂絶縁層２０Ｆ上に第３導体層３４Ｃが形成される（図５（Ａ））。第２ビア導体３６Ｆのランドを含む第３導体層３４Ｃの表面に粗化層が形成される（図５（Ｂ））。図９（Ｂ）は図３（Ｄ）中のＹ１−Ｙ１縦断面を示す。第２ビア導体３６Ｆのランドを含む第３導体層３４Ｃの表面に粗化層３５が形成される。粗化層は、第二銅錯体と有機酸とを含有するエッチング液、無電解めっき、酸化還元処理等により形成することができる。第３導体層３４Ｃは、上述された第１導体層よりも配線密度が低く、ライン幅Ｌ２、スペース幅Ｓ２；Ｌ２／Ｓ２は、それぞれ７．５／７．５μｍ超に形成される。
図３（Ｅ）〜図５（Ｂ）の処理が繰り返され、第２樹脂絶縁層２０Ｆ及び第３導体層３４Ｃ上に、樹脂絶縁層２０Ｓ、導体層３４Ｓ、樹脂絶縁層２０Ｓを貫通するビア導体３６Ｓが形成される（図５（Ｃ））。
支持板１２ｚのキャリア銅箔１４と極薄銅箔１６とが機械的に分離された後、極薄銅箔１６がエッチングで剥離され、第２樹脂絶縁層２０Ｆ、樹脂絶縁層２０Ｓ、第２導体層３４Ｆ、第３導体層３４Ｃ、導体層３４Ｓ、第２ビア導体３６Ｆ、ビア導体３６Ｓを備える中間基板３０が完成する（図５（Ｄ））。中間基板３０は、上側の主面Ｆと、該主面と反対側の副面Ｓとを備える。
中間基板３０の主面Ｆと副面ＳにＢステージの樹脂フィルムが積層され、樹脂フィルムが硬化されて、主面Ｆ上に上側の第１樹脂絶縁層５０Ｆが、副面Ｓ上に下側の樹脂絶縁層５０Ｓが形成される（図６（Ａ））。第１樹脂絶縁層５０Ｆ、下側の樹脂絶縁層５０Ｓは、シリカなどの無機粒子とエポキシ等の熱硬化性樹脂を含む。樹脂絶縁層は、さらに、ガラスクロスなどの補強材を含んでも良い。
図４（Ａ）〜図５（Ｂ）と同様な工程を経て、上側の第１樹脂絶縁層５０Ｆに第１導体層５８Ｆと、該上側の樹脂絶縁層を貫通して第１導体層５８Ｆと第２導体層３４Ｆとを接続する第１ビア導体６０Ｆが形成される。同様に、下側の樹脂絶縁層５０Ｓに最下の導体層５８Ｓと、該下側の樹脂絶縁層を貫通して最下の導体層５８Ｓと導体層３４Ｓとを接続するビア導体６０Ｓが形成される（図６（Ｂ））。
上側の第１樹脂絶縁層５０Ｆ上に開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成され、下側の樹脂絶縁層５０Ｓ上に開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図６（Ｃ））。第１のソルダーレジスト層７０Ｆの開口７１Ｆから一次パッド７３Ｆｆや二次パッド７３Ｆｓの上面は露出する。一方、第２のソルダーレジスト層７０Ｓの開口７１Ｓから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド７３Ｓとして機能する。
パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属膜７２が形成される（図６（Ｄ））。ニッケル−金層の代わりにニッケル−パラジウム−金層やＯＳＰ膜が形成されてもよい。
パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上に半田ボールが搭載され、リフローにより、半田バンプ７６Ｆｓ、７６Ｆｆ、７６Ｓが形成される。パッケージ基板１０が完成する（図１）。
一次パッド上の半田バンプ７６Ｆｆにロジック系のＩＣチップ１１０Ｌが実装され、二次パッド上の半田バンプ７６Ｆｓにメモリ１１０Ｍが実装される（図２、図７（Ｂ））。そして、パッケージ基板とＩＣチップ１１０Ｌ及びメモリ１１０Ｍの間にアンダーフィル１１４が充填される（図２）。
[第２実施形態]
図１０に第２実施形態のパッケージ基板の断面が示されている。図１１に第２実施形態のパッケージ基板の応用例の断面が示される。一次パッド７３Ｆｆ上に第１電子部品１１０Ｌを実装するための半田バンプ７６Ｆｆが形成される。二次パッド７３Ｆｓ上に第２電子部品１１０Ｍを実装するための半田バンプ７６Ｆｓが形成される。
第２実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む第２導体層３４Ｆを最外層の導体層として有する。さらに、パッケージ基板は、第２導体層３４Ｆを支える第２樹脂絶縁層２０Ｆを有している。
第２実施形態では、第２樹脂絶縁層２０Ｆに一次パッド７３Ｆｆと接続する第２ビア導体３６Ｆｆと二次パッド７３Ｆｓと接続する第２ビア導体３６Ｆｓが形成されている。第１ビア導体は一次パッドの直下に形成されていることが好ましい。第２ビア導体は二次パッドの直下に形成されていることが好ましい。
第２導体層３４Ｆは、複数の第２導体回路を含む。第２導体回路により一次パッドと二次パッドは接続される。第２導体層は第１電子部品と第２電子部品間の信号のやり取りを行うための専用の配線層である。
第２樹脂絶縁層２０Ｆと第３導体層３４Ｃの下に中上側の樹脂絶縁層２０Ｇが形成されている。中上側の樹脂絶縁層２０Ｇの下に中上側の導体層３４Ｇが形成されている。第３導体層３４Ｃと中上側の導体層３４Ｇとの接続は、中上側の樹脂絶縁層２０Ｇに形成されたビア導体３６Ｇを介して行われる。
中上側の樹脂絶縁層２０Ｇと中上側の導体層３４Ｇの下に中下側の樹脂絶縁層２０Ｈが形成されている。中下側の樹脂絶縁層２０Ｈの下に中下側の導体層３４Ｈが形成されている。中上側の導体層３４Ｇと中下側の導体層３４Ｈとの接続は、中下側の樹脂絶縁層２０Ｈに形成されたビア導体３６Ｈを介して行われる。
中下側の樹脂絶縁層２０Ｈと中下側の導体層３４Ｈの下に樹脂絶縁層２０Ｓが形成されている。樹脂絶縁層２０Ｓの下に導体層３４Ｓが形成されている。中下側の導体層３４Ｈと導体層３４Ｓとの接続は、樹脂絶縁層２０Ｓに形成されたビア導体３６Ｓを介して行われる。
第２樹脂絶縁層２０Ｆ上に開口７１Ｆを有するソルダーレジスト層７０Ｆが形成され、樹脂絶縁層２０Ｓ上に開口７１Ｓを有するソルダーレジスト層７０Ｓが形成されている。第２樹脂絶縁層２０Ｆ上のソルダーレジスト層７０Ｆの開口７１Ｆにより一次パッド７３Ｆｆや二次パッド７３Ｆｓが露出する。一次パッド７３Ｆｆ上に半田バンプ７６Ｆｆが形成され、二次パッド７３Ｆｓ上に半田バンプ７６Ｆｓが形成される。下側の樹脂絶縁層２０Ｓ上のソルダーレジスト層７０Ｓの開口７１Ｓにより露出しているパッド７３Ｓ上にマザーボードと接続するための半田バンプ７６Ｓが形成される。パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの金属膜７２が形成されている。図１１に示されるように、ＩＣチップ実装用の半田バンプ７６ＦｆにＩＣチップ１１０Ｌが実装され、メモリ実装用の半田バンプ７６Ｆｓにメモリ１１０Ｍが実装されている。半田バンプ７６Ｓを介してパッケージ基板１０はマザーボードに搭載される。
図１０中に示されるように、第２導体層３４Ｆは、第２樹脂絶縁層２０Ｆに埋設され、上面のみ第２樹脂絶縁層２０Ｆから露出している。即ち、第２導体層３４Ｆの側面は、第２樹脂絶縁層２０Ｆに埋設されている。図９（Ｂ）は樹脂絶縁層に埋設される前の第３導体層３４Ｃを示している。第３導体層３４Ｃには粗化層３５が設けられている。図９（Ａ）は第１樹脂絶縁層に埋設される前の第２導体層３４Ｆを示している。第２導体層３４Ｆの側面、上面には粗化層が設けられていない。第２導体層３４Ｆのライン幅Ｌ、スペース幅Ｓ１；Ｌ１／Ｓ１は、７．５／７．５μｍ以下、最もファインなものでＬ１／Ｓ１は、それぞれ３／３μｍに設定される。３μｍのスペース幅であっても、粗化層が設けれていないため、第１樹脂絶縁層を気泡を残すこと無く該スペース間に充填させることができる。このため、第２導体層３４Ｆの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。
[第２実施形態のパッケージ基板の製造方法]
第２実施形態のパッケージ基板１０の製造方法が図１２に示される。
図１〜図５（Ｂ）に示された第１実施形態の工程を経て、支持板１２ｚ上に第２導体層３４Ｆ、第２樹脂絶縁層２０Ｆ、第３導体層３４Ｃ、ビア導体３６Ｆが形成される（図５（Ｂ））。
第２樹脂絶縁層２０Ｆ、第３導体層３４Ｃ、ビア導体３６Ｆが形成されたと同様の工程が繰り返され、第２樹脂絶縁層２０Ｆ上に中上側の樹脂絶縁層２０Ｇ、中上側の導体層３４Ｇ、中上側の樹脂絶縁層２０Ｇを貫通するビア導体３６Ｇが形成される。中上側樹脂絶縁層２０Ｇ上に中下側の樹脂絶縁層２０Ｈ、中下側の導体層３４Ｈ、中下側の樹脂絶縁層２０Ｈを貫通するビア導体３６Ｈが形成される。中下側樹脂絶縁層２０Ｈ上に樹脂絶縁層２０Ｓ、導体層３４Ｓ、樹脂絶縁層２０Ｓを貫通するビア導体３６Ｓが形成される（図１２（Ａ））。
支持板１２ｚのキャリア銅箔１４と極薄銅箔１６とが機械的に分離された後、極薄銅箔１６がエッチングで剥離され、第２樹脂絶縁層２０Ｆ、中上側の樹脂絶縁層２０Ｇ、中下側の樹脂絶縁層２０Ｈ、樹脂絶縁層２０Ｓ、第２導体層３４Ｆ、第３導体層３４Ｃ、中上側の導体層３４Ｇ、中下側の導体層３４Ｈ、導体層３４Ｓ、ビア導体３６Ｆ、３６Ｇ、３６Ｈ、３６Ｓを備える中間体１３０が完成する（図１２（Ｂ））。
第２樹脂絶縁層２０Ｆ上に開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成され、樹脂絶縁層２０Ｓ上に開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図１２（Ｃ））。第１のソルダーレジスト層７０Ｆの開口７１Ｆから一次パッド７３Ｆｆや二次パッド７３Ｆｓの上面は露出する。一方、第２のソルダーレジスト層７０Ｓの開口７１Ｓから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド７３Ｓとして機能する。
パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属膜７２が形成される（図１２（Ｄ））。ニッケル−金層の代わりにニッケル−パラジウム−金層やＯＳＰ膜が形成されてもよい。
パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上に半田ボールが搭載され、リフローにより、半田バンプ７６Ｆｓ、７６Ｆｆ、７６Ｓが形成される。パッケージ基板１０が完成する（図１０）。
[第３実施形態]
図１３は第３実施形態のパッケージ基板を示している。
第３実施形態では、第１実施形態と同様に、第２樹脂絶縁層２０Ｆに側面が埋設された第２導体層３４Ｆが形成されている。第２導体層３４Ｆは、データの伝送用に用いられる。
第３実施形態のパッケージ基板では、上側の樹脂絶縁層が上層の第１樹脂絶縁層５０Ｆｂと、下層の第１樹脂絶縁層５０Ｆａとの２層構造で構成されている。下層の第１樹脂絶縁層５０Ｆａ上に下層の第１導体層５８Ｆａが形成されている。上層の第１樹脂絶縁層５０Ｆｂ上に上層の第１導体層５８Ｆｂが形成されている。上層の第１導体層５８Ｆｂと第２導体層３４Ｆとは、上層の第１樹脂絶縁層５０Ｆｂ及び下層の第１樹脂絶縁層５０Ｆａを貫通するスキップビア導体６０Ｆｂを介して直接接続される。上層の第１導体層５８Ｆｂと下層の第１導体層５８Ｆａとは上層の第１樹脂絶縁層５０Ｆｂを貫通するビア導体６０Ｆａを介して接続される。
第３実施形態では、第２導体層３４Ｆと共に、上層の第１導体層５８Ｆｂ又は下層の第１導体層５８Ｆａがデータ伝送用に用いられる。
[第４実施形態]
図１４は第４実施形態のパッケージ基板を示している。
第４実施形態では、中間基板３０の主面Ｆ上に２層のビルドアップ層が形成され、副面Ｓ上に１層のビルドアップ層が形成されている。即ち、第１樹脂絶縁層５０Ｆと第２樹脂絶縁層２０Ｆとの間に、ビア導体１６０Ｆ、導体層１５８Ｆを備える樹脂絶縁層１５０Ｆが形成されている。
１０ パッケージ基板
２０Ｆ 第２樹脂絶縁層
３０ 中間基板
３６Ｆ、３６Ｓ ビア導体
５０Ｆ 第１樹脂絶縁層
５８Ｆ 第１導体層
７３Ｆｆ、７３Ｆｓ、７３Ｓ パッド
３４Ｆ 第２導体層
５８Ｆ 第１導体層
６０Ｆ 第１ビア導体

Claims (8)

  1. 第１面と第２面を有する第１樹脂絶縁層と、
    前記第１樹脂絶縁層の第１面上の２つの電子部品を搭載するための実装面と、
    前記第１樹脂絶縁層の第１面上に形成されている第１導体層と、
    前記第１樹脂絶縁層の第２面上に形成されている第２導体層と、
    前記第１導体層と前記第２導体層を接続する第１ビア導体と、
    前記第１樹脂絶縁層の第２面上に形成されている第２樹脂絶縁層と、
    前記第２樹脂絶縁層上に形成されている第３導体層と、
    前記第２導体層と前記第３導体層を接続する第２ビア導体を有するプリント配線版であって、
    前記第２導体層は２つの電子部品間を接続するデータ伝送の為の専用の配線層を含み前記専用の配線層は前記第２樹脂絶縁層内に埋め込まれている。
  2. 請求項１のプリント配線板であって、
    前記第１導体層と前記第２導体層は前記第１樹脂絶縁層に埋まっていない。
  3. 請求項１のプリント配線板であって、
    前記第１導体層と前記専用の配線層と前記第３導体層でストリップラインを形成している。
  4. 請求項１のプリント配線板であって、
    前記第２導体層は前記第１樹脂絶縁層に接している第１面と前記第２導体層の第１面と反対側を第２面とを有し、前記第２導体層の第２面と前記第２導体層の側面は粗化面を有しない。
  5. 請求項４のプリント配線板であって、
    前記第２導体層の第２面と前記第２導体層の側面の算術平均粗さは0.02〜0.18umである。
  6. 請求項４のプリント配線板であって、
    前記第２導体層の第１面は粗化面を有する。
  7. 請求項６のプリント配線板であって、
    前記第２導体層の第１面の算術平均粗さは0.35〜0.51μｍである。
  8. 請求項１のプリント配線板であって、
    前記専用の配線層の導体回路間の絶縁距離は7.5μｍ以下である。
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