TWI543316B - A method for manufacturing a package substrate and a package substrate - Google Patents

A method for manufacturing a package substrate and a package substrate Download PDF

Info

Publication number
TWI543316B
TWI543316B TW103115411A TW103115411A TWI543316B TW I543316 B TWI543316 B TW I543316B TW 103115411 A TW103115411 A TW 103115411A TW 103115411 A TW103115411 A TW 103115411A TW I543316 B TWI543316 B TW I543316B
Authority
TW
Taiwan
Prior art keywords
layer
conductor
interlayer resin
resin insulating
insulating layer
Prior art date
Application number
TW103115411A
Other languages
English (en)
Other versions
TW201501260A (zh
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of TW201501260A publication Critical patent/TW201501260A/zh
Application granted granted Critical
Publication of TWI543316B publication Critical patent/TWI543316B/zh

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09227Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09509Blind vias, i.e. vias having one side closed
    • H05K2201/09518Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Description

封裝基板及封裝基板之製造方法
本發明係關於一種搭載複數個電子零件之封裝基板及該封裝基板之製造方法。
專利文獻1揭示有一種多晶片模組基板。根據專利文獻1之圖1,於1個基板上搭載有2個LSI。並且,2個LSI係藉由複數個佈線層連接。於專利文獻1之圖1中,複數個佈線層被描繪於不同之絕緣層內。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平6-53349號公報
專利文獻1揭示有一種多晶片模組基板。並且,如專利文獻1之圖1與第14段所揭示般,專利文獻1之圖1所示之多晶片模組基板具有4層佈線層。並且,根據專利文獻1之圖1,可以認為全部4層均具有連結2個LSI之佈線。
LSI一般具有電源線與接地線。因此,可以認為專利文獻1之LSI亦具有電源線與接地線。即,認為專利文獻1之圖1所示之多晶片模組基板具有與LSI之電源線及接地線連接之電源佈線及接地佈線。可以認為,於專利文獻1之圖1所示之4層之佈線層內,至少1個佈線層同時具有連結2個LSI之佈線與電源佈線或接地佈線。因此可以推測出,於 專利文獻1之多晶片模組基板中,難以提高電子零件之間之傳送速度。
本發明之目的在於提供一種可提高電子零件之間之信號傳送速度之封裝基板。
本發明之封裝基板包含:最外側之層間樹脂絕緣層,其具有第1面及與上述第1面為相反側之第2面;最外側之導體層,其形成於上述最外側之層間樹脂絕緣層之上述第1面,上述最外側之導體層包含第1焊墊群及第2焊墊群,該第1焊墊群係由用於搭載第1電子零件之複數個第1焊墊形成,該第2焊墊群係用於搭載第2電子零件之複數個第2焊墊形成;第1導體層,其形成於上述最外側之層間樹脂絕緣層之上述第2面之下方,且包含複數個第1導體電路;第1過孔導體,其貫通上述最外側之層間樹脂絕緣層並將上述第1導體層與上述第1焊墊連接;以及第2過孔導體,其貫通上述最外側之層間樹脂絕緣層並將上述第1導體層與上述第2焊墊連接。並且,上述第1導體層內之所有上述第1導體電路將上述第1焊墊群內之1個上述第1焊墊與上述第2焊墊群內之1個上述第2焊墊連接。
本發明之封裝基板之製造方法包含以下步驟:準備具種子層之樹脂膜;藉由使上述樹脂膜硬化而形成內層之層間樹脂絕緣層,該內層之層間樹脂絕緣層具有第1面及與上述第1面為相反側之第2面,且具有形成於上述第1面上之上述種子層;利用上述種子層,藉由半加成法於上述內層之層間樹脂絕緣層之上述第1面上形成用於電子零件之間之資料傳送之專用佈線層;於上述專用佈線層與上述內層之層間樹脂絕緣層之上述第1面上形成最外側之層間樹脂絕緣層;於上述內層之層間樹脂絕緣層之上述第2面下方形成第2導體層;於上述最外側之層間樹脂絕緣層上形成最外側之導體層,上述最外側之導體層包含 用於搭載第1電子零件之第1焊墊、及用於搭載第2電子零件之第2焊墊;形成第1過孔導體,該第1過孔導體貫通上述最外側之層間樹脂絕緣層並將上述第1焊墊與上述專用佈線層連接;形成第2過孔導體,該第2過孔導體貫通上述最外側之層間樹脂絕緣層並將上述第2焊墊與上述專用佈線層連接;以及形成跳孔導體,該跳孔導體同時貫通上述最外側之層間樹脂絕緣層與上述內層之層間樹脂絕緣層並將上述最外側之導體層與上述第2導體層連接。並且,上述專用佈線層包含進行上述第1電子零件與上述第2電子零件之間之資料傳送之信號線。
10‧‧‧封裝基板
20‧‧‧起始基板
20z‧‧‧絕緣基板
22‧‧‧金屬箔
24‧‧‧化學鍍膜
26‧‧‧電鍍膜
30‧‧‧核心基板
31‧‧‧貫通孔
36‧‧‧通孔導體
34F‧‧‧導體層
34S‧‧‧導體層
50F‧‧‧上側之層間樹脂絕緣層
50S‧‧‧下側之層間樹脂絕緣層
51F‧‧‧開口
51S‧‧‧開口
52‧‧‧銅化學鍍膜
54‧‧‧抗鍍覆層
55F‧‧‧第1增層
55S‧‧‧第2增層
56‧‧‧銅電鍍膜
58FP‧‧‧第2導體層
58S‧‧‧第2導體層
60F‧‧‧過孔導體
60S‧‧‧過孔導體
70F‧‧‧上側之阻焊層
70S‧‧‧下側之阻焊層
71F‧‧‧開口
71S‧‧‧開口
72‧‧‧金屬膜
76FL‧‧‧焊料凸塊
76FP‧‧‧焊墊
76FM‧‧‧焊料凸塊
76S‧‧‧焊料凸塊
76SP‧‧‧焊墊
76MP‧‧‧焊墊
77L‧‧‧安裝區域
77M‧‧‧安裝區域
110L‧‧‧邏輯IC
110M‧‧‧記憶體
114‧‧‧底部填充料
150Fa‧‧‧內層之層間樹脂絕緣層
150Fb‧‧‧最外側之層間樹脂絕緣層
150Sa‧‧‧內層之層間樹脂絕緣層
150Sb‧‧‧最外側之層間樹脂絕緣層
151‧‧‧種子層
153a‧‧‧抗鍍覆層
156‧‧‧銅電鍍層
158Fa‧‧‧第1導體層
158Fai‧‧‧第1過孔導體焊墊
158Fal‧‧‧連接佈線
158Fam‧‧‧第2過孔導體焊墊
158Fb‧‧‧最外側之導體層
158FbP‧‧‧平面層
160Fa‧‧‧最上側之過孔導體
160Faf‧‧‧第1過孔導體
160Fas‧‧‧第2過孔導體
160Fb‧‧‧跳孔導體
160Fbf‧‧‧第1跳孔導體
160Fbs‧‧‧第2跳孔導體
160S‧‧‧過孔導體
580FP‧‧‧平面層
1500Fa‧‧‧最外側之層間樹脂絕緣層
1500Fb‧‧‧第2層間樹脂絕緣層
1500Fc‧‧‧另一層間樹脂絕緣層
1580Fa‧‧‧專用佈線層
1580Fb‧‧‧第2導體層
1580Fc‧‧‧另一導體層
1600Fa‧‧‧過孔導體
1600Fb‧‧‧跳孔導體
1600Faf‧‧‧過孔導體
1600Fas‧‧‧過孔導體
ALM‧‧‧對準標記
ALM1‧‧‧對準標記
ALM2‧‧‧對準標記
F‧‧‧第1面
FF‧‧‧第1面
S‧‧‧第2面
SS‧‧‧第2面
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度
圖1係本發明之第1實施形態之封裝基板之剖面圖。
圖2係第1實施形態之封裝基板之應用例之剖面圖。
圖3(A)-(C)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖4(A)-(D)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖5(A)-(C)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖6(A)、(B)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖7(A)-(C)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖8(A)-(C)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖9(A)-(C)係表示第1實施形態之封裝基板之製造方法之步驟圖。
圖10(A)係表示焊墊群之俯視圖,(B)係應用例之俯視圖。
圖11係第1導體層之俯視圖。
圖12係第3實施形態之封裝基板之剖面圖。
圖13(A)-(C)係第4實施形態之封裝基板之剖面圖。
圖14係跳孔導體之剖面圖。
圖15係第2實施形態之封裝基板之剖面圖。
圖16(A)、(B)係最外側之導體層與最外側之層間樹脂絕緣層之剖面圖。
[第1實施形態]
圖10(A)表示了本發明之第1實施形態之封裝基板之安裝面。圖10(B)表示了實施形態之應用例之俯視圖,於實施形態之封裝基板上安裝有電子零件。
如圖10(A)所示,於封裝基板之安裝面之中心部形成有用於搭載邏輯IC等第1電子零件之安裝區域77L。於安裝區域77L呈格子狀地形成有用於搭載第1電子零件之第1焊墊76FP。由複數個第1焊墊76FP形成第1焊墊群。於第1焊墊上形成有用於安裝第1電子零件之焊料凸塊76FL。於安裝區域77L之外形成有用於搭載記憶體等第2電子零件之安裝區域77M。於圖10(A)中,於安裝區域77L之周圍形成有4處安裝區域77M。於各安裝區域77M中呈格子狀地形成有用於搭載第2電子零件之第2焊墊76SP。由複數個第2焊墊形成第2焊墊群。於第2焊墊上形成有用於安裝第2電子零件之焊料凸塊76FM。於圖10(B)中,於安裝區域77L之焊料凸塊76FL上安裝有邏輯IC 110L,於安裝區域77M之焊料凸塊76FM上安裝有記憶體110M。
圖1(A)表示了圖10(A)所示之線段Z1-Z1之間之實施形態之封裝基板之剖面。圖2表示了圖10(B)所示之線段Z2-Z2之間之實施形態之應用例之剖面。
如圖1(A)所示,實施形態之封裝基板具有包包含於搭載電子零件之焊墊之最外側之導體層158Fb。又,封裝基板具有支承最外側之導體層158Fb之最外側之層間樹脂絕緣層150Fb。圖16(A)與圖16(B)表示了用於搭載實施形態之封裝基板所包含之電子零件之焊墊之例。圖16(A)與圖16(B)表示了最外側之導體層158Fb及最外側之層間樹脂絕緣層150Fb之剖面。圖16(A)表示了包含第1焊墊76FP及第2焊墊76SP之最外側之導體層形成於最外側之層間樹脂絕緣層上之例。圖16(B)表示了包含第1及第2焊墊之最外側之導體層形成於最外側之層間樹脂絕緣層之凹部中之例。
於實施形態中,於最外側之層間樹脂絕緣層上形成有與第1焊墊連接之第1過孔導體160Faf、及與第2焊墊連接之第2過孔導體160Fas。第1過孔導體較佳形成於第1焊墊之正下方。第2過孔導體較佳形成於第2焊墊之正下方。
於最外側之層間樹脂絕緣層之下方形成有包含複數個第1導體電路之第1導體層158Fa。藉由第1導體電路而使第1焊墊與第2焊墊連接。即,第1電子零件與第2電子零件之間之信號等之交換係經由第1導體層進行。所有第1導體電路均將第1焊墊與第2焊墊連接。與第1導體電路形成於同一面之導體電路全部包含於第1導體層。第1導體層係用於進行第1電子零件與第2電子零件之間之信號之交換之專用佈線層。第1導體層不具有用於進行第1電子零件與第2電子零件之間之信號之交換之導體電路(信號線)以外之導體電路。第1導體層作為用於第1電子零件與第2電子零件之間之資料傳送之專用佈線層發揮功能。
一般地,由1個信號線(1個第1導體電路)來傳送1位元之資料。並且,由個人電腦等電子機器處理之命令與資料係由1位元組(8位元)構成。於各信號線之寬度或厚度不同時,於信號線間,傳送速度等電氣特性不同。因此可以推測出,於以位元組為單位之信號之傳送時間中 產生了差異。可以預想到無法恰當處理信號或處理時間變長之情況。可以預想到於1位元組內之位元之間,傳送時間產生差異。又,可以想到由於信號線之寬度或厚度之偏差而存在傳送速度較慢之信號線。從而可以預想到由於該信號線而導致處理變慢。
實施形態具有專用佈線層。因此,於形成包含信號線之導體層(專用佈線層)時,配合信號線之寬度或厚度來設定製造條件等。因此,根據實施形態,信號線之寬度與厚度之偏差減小。各信號線之傳送速度大致相等。對信號進行恰當地處理。即便資訊量增加,處理亦不會變慢。
根據電子零件之功能,於實施形態之封裝基板內,可以在複數個層形成專用佈線層。然而,可以預想到,於形成有複數個專用佈線層時,信號線之厚度之差異與寬度之差異增大。因此,為了使電子零件之間之傳送時間之偏差減小,專用佈線層較佳為1層。然而,即便專用佈線層形成於不同之層,由於各層僅具有資料傳送用之佈線,因此傳送時間之差亦較小。1個導體層包含被2個層間樹脂絕緣層夾著之所有導體電路。但是,例如於導體電路中不包含虛設(dummy)導體等不傳送信號或電力之電路。
於最外側之層間樹脂絕緣層與第1導體層(專用佈線層)之下方形成有內層之層間樹脂絕緣層150Fa。最外側之層間樹脂絕緣層與第1導體層(專用佈線層)被內層之層間樹脂絕緣層支承。於圖1(A)中,被內層之層間樹脂絕緣層與最外側之層間樹脂絕緣層夾著之導體電路均為第1導體電路。較佳為,於專用佈線層與內層之層間樹脂絕緣層之正上方形成最外側之層間樹脂絕緣層。電子零件與專用佈線層間之距離縮短。
於內層之層間樹脂絕緣層之下方形成有包含複數個第2導體電路之第2導體層58FP。向電子零件之供電等係經由第2導體層進行。因 此,第1焊墊及第2焊墊包含與第2導體層連接之焊墊。與第2導體層連接之焊墊及第2導體層係經由跳孔(skip via)導體160Fb進行連接。跳孔導體160Fb係形成於過孔導體用之開口151Fb之過孔導體,該過孔導體用之開口151Fb同時貫通最外側之層間樹脂絕緣層150Fb與內層之層間樹脂絕緣層150Fa並到達第2導體層58FP。跳孔導體160Fb同時貫通最外側之層間樹脂絕緣層與內層之層間樹脂絕緣層。如圖14所示,跳孔導體可以在最外側之層間樹脂絕緣層之下方具有跳孔導體之連接焊盤(land)SVL。然而,跳孔導體之連接焊盤為獨立,不與第1導體層相連。此種連接焊盤並不包含於第1導體電路。於最外側之層間樹脂絕緣層之下方形成之跳孔導體之連接焊盤係形成於與第1導體層相同之層,因此第1導體層之形成區域減少。根據此觀點,較佳為不存在形成於最外側之層間樹脂絕緣層下方之跳孔導體之連接焊盤。第1導體層形成於內層之層間樹脂絕緣層150Fa上。
由於第1導體層158Fa係專用佈線層,因此,貫通內層之層間樹脂絕緣層之過孔導體不存在於跳孔導體以外。實施形態之封裝基板不具有僅貫通內層之層間樹脂絕緣層之過孔導體。因此,於第1導體層內用於形成第1導體電路之區域增加。可於第1導體層形成較多第1導體電路。能夠於實施形態之封裝基板上搭載高性能之電子零件。專用佈線層形成於單一之層。資料之傳送速度變快。
專用佈線層之導體電路(第1導體層)之厚度較最外側之導體層之厚度及第2導體層之厚度薄。最外側之導體層之厚度與第2導體層之厚度大致相同。例如,第1導體層之厚度為最外側之導體層之厚度之1/2以下、且3μm以上。例如,第1導體層之厚度為約5μm,最外側之導體層之厚度與第2導體層之厚度為約10μm。藉此,能夠在專用佈線層內形成微細之導體電路。於封裝基板上搭載高性能之電子零件。
第1導體電路之寬度較最外側之導體層及第2導體層內包含之導 體電路之寬度窄。此處,導體電路之寬度係於各導體層內最細之導體電路之寬度。第1導體電路之寬度係最外側之導體層與第2導體層內包含之導體電路之寬度之1/2~2/3。例如,第1導體電路之寬度為約5μm,最外側之導體層與第2導體層內包含之導體電路之寬度為約9μm。導體電路係由與導體電路之行進方向垂直之面被切斷。並且,對置之壁間之距離中最小之距離為導體電路之寬度。
相鄰之第1導體電路之間之間隔之距離(寬度)較相鄰之第2導體電路之間之間隔之距離窄。相鄰之第1導體電路之間之間隔之距離係相鄰之第2導體電路之間之間隔之距離之1/2~2/3。例如,相鄰之第1導體電路之間之間隔之距離為約5μm,相鄰之第2導體電路之間之間隔之距離為12μm。此處,間隔之距離係於各導體層內最狹窄之間隔之距離。間隔之距離與相鄰之導體電路之間之距離相同。
信號線較理想為帶狀線或微帶線。於信號線為帶狀線之情形時,信號線被最外側之導體層與第2導體層夾著。
實施形態之封裝基板包含:專用佈線層;於專用佈線層上形成之最外側之層間樹脂絕緣層;於最外側之層間樹脂絕緣層上形成並包含用於搭載複數個電子零件之焊墊之最外側之導體層;以及貫通最外側之層間樹脂絕緣層並將焊墊與專用佈線層連接之過孔導體。焊墊具有用於搭載第1電子零件之第1焊墊與用於搭載第2電子零件之第2焊墊。又,第1焊墊具有與專用佈線層連接之第1焊墊、及與專用佈線層以外之導體層連接之第1焊墊。又,第2焊墊具有與專用佈線層連接之第2焊墊、及與專用佈線層以外連接之第2焊墊。與專用佈線層以外連接之焊墊係與跳孔導體連接。藉由與專用佈線層連接之第1焊墊、專用佈線層內之信號線、以及與專用佈線層連接之第2焊墊而閉合電路。
實施形態之封裝基板進而包含:第2導體層;第2導體層上之內 層之層間樹脂絕緣層;及貫通最外側之層間樹脂絕緣層與內層之層間樹脂絕緣層之跳孔導體。專用佈線層形成於內層之層間樹脂絕緣層上。專用佈線層被最外側之層間樹脂絕緣層與內層之層間樹脂絕緣層夾著。
實施形態之封裝基板亦可包含具有導體層之核心基板。此時,內層之層間樹脂絕緣層形成於核心基板上,核心基板之導體層相當於第2導體層。又,實施形態之封裝基板亦可於核心基板與內層之層間樹脂絕緣層之間具有迭(build-up)層。圖1表示了由1層層間樹脂絕緣層與1層導體層形成增層之例。被核心基板上之層間樹脂絕緣層50F與內層之層間樹脂絕緣層150Fa夾著之導體層58FP為第2導體層。增層包含層間樹脂絕緣層與導體層,層間樹脂絕緣層與導體層係交替積層。具有核心基板之封裝基板及其製造方法例如如JP2007227512A所示。
實施形態之封裝基板亦可以為無核基板。無核基板包含層間樹脂絕緣層與導體層,層間樹脂絕緣層與導體層係交替積層。無核基板及其製造方法例如如JP2005236244A所示。導體層內之至少1個導體層為專用佈線層。無核基板之各層間樹脂絕緣層之厚度為30μm~60μm。
圖1所示之封裝基板10具有與JP2007227512A同樣之核心基板30。核心基板30具有絕緣基板20z,該絕緣基板20z具有第1面(F)、及與該第1面為相反側之第2面(S)。於絕緣基板20z之第1面F上形成有導體層34F,於第2面S上形成有導體層34S。絕緣基板20z具有複數個貫通孔31,於貫通孔31之內部形成有連接導體層34F與導體層34S之通孔導體36。通孔導體用之貫通孔31之形狀係與JP2007227512A相同之沙漏形狀。
於核心基板30之第1面F上形成有第1增層55F。核心基板之第1面與絕緣基板之第1面為相同之面。第1增層55F具有:層間樹脂絕緣層 (上側之層間樹脂絕緣層)50F,其形成於核心基板30上;該層間樹脂絕緣層50F上之第2導體層58FP;以及過孔導體60F,其貫通層間樹脂絕緣層50F,用於連接第2導體層58FP與導體層34F。
第1增層進而具有:內層之層間樹脂絕緣層150Fa,其形成於層間樹脂絕緣層50F與第2導體層58FP上;以及第1導體層158Fa,其形成於內層之層間樹脂絕緣層150Fa上。第1導體層係專用佈線層。不存在僅貫通內層之層間樹脂絕緣層150Fa之過孔導體。
第1增層進而具有:最上側之層間樹脂絕緣層(最外側之層間樹脂絕緣層)150Fb,其形成於內層之層間樹脂絕緣層150Fa與第1導體層158Fa上;最上側之導體層(最外側之導體層)158Fb,其形成於最上側之層間樹脂絕緣層150Fb上;過孔導體(最上側之過孔導體)160Fa,其貫通最上側之層間樹脂絕緣層並連接最上側之導體層與第1導體層;以及跳孔導體160Fb,其貫通最上側之層間樹脂絕緣層與內層之層間樹脂絕緣層並連接最上側之導體層與第2導體層。最上側之導體層包含用於搭載第1電子零件之第1焊墊76FP及用於搭載第2電子零件之第2焊墊76SP。最上側之過孔導體具有連接第1焊墊與第1導體層之第1過孔導體(最上側之第1過孔導體)160Faf、及連接第2焊墊與第1導體層之第2過孔導體(最上側之第2過孔導體)160Fas。跳孔導體具有連接第1焊墊與第2導體層之第1跳孔導體160Fbf、以及連接第2焊墊與第2導體層之第2跳孔導體160Fbs。
於形成有複數個專用佈線層之情形時,專用佈線層較佳為僅形成於第1增層。
於核心基板30之第2面S上形成有第2增層55S。第2增層55S包含層間樹脂絕緣層與導體層,層間樹脂絕緣層與導體層係交替積層。第1增層與第2增層較佳為夾著核心基板而對稱地形成。
於第1增層55F上形成有具有開口71F之阻焊層70F,於第2增層 55S上形成有具有開口71S之阻焊層70S。藉由第1增層55F上之阻焊層70F之開口71F,使得第1焊墊76FP與第2焊墊76SP露出。於第1焊墊上形成有焊料凸塊(第1焊料凸塊)76FL,於第2焊墊上形成有焊料凸塊(第2焊料凸塊)76FM。較佳為,第1焊料凸塊之熔點與第2焊料凸塊之熔點不同。安裝良率及連接可靠性提高。又,電子零件之更換變得容易。於藉由第2增層55S上之阻焊層70S之開口71S而露出之焊墊76MP上,形成有用於與主板連接之焊料凸塊(第3焊料凸塊)76S。於焊墊76FP、76SP、76MP上形成有Ni/Au或Ni/Pd/Au等金屬膜72。如圖2與圖10(B)所示,於IC晶片安裝用之焊料凸塊76FL上安裝有IC晶片110L,於記憶體安裝用之焊料凸塊76FM上安裝有記憶體110M。藉由第2增層上形成之焊料凸塊76S,將封裝基板10搭載於主板。較佳為,第1焊料凸塊之熔點、第2焊料凸塊之熔點與第3焊料凸塊之熔點分別不同。安裝良率及連接可靠性較高。
圖11係表示專用佈線層(第1導體層)158Fa之一部分之俯視圖。於圖中描繪成圓形之導體為焊墊。於左側描繪出之焊墊為第1過孔導體焊墊158Fai,於右側描繪出之焊墊為第2過孔導體焊墊158Fam。於第1過孔導體焊墊上形成有第1過孔導體160Faf,於第2過孔導體焊墊上形成有第2過孔導體160Fas。第1導體電路具有第1過孔導體焊墊158Fai、第2過孔導體焊墊158Fam、及用於連接第1過孔導體焊墊158Fai與第2過孔導體焊墊158Fam之連接佈線158Fal。於第1實施形態之封裝基板中,邏輯晶片等第1電子零件與記憶體晶片等第2電子零件之間之所有資料傳送均係經由第1導體層進行。
第1導體電路158Fa被最上側之導體層內包含之平面(plain)層158FbP與第2導體層內包含之平面層580FP夾著並形成有帶狀線。第1導體電路之傳送特性得到了改善。
內層之層間樹脂絕緣層之厚度與除此以外之層間樹脂絕緣層之 厚度不同。於層間樹脂絕緣層內,內層之層間樹脂絕緣層以外之層間樹脂絕緣層之厚度相等。層間樹脂絕緣層之厚度等於相鄰之導體層間之距離。於圖1中,最外側之層間樹脂絕緣層150Fb之厚度t1與上側之層間樹脂絕緣層50F之厚度t3相等。內層之層間樹脂絕緣層以外之層間樹脂絕緣層之厚度t1、t3係15μm到40μm。內層之層間樹脂絕緣層之厚度t2係7.5μm到20μm。內層之層間樹脂絕緣層之厚度t2係除此以外之層間樹脂絕緣層之厚度t1、t3之1/2到1/3。形成有微細之跳孔導體。藉由跳孔導體,使第1導體層之形成區域不易變小。從而封裝基板變小。例如,內層之層間樹脂絕緣層150Fa之厚度t2為13μm,內層之層間樹脂絕緣層以外之層間樹脂絕緣層之厚度為35μm。
於第1實施形態之封裝基板中,於最外側之層間樹脂絕緣層150Fb之正下方形成有專用佈線層,因此電子零件之間之佈線距離變短。能夠使電子零件之間之信號傳送速度提高。由於實施形態之封裝基板具有專用佈線層,因此各信號線之電氣特性近似。使得以位元組為單位之信號之傳送時間均一化。即便傳送速度較快,亦能恰當地傳送信號。即便資訊量增加,處理亦不會變慢。
實施形態之封裝基板不具有僅貫通內層之層間樹脂絕緣層之過孔導體。實施形態之封裝基板具有跳孔導體,該跳孔導體貫通內層之層間樹脂絕緣層與內層之層間樹脂絕緣層上之層間樹脂絕緣層。封裝基板之尺寸變小。使得以位元組為單位之信號之傳送時間均一化。即便傳送速度較快,亦能恰當地傳送信號。即便資訊量增加,處理亦不會變慢。
[第1實施形態之封裝基板之製造方法]
第1實施形態之封裝基板10之製造方法如圖3~圖9所示。
(1)準備起始基板20,起始基板20具有第1面F、及與第1面為相反側之第2面S。起始基板較佳為雙面敷銅積層板。雙面敷銅積層板由具 有第1面F及與該第1面為相反側之第2面S之絕緣基板20z、以及積層於其兩面之金屬箔22、22構成(圖3(A))。第1實施形態之起始基板係雙面敷銅積層板。於銅箔22之表面實施黑化處理。
絕緣基板20z係由樹脂及加強材料形成,作為此加強材料例如可列舉玻璃織物(glasscross)、芳族聚酸胺纖維、玻璃纖維等。作為樹脂,可列舉環氧樹脂、BT(雙馬來醯亞胺三嗪)樹脂等。
(2)對雙面敷銅積層板進行加工來完成核心基板30,該核心基板30具備:由金屬箔22、化學鍍膜(無電解鍍膜)24及電鍍膜26構成之上側之導體層34F與下側之導體層34S;以及形成於貫通孔31之通孔導體36(圖3(B))。核心基板30之第1面與絕緣基板20z之第1面係相同之面,核心基板30之第2面與絕緣基板20z之第2面係相同之面。核心基板30例如藉由US7786390中揭示之方法製造。
(3)於核心基板30之第1面F上形成上側之層間樹脂絕緣層50F。於核心基板之第2面S上形成下側之層間樹脂絕緣層50S(圖3(C))。層間樹脂絕緣層包含矽等無機粒子與環氧樹脂等熱硬化性樹脂。層間樹脂絕緣層亦可包含玻璃織物等加強材料。層間樹脂絕緣層50F、50S之厚度為約35μm。
(4)其次,利用CO2氣體雷射,分別於層間樹脂絕緣層50F、50S上形成過孔導體用之開口51F、51S(圖4(A))。
(5)於層間樹脂絕緣層50F、50S上與開口51F、51S之內壁上形成銅化學鍍膜52、52(圖4(B))。
(6)於銅化學鍍膜52上形成抗鍍覆層54(圖4(C))。
(7)於自抗鍍覆層54露出之銅化學鍍膜52上,形成銅電鍍膜56。此時,開口51F、51S被電鍍膜56填充。形成過孔導體60F、60S(圖4(D))。
(8)去除抗鍍覆層54。去除自電鍍膜56露出之化學鍍膜52。於層 間樹脂絕緣層50F上形成第2導體層(上側之第2導體層)58FP。於層間樹脂絕緣層50S上形成第2導體層(下側之第2導體層)58S(圖5(A))。
(9)準備具有第1面及與第1面為相反側之第2面之B階段之樹脂膜。於樹脂膜之第1面上,藉由濺鍍形成種子層151。種子層由銅等形成。種子層(濺鍍膜)之厚度為0.05μm~0.3μm。具種子層之樹脂膜以樹脂膜之第2面與上側之層間樹脂絕緣層50F對置之方式積層於上側之第2導體層58FP與上側之層間樹脂絕緣層50F上。其後,藉由使樹脂膜硬化,於上側之第2導體層58FP與上側之層間樹脂絕緣層50F上形成內層之層間樹脂絕緣層(上側之內層之層間樹脂絕緣層)150Fa。於實施形態中,上側之內層之層間樹脂絕緣層係具種子層之層間樹脂絕緣層。
實施形態之封裝基板不具有僅貫通內層之層間樹脂絕緣層之過孔導體。因此,能夠於積層前在樹脂膜上形成種子層。由於在積層前藉由濺鍍形成種子層,因此,種子層之厚度薄且均勻。
然而,亦可於形成內層之層間樹脂後,於內層之層間樹脂絕緣層上形成種子層。實施形態之封裝基板不具有僅貫通內層之層間樹脂絕緣層之過孔導體。因此,即便在積層後形成種子層,由於不需要在過孔導體用之開口之內壁形成種子層,因此,種子層之厚度薄且均勻。
同樣地,於下側之第2導體層58S與下側之層間樹脂絕緣層50S上形成內層之層間樹脂絕緣層(下側之內層之層間樹脂絕緣層)150Sa(圖5(B))。於實施形態中,下側之內層之層間樹脂絕緣層係具種子層之層間樹脂絕緣層。
內層之層間樹脂絕緣層150Fa、150Sa之厚度為17μm,為層間樹脂絕緣層50F、50S之厚度之約1/2。
(10)去除形成於內層之層間樹脂絕緣層上之種子層之一部分。藉 此,將形成於第2導體層上之對準標記ALM上之種子層去除(圖5(C))。此時,形成後述之對準標記ALM2之區域之種子層亦被去除。以形成於第2導體層上之對準標記為基準,於內層之層間樹脂絕緣層上形成對準標記ALM2(圖6(A))。於圖6(B)中描繪出對準標記ALM2之例。標繪有斜線之部分係內層之層間樹脂絕緣層之上表面。並且,無任何標繪之部分為槽。由內層之層間樹脂絕緣層與形成於內層之層間樹脂絕緣層上之槽來形成對準標記。例如,該對準標記係形成於內層之層間樹脂上之環狀之槽,係由雷射形成。
(11)於種子層151上,以對準標記ALM2為基準形成抗鍍覆層153a(圖7(A))。下側之內層之層間樹脂絕緣層上之抗鍍覆層153a形成於整個面。
(12)於自抗鍍覆層153a露出之種子層151上形成銅電鍍層156(圖7(B))。
(13)去除抗鍍覆層153a(圖7(C))。去除自銅電鍍層156露出之種子層151,將由種子層151與種子層上之銅電鍍層156構成之第1導體層(上側之第1導體層)158Fa形成於上側之內層之層間樹脂絕緣層150Fa上(圖8(A))。該第1導體層158Fa之一部分如圖11所示。圖11為俯視圖。第1導體層內包含之第1導體電路之L/S(線寬/間隔)例如為5/5μm。亦同時形成第1過孔導體焊墊158Fai與第2過孔導體焊墊158Fam。第1導體層具有與這些過孔導體焊墊同時形成之第1對準標記。第1對準標記未進行圖示。
在用於形成下側之內層之層間樹脂絕緣層之樹脂膜為具種子層之樹脂膜之情形時,將種子層去除。由於種子層被完全去除,因此,第2增層內之內層之層間樹脂絕緣層較佳為由不具有種子層之樹脂膜形成。於下側之內層之層間樹脂絕緣層上不形成導體層。
(14)在上側之內層之層間樹脂絕緣層與上側之第1導體層(專用佈 線層)上形成最外側之層間樹脂絕緣層(上側之最外側之層間樹脂絕緣層)150Fb。於下側之內層之層間樹脂絕緣層上形成最外側之層間樹脂絕緣層(下側之最外側之層間樹脂絕緣層)150Sb(圖8(B))。層間樹脂絕緣層150Fb、150Sb之厚度與層間樹脂絕緣層50F、50S之厚度相同。
(15)以第1對準標記為基準,藉由雷射形成第1開口151Fa與第2開口151Fb,其中,第1開口151Fa貫通上側之最外側之層間樹脂絕緣層150Fb並到達第1導體層158Fa,第2開口151Fb貫通上側之最外側之層間樹脂絕緣層150Fb與上側之內層之層間樹脂絕緣層150Fa並到達上側之第2導體層58FP。
形成開口151S,該開口151S貫通下側之最外側之層間樹脂絕緣層150Sb與下側之內層之層間樹脂絕緣層150Sa並到達下側之第2導體層58S(圖8(C))。
(16)藉由公知之半加成法在過孔導體形成用之開口151Fa、151Fb、151S中形成過孔導體160Fa、160Fb、160S。並且,形成最外側之導體層158Fb、158S(圖9(A))。過孔導體160Fb、160S係跳孔導體,其同時貫通最外側之層間樹脂絕緣層與內層之層間樹脂絕緣層並連接最外側之導體層與第2導體層。最外側之導體層與第2導體層具有夾著第1導體電路之平面層。最外側之導體層與第1導體層藉由過孔導體160Fa連接。
上側之最外側之導體層包含第1焊墊群與第2焊墊群。第2焊墊群內存在有第1群、第2群、第3群及第4群,如圖10所示,第2焊墊群圍著第1焊墊群。各第2焊墊群形成於第1焊墊群之各邊之外側。
(17)於第1增層上形成具有開口71F之上側之阻焊層70F,於第2增層上形成具有開口71S之下側之阻焊層70S(圖9(B))。第1焊墊76FP與第2焊墊76SP之上表面自第1阻焊層70F之開口71F露出。另一方面,自第2阻焊層70S之開口71S露出之導體層與過孔連接焊盤之上表面作 為用於與主板連接之焊墊76MP發揮功能。
(18)於焊墊76FP、76SP、76MP上形成鎳鍍層,進而於鎳鍍層上形成金鍍層(圖9(C))。亦可以形成鎳-鈀-金層或OSP膜來代替鎳-金層。
(19)於焊墊76FP、76SP、76MP上搭載焊球,藉由回流焊形成焊料凸塊76FM、76FL、76S。封裝基板10完成(圖1)。
(20)於第1焊墊上之焊料凸塊76FL上安裝邏輯系統之IC晶片110L,於第2焊墊上之焊料凸塊76FM上安裝記憶體110M(圖2、圖10(B))。然後,於封裝基板、IC晶片110L與記憶體110M之間填充底部填充料114(圖2)。
於第1實施形態之封裝基板之製造方法中,第1導體層158Fa係利用具種子層之樹脂膜之種子層形成。由於係在單體之膜上形成種子層,因此能夠減小種子層之厚度與種子層之厚度之偏差。又,能夠藉由濺鍍來形成種子層。由於第1導體層係用於傳送資料之專用佈線層,因此能夠使第1導體層之厚度變薄。由於種子層之厚度較薄,因此在形成導體電路時,能夠以較少之蝕刻量去除種子層。因此,能夠於第1導體層上形成微細之導體電路。例如,第1導體層具有L/S為8μm/8μm以下之微細之信號線。
於第1實施形態中,由於在下側之內層之層間樹脂絕緣層上不存在導體層,因此亦可不具有下側之內層之層間樹脂絕緣層。此時,為了減小封裝基板之翹曲,第2增層內包含之1個層間樹脂絕緣層之厚度較佳為較除此以外之層間樹脂絕緣層之厚度厚。該層間樹脂絕緣層之厚度係將上側之內層之層間樹脂絕緣層之厚度與上側之內層之層間樹脂絕緣層以外之層間樹脂絕緣層之厚度相加得到之厚度。
[第2實施形態]
圖15表示了第2實施形態之封裝基板。第2實施形態具有複數個 專用佈線層。
於第2實施形態中,於下側之內層之層間樹脂絕緣層上形成有第2專用佈線層158Sa。這樣,根據實施形態,能夠使專用佈線層形成於不同之層。於第2實施形態中,第2專用佈線層形成於第2增層,但第2專用佈線層亦可形成於第1增層。由於第1增層靠近電子零件,因此第2專用佈線層較佳形成於第1增層。
[第3實施形態]
第3實施形態之封裝基板如圖12所示。於第3實施形態中,第2增層不具有內層之層間樹脂絕緣層。第2增層之最外側之層間樹脂絕緣層150Sb係於形成第1增層之最外側之層間樹脂絕緣層150Fa時同時形成。層間樹脂絕緣層150Sb之厚度係將層間樹脂絕緣層150Fa之厚度與層間樹脂絕緣層150Fb之厚度相加得到之厚度。
[第4實施形態]
圖13表示了無核基板之例。例如,藉由JP2005236244A所公示之方法進行製造。
於圖13中表示了Z軸。+表示上方,-表示下方。安裝面於圖13中係上方之面。
無核基板亦可具有第2專用佈線層。
圖13所示之無核基板包含交替積層之複數個層間樹脂絕緣層與複數個導體層。並且,於複數個層間樹脂絕緣層內,至少1個層間樹脂絕緣層係專用佈線層用之層間樹脂絕緣層(專用之層間樹脂絕緣層)。於專用之層間樹脂絕緣層上形成有專用佈線層。此外,於複數個導體層內,至少1個導體層係專用佈線層,專用佈線層形成於專用之層間樹脂絕緣層上。如圖13(A)所示,於用於搭載電子零件之焊墊760FP、760SP埋在最外側之層間樹脂絕緣層之情形時,無核基板係藉由在焊墊上交替積層層間樹脂絕緣層與導體層而製造。因此,能夠 將最外側之層間樹脂絕緣層(最上側之層間樹脂絕緣層)1500Fa用作專用之層間樹脂絕緣層。此時,最上側之層間樹脂絕緣層具有第1面F、及與第1面為相反側之第2面S。於最上側之層間樹脂絕緣層(專用之層間樹脂絕緣層)之第1面上形成有包含複數個第1焊墊760FP之第1焊墊群、及包含複數個第2焊墊760SP之第2焊墊群,於最上側之層間樹脂絕緣層之第2面上形成有專用佈線層1580Fa。並且,於專用之層間樹脂絕緣層之第2面與專用佈線層上形成有第2層間樹脂絕緣層1500Fb,該第2層間樹脂絕緣層1500Fb具有第1面FF、及與第1面為相反側之第2面SS。利用專用之層間樹脂絕緣層1500Fa之第2面S與第2層間樹脂絕緣層之第1面FF來夾著專用佈線層。於第2層間樹脂絕緣層之第2面上形成有第2導體層1580Fb。與專用佈線層相連之焊墊係經由貫通專用之層間樹脂絕緣層之過孔導體1600Fa而與專用佈線層連接。與第1實施形態同樣地,過孔導體1600Fa具有與第1焊墊相連之過孔導體1600Faf、及與第2焊墊相連之過孔導體1600Fas。與第2導體層相連之焊墊係利用跳孔導體1600Fb來連接,該跳孔導體1600Fb同時貫通專用之層間樹脂絕緣層1500Fa與第2層間樹脂絕緣層1500Fb。圖13(A)所示之第2導體層1580Fb相當於第1實施形態之第2導體層58FP。圖13(A)所示之專用佈線層1580Fa相當於第1實施形態之第1導體層158Fa。
圖13(B)所示之無核基板係自圖1所示之第1實施形態之封裝基板中去除了絕緣基板20z、核心基板之下側之導體層34S、第2增層55S、下側之阻焊層70S、金屬膜72與焊料凸塊76FL、76FM、76S而獲得。並且,如圖13(B)所示,於上側之層間樹脂絕緣層50F之下表面埋有核心基板之上側之導體層34F。導體層34F係包含用於與主板等其他基板連接之焊墊之導體層。圖13(B)所示之導體層34F亦可僅由用於與主板等其他基板連接之焊墊形成。於第4實施形態之無核基板中,圖13(B)所示之無核基板之層間樹脂絕緣層50F相當於最下側之層間樹脂絕緣 層。並且,於最下側之層間樹脂絕緣層上形成之導體層58FP為第2導體層。於最下側之層間樹脂絕緣層與第2導體層上形成之層間樹脂絕緣層150Fa係內層之層間樹脂絕緣層,於內層之層間樹脂絕緣層上形成之導體層158Fa係專用佈線層。於內層之層間樹脂絕緣層與專用佈線層上形成之層間樹脂絕緣層150Fb係最上側之層間樹脂絕緣層。於最上側之層間樹脂絕緣層上形成之導體層158Fb係最外側之導體層。與第1實施形態同樣地,最外側之導體層包含第1焊墊群與第2焊墊群,其中,第1焊墊群包含第1焊墊,第2焊墊群包含第2焊墊。又,與第1實施形態同樣地,圖13(A)、(B)、(C)所示之無核基板具有第1過孔導體160Faf、1600Faf、第2過孔導體160Fas、1600Fas及跳孔導體160Fb、1600Fb。
如圖13(C)所示般,圖13(A)所示之無核基板能夠在專用之層間樹脂絕緣層1500Fa與用於搭載電子零件之焊墊760FP、760SP之間具有另一層間樹脂絕緣層1500Fc與另一導體層1580Fc。
於各實施形態中,將複數個第2電子零件搭載於封裝基板時,所有第2電子零件可為相同之電子零件,亦可於複數個第2電子零件中,有若干電子零件為不同之電子零件。第1電子零件與第2電子零件亦可為相同之電子零件。
10‧‧‧封裝基板
20z‧‧‧絕緣基板
30‧‧‧核心基板
31‧‧‧貫通孔
36‧‧‧通孔導體
50F‧‧‧上側之層間樹脂絕緣層
50S‧‧‧下側之層間樹脂絕緣層
55F‧‧‧第1增層
55S‧‧‧第2增層
58FP‧‧‧第2導體層
58S‧‧‧第2導體層
60F‧‧‧過孔導體
60S‧‧‧過孔導體
70F‧‧‧上側之阻焊層
70S‧‧‧下側之阻焊層
71F‧‧‧開口
71S‧‧‧開口
72‧‧‧金屬膜
76FL‧‧‧焊料凸塊
76FP‧‧‧焊墊
76FM‧‧‧焊料凸塊
76S‧‧‧焊料凸塊
76SP‧‧‧焊墊
76MP‧‧‧焊墊
150Fa‧‧‧內層之層間樹脂絕緣層
150Fb‧‧‧最外側之層間樹脂絕緣層
150Sa‧‧‧內層之層間樹脂絕緣層
150Sb‧‧‧最外側之層間樹脂絕緣層
158Fa‧‧‧第1導體層
158Fb‧‧‧最外側之導體層
158FbP‧‧‧平面層
160Fa‧‧‧最上側之過孔導體
160Faf‧‧‧第1過孔導體
160Fas‧‧‧第2過孔導體
160Fb‧‧‧跳孔導體
160Fbf‧‧‧第1跳孔導體
160Fbs‧‧‧第2跳孔導體
160S‧‧‧過孔導體
580FP‧‧‧平面層
F‧‧‧第1面
S‧‧‧第2面
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度

Claims (7)

  1. 一種封裝基板,其包含:最外側之層間樹脂絕緣層,其具有第1面及與上述第1面為相反側之第2面;最外側之導體層,其形成於上述最外側之層間樹脂絕緣層之上述第1面,且包含第1焊墊群及第2焊墊群,上述第1焊墊群係由用於搭載第1電子零件之複數個第1焊墊形成,上述第2焊墊群係由用於搭載第2電子零件之複數個第2焊墊形成;第1導體層,其形成於上述最外側之層間樹脂絕緣層之上述第2面之下方,且包含複數個第1導體電路;第1過孔導體,其貫通上述最外側之層間樹脂絕緣層並連接上述第1導體層與上述第1焊墊;及第2過孔導體,其貫通上述最外側之層間樹脂絕緣層並連接上述第1導體層與上述第2焊墊;且上述第1導體層內之所有上述第1導體電路將上述第1焊墊群內之1個上述第1焊墊與上述第2焊墊群內之1個上述第2焊墊連接;其中上述第1導體層不具有上述第1導體電路以外之導體電路,上述第1導體層係用於上述第1電子零件與上述第2電子零件之間之資料傳送之專用佈線層。
  2. 一種封裝基板,其包含:最外側之層間樹脂絕緣層,其具有第1面及與上述第1面為相反側之第2面;最外側之導體層,其形成於上述最外側之層間樹脂絕緣層之上述第1面,且包含第1焊墊群及第2焊墊群,上述第1焊墊群係由用於搭載第1電子零件之複數個第1焊墊形成,上述第2焊墊群 係由用於搭載第2電子零件之複數個第2焊墊形成;第1導體層,其形成於上述最外側之層間樹脂絕緣層之上述第2面之下方,且包含複數個第1導體電路;第1過孔導體,其貫通上述最外側之層間樹脂絕緣層並連接上述第1導體層與上述第1焊墊;及第2過孔導體,其貫通上述最外側之層間樹脂絕緣層並連接上述第1導體層與上述第2焊墊;且上述第1導體層內之所有上述第1導體電路將上述第1焊墊群內之1個上述第1焊墊與上述第2焊墊群內之1個上述第2焊墊連接;該封裝基板進而包含:內層之層間樹脂絕緣層,其形成於上述最外側之層間樹脂絕緣層之上述第2面及上述第1導體層之下方;第2導體層,其形成於上述內層之層間樹脂絕緣層之下方;以及跳孔導體,其同時貫通上述最外側之層間樹脂絕緣層與上述內層之層間樹脂絕緣層,將上述最外側之導體層與上述第2導體層連接。
  3. 如請求項2之封裝基板,其中上述封裝基板不具有僅貫通上述內層之層間樹脂絕緣層之過孔導體。
  4. 如請求項2之封裝基板,其中上述最外側之層間樹脂絕緣層之厚度係上述內層之層間樹脂絕緣層之厚度之2倍以上。
  5. 如請求項2之封裝基板,其中於上述最外側之導體層、上述第1導體電路及上述第2導體層內形成有帶狀線。
  6. 如請求項1或2之封裝基板,其中上述第1電子零件為邏輯IC,上述第2電子零件為記憶體。
  7. 一種封裝基板之製造方法,其包含以下步驟:準備具種子層之樹脂膜;藉由使上述樹脂膜硬化而形成內層之層間樹脂絕緣層,該內 層之層間樹脂絕緣層具有第1面及與上述第1面為相反側之第2面,且具有形成於上述第1面上之上述種子層;利用上述種子層,藉由半加成法於上述內層之層間樹脂絕緣層之上述第1面上形成用於電子零件之間之資料傳送之專用佈線層;於上述專用佈線層與上述內層之層間樹脂絕緣層之上述第1面上形成最外側之層間樹脂絕緣層;於上述內層之層間樹脂絕緣層之上述第2面下方形成第2導體層;於上述最外側之層間樹脂絕緣層上形成最外側之導體層,該最外側之導體層包含用於搭載第1電子零件之第1焊墊及用於搭載第2電子零件之第2焊墊;形成第1過孔導體,該第1過孔導體貫通上述最外側之層間樹脂絕緣層並將上述第1焊墊與上述專用佈線層連接;形成第2過孔導體,該第2過孔導體貫通上述最外側之層間樹脂絕緣層並將上述第2焊墊與上述專用佈線層連接;以及形成跳孔導體,該跳孔導體同時貫通上述最外側之層間樹脂絕緣層及上述內層之層間樹脂絕緣層,並將上述最外側之導體層與上述第2導體層連接;且上述專用佈線層包含進行上述第1電子零件與上述第2電子零件之間之資料傳送之信號線。
TW103115411A 2013-06-20 2014-04-29 A method for manufacturing a package substrate and a package substrate TWI543316B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013129860A JP2015005612A (ja) 2013-06-20 2013-06-20 パッケージ基板及びパッケージ基板の製造方法

Publications (2)

Publication Number Publication Date
TW201501260A TW201501260A (zh) 2015-01-01
TWI543316B true TWI543316B (zh) 2016-07-21

Family

ID=52109973

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103115411A TWI543316B (zh) 2013-06-20 2014-04-29 A method for manufacturing a package substrate and a package substrate

Country Status (5)

Country Link
US (1) US20140374150A1 (zh)
JP (1) JP2015005612A (zh)
KR (1) KR20140147679A (zh)
CN (1) CN104241241B (zh)
TW (1) TWI543316B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050314A (ja) * 2013-08-31 2015-03-16 イビデン株式会社 結合型プリント配線板及びその製造方法
JP2015213138A (ja) * 2014-05-07 2015-11-26 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
JP2016051870A (ja) 2014-09-02 2016-04-11 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
JP6409442B2 (ja) * 2014-09-22 2018-10-24 イビデン株式会社 パッケージ基板
US9420695B2 (en) * 2014-11-19 2016-08-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US10115647B2 (en) 2015-03-16 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Non-vertical through-via in package
JP6462480B2 (ja) * 2015-04-28 2019-01-30 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP6752553B2 (ja) * 2015-04-28 2020-09-09 新光電気工業株式会社 配線基板
TWI575619B (zh) * 2015-12-09 2017-03-21 南茂科技股份有限公司 半導體封裝結構及其製作方法
JP6669547B2 (ja) * 2016-03-23 2020-03-18 京セラ株式会社 配線基板
MY172923A (en) * 2016-03-31 2019-12-13 Twisden Ltd Integrated circuit package having pin up interconnect
MY181637A (en) 2016-03-31 2020-12-30 Qdos Flexcircuits Sdn Bhd Single layer integrated circuit package
JP2018026392A (ja) * 2016-08-08 2018-02-15 イビデン株式会社 配線板及びその製造方法
US10622292B2 (en) * 2018-07-06 2020-04-14 Qualcomm Incorporated High density interconnects in an embedded trace substrate (ETS) comprising a core layer
JP7226036B2 (ja) * 2019-04-03 2023-02-21 株式会社デンソー データ記録装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010641A (en) * 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
US5360767A (en) * 1993-04-12 1994-11-01 International Business Machines Corporation Method for assigning pins to connection points
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US6101710A (en) * 1994-12-14 2000-08-15 International Business Machines Corporation Method for facilitating engineering changes in a multiple level circuit package
US6456502B1 (en) * 1998-09-21 2002-09-24 Compaq Computer Corporation Integrated circuit device/circuit board connection apparatus
JP4195883B2 (ja) * 2004-02-04 2008-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層モジュール
JP4674850B2 (ja) * 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
KR101045505B1 (ko) * 2005-06-15 2011-06-30 이비덴 가부시키가이샤 다층 프린트 배선판
US20080093726A1 (en) * 2006-10-23 2008-04-24 Francesco Preda Continuously Referencing Signals over Multiple Layers in Laminate Packages
JP2012186440A (ja) * 2011-02-18 2012-09-27 Ibiden Co Ltd インダクタ部品とその部品を内蔵しているプリント配線板及びインダクタ部品の製造方法

Also Published As

Publication number Publication date
CN104241241B (zh) 2017-06-09
CN104241241A (zh) 2014-12-24
JP2015005612A (ja) 2015-01-08
US20140374150A1 (en) 2014-12-25
TW201501260A (zh) 2015-01-01
KR20140147679A (ko) 2014-12-30

Similar Documents

Publication Publication Date Title
TWI543316B (zh) A method for manufacturing a package substrate and a package substrate
JP5389770B2 (ja) 電子素子内蔵印刷回路基板及びその製造方法
JP6409442B2 (ja) パッケージ基板
JP2015233041A (ja) パッケージ基板
US20160302308A1 (en) Printed circuit board, electronic component module and method of manufacturing the same
US9763319B2 (en) Package substrate and method for manufacturing package substrate
CN108476585A (zh) Pcb混合重分布层
US10128198B2 (en) Double side via last method for double embedded patterned substrate
US20080145975A1 (en) Method for fabricating circuit board structure with embedded semiconductor chip
US9443800B2 (en) Package substrate and method for manufacturing package substrate
US9854669B2 (en) Package substrate
JP2016051870A (ja) パッケージ基板及びパッケージ基板の製造方法
TW201407731A (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
KR100864468B1 (ko) 빌드업 기판, 그것을 갖는 전자 부품 및 전자 기기
US10154594B2 (en) Printed circuit board
TW201513280A (zh) Ic載板、具有該ic載板的半導體器件及製作方法
US9263784B2 (en) Package substrate
JP2002164663A (ja) ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
JP2017168606A (ja) パッケージ基板
JP2017168552A (ja) パッケージ基板
JP2002190672A (ja) ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
US8125074B2 (en) Laminated substrate for an integrated circuit BGA package and printed circuit boards
US20230137841A1 (en) Circuit carrier and manufacturing method thereof and package structure
JP2002164664A (ja) ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
JP2017191806A (ja) パッケージ基板