CN104241241B - 封装基板和封装基板的制造方法 - Google Patents
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Abstract
本发明提供封装基板和封装基板的制造方法,能够提高电子部件之间的传送速度。在封装基板内形成的1个导体层作为用于传送电子部件之间的数据的专用布线层发挥功能。
Description
技术领域
本发明涉及搭载多个电子部件的封装基板和该封装基板的制造方法。
背景技术
专利文献1公开了多芯片模块基板。根据专利文献1的图1,在1个基板上搭载有2个LSI。并且,2个LSI通过多个布线层连接。在专利文献1的图1中,多个布线层被描绘在不同的绝缘层内。
专利文献1:日本特开平6-53349号公报
专利文献1公开了多芯片模块基板。并且,如专利文献1的图1和第14段所公开的那样,专利文献1的图1所示的多芯片模块基板具有4层布线层。并且,根据专利文献1的图1,可以认为全部4层均具有连结2个LSI的布线。
LSI一般具有电源线和接地线。因此,可以认为专利文献1的LSI也具有电源线和接地线。即,认为专利文献1的图1所示的多芯片模块基板具有与LSI的电源线和接地线相连接的电源布线和接地布线。可以认为,在专利文献1的图1所示的4层的布线层中,至少1个布线层同时具有连结2个LSI的布线和电源布线或接地布线。因此可以推测出,在专利文献1的多芯片模块基板中,难以提高电子部件之间的传送速度。
发明内容
本发明的目的在于提供封装基板,能够提高电子部件之间的信号传送速度。
本发明的封装基板具有:最外侧的层间树脂绝缘层,其具有第1面和位于所述第1面的相反侧的第2面;最外侧的导体层,其形成于所述最外侧的层间树脂绝缘层的所述第1面,所述最外侧的导体层包括第1焊盘组和第2焊盘组,所述第1焊盘组由用于搭载第1电子部件的多个第1焊盘形成,所述第2焊盘组由用于搭载第2电子部件的多个第2焊盘形成;第1导体层,其形成在所述最外侧的层间树脂绝缘层的所述 第2面的下方,包括多个第1导体电路;第1过孔导体,其贯通所述最外侧的层间树脂绝缘层并连接所述第1导体层和所述第1焊盘;以及第2过孔导体,其贯通所述最外侧的层间树脂绝缘层并连接所述第1导体层和所述第2焊盘。并且,所述第1导体层中的所有所述第1导体电路都将所述第1焊盘组中的1个所述第1焊盘和所述第2焊盘组中的1个所述第2焊盘相连接。
本发明的封装基板的制造方法具有以下步骤:准备带有种子层的树脂膜;通过使所述树脂膜硬化来形成内层的层间树脂绝缘层,所述内层的层间树脂绝缘层具有第1面和位于所述第1面的相反侧的第2面,并具有形成在所述第1面上的所述种子层;利用所述种子层,通过半加成法在所述内层的层间树脂绝缘层的所述第1面上形成用于电子部件之间的数据传送的专用布线层;在所述专用布线层和所述内层的层间树脂绝缘层的所述第1面上形成最外侧的层间树脂绝缘层;在所述内层的层间树脂绝缘层的所述第2面下方形成第2导体层;在所述最外侧的层间树脂绝缘层上形成最外侧的导体层,所述最外侧的导体层包括用于搭载第1电子部件的第1焊盘、和用于搭载第2电子部件的第2焊盘;形成第1过孔导体,所述第1过孔导体贯通所述最外侧的层间树脂绝缘层并连接所述第1焊盘和所述专用布线层;形成第2过孔导体,所述第2过孔导体贯通所述最外侧的层间树脂绝缘层并连接所述第2焊盘和所述专用布线层;以及形成跳孔导体,所述跳孔导体贯通所述最外侧的层间树脂绝缘层和所述内层的层间树脂绝缘层这两个层并连接所述最外侧的导体层和所述第2导体层。并且,所述专用布线层包括进行所述第1电子部件和所述第2电子部件之间的数据传送的信号线。
附图说明
图1是本发明的第1实施方式的封装基板的剖视图。
图2是第1实施方式的封装基板的应用例的剖视图。
图3是示出第1实施方式的封装基板的制造方法的工序图。
图4是示出第1实施方式的封装基板的制造方法的工序图。
图5是示出第1实施方式的封装基板的制造方法的工序图。
图6是示出第1实施方式的封装基板的制造方法的工序图。
图7是示出第1实施方式的封装基板的制造方法的工序图。
图8是示出第1实施方式的封装基板的制造方法的工序图。
图9是示出第1实施方式的封装基板的制造方法的工序图。
图10的(A)是示出焊盘组的俯视图,(B)是应用例的俯视图。
图11是第1导体层的俯视图。
图12是第3实施方式的封装基板的剖视图。
图13是第4实施方式的封装基板的剖视图。
图14是跳孔导体的剖视图。
图15是第2实施方式的封装基板的剖视图。
图16是最外侧的导体层和最外侧的层间树脂绝缘层的剖视图。
标号说明
10:封装基板;
30:核心基板;
36:通孔导体;
58FP:第2导体层;
76FP、76SP、76MP:焊盘;
150Fa:内层的层间树脂绝缘层;
150Fb:最外侧的层间树脂绝缘层;
158Fa:第1导体层;
158Fal:连接布线;
160Fa:最上侧的过孔导体;
160Fb:跳孔导体。
具体实施方式
[第1实施方式]
图10(A)示出了本发明的第1实施方式的封装基板的安装面。图10(B)示出了实施方式的应用例的俯视图,在实施方式的封装基板上安装有电子部件。
如图10(A)所示,在封装基板的安装面的中心部形成有用于搭载逻辑IC等第1电子部件的安装区域77L。在安装区域77L中呈格子状地形成有用于搭载第1电子部件的第1焊盘76FP。由多个第1焊盘76FP形成第1焊盘组。在第1焊盘上形成有用于安装第1电子部件的焊料凸点76FL。在安装区域77L之外形成有用于搭载存储 器等第2电子部件的安装区域77M。在图10(A)中,在安装区域77L的周围形成有4处安装区域77M。在各安装区域77M中呈格子状地形成有用于搭载第2电子部件的第2焊盘76SP。由多个第2焊盘形成第2焊盘组。在第2焊盘上形成有用于安装第2电子部件的焊料凸点76FM。在图10(B)中,在安装区域77L的焊料凸点76FL上安装有逻辑IC110L,在安装区域77M的焊料凸点76FM上安装有存储器110M。
图1示出了图10(A)所示的线段Z1-Z1之间的实施方式的封装基板的截面。图2示出了图10(B)所示的线段Z2-Z2之间的实施方式的应用例的截面。
如图1所示,实施方式的封装基板具有最外侧的导体层158Fb,最外侧的导体层158Fb包括用于搭载电子部件的焊盘。此外,封装基板具有最外侧的层间树脂绝缘层150Fb,该最外侧的层间树脂绝缘层150Fb用于支承最外侧的导体层158Fb。图16(A)和图16(B)示出了用于搭载实施方式的封装基板所包含的电子部件的焊盘的例子。图16(A)和图16(B)示出了最外侧的导体层158Fb和最外侧的层间树脂绝缘层150Fb的截面。图16(A)示出了包括第1焊盘76FP和第2焊盘76SP的最外侧的导体层形成在最外侧的层间树脂绝缘层上的例子。图16(B)示出了包括第1和第2焊盘的最外侧的导体层形成在最外侧的层间树脂绝缘层的凹部中的例子。
在实施方式中,在最外侧的层间树脂绝缘层上形成有与第1焊盘连接的第1过孔导体160Faf、和与第2焊盘连接的第2过孔导体160Fas。第1过孔导体优选形成在第1焊盘的正下方。第2过孔导体优选形成在第2焊盘的正下方。
在最外侧的层间树脂绝缘层的下方形成有包括多个第1导体电路的第1导体层158Fa。借助第1导体电路来使第1焊盘和第2焊盘相连接。即,第1电子部件和第2电子部件之间的信号等的交换是经由第1导体层进行的。所有第1导体电路都将第1焊盘和第2焊盘相连接。与第1导体电路形成在同一面的导体电路全部包含于第1导体层。第1导体层是用于进行第1电子部件和第2电子部件之间的信号的交换的专用布线层。第1导体层不具有用于进行第1电子部件和第2电子部件之间的信号的交换的导体电路(信号线)以外的导体电路。第1导体层作为用于第1电子部件和第2电子部件之间的数据传送的专用布线层发挥功能。
一般地,由1个信号线(1个第1导体电路)来传送1比特的数据。并且,由个人计算机等电子设备处理的命令和数据由1字节(8比特)构成。在各信号线的宽度或厚度不同时,在信号线间,传送速度等电气特性不同。因此可以推测出,在以字节 为单位的信号的传送时间中产生了差异。可以预想到无法恰当处理信号或处理时间变长的情况。可以预想到在1字节内的比特之间,传送时间产生差异。此外,可以想到由于信号线的宽度或厚度的偏差而存在传送速度较慢的信号线。从而可以预想到由于该信号线而导致处理变慢。
实施方式具有专用布线层。因此,在形成包括信号线的导体层(专用布线层)时,配合信号线的宽度或厚度来设定制造条件等。因此,根据实施方式,信号线的宽度和厚度的偏差减小。各信号线的传送速度大致相等。对信号进行恰当地处理。即使信息量增加,处理也不会变慢。
根据电子部件的功能,在实施方式的封装基板内,可以在多个层形成专用布线层。但是,可以预想到,在形成有多个专用布线层时,信号线的厚度的差异和宽度的差异增大。因此,为了使电子部件之间的传送时间的偏差减小,专用布线层优选为1层。但是,即使专用布线层形成于不同的层,由于各层仅具有数据传送用的布线,因此传送时间的差也较小。1个导体层包括被2个层间树脂绝缘层夹着的所有导体电路。但是,例如,在导体电路中不包括虚设(dummy)导体等不传送信号和电力的电路。
在最外侧的层间树脂绝缘层和第1导体层(专用布线层)的下方形成有内层的层间树脂绝缘层150Fa。最外侧的层间树脂绝缘层和第1导体层(专用布线层)被内层的层间树脂绝缘层支承。在图1中,被内层的层间树脂绝缘层和最外侧的层间树脂绝缘层夹着的导体电路均为第1导体电路。优选为,在专用布线层和内层的层间树脂绝缘层的正上方形成最外侧的层间树脂绝缘层。电子部件和专用布线层间的距离缩短。
在内层的层间树脂绝缘层的下方形成有包括多个第2导体电路的第2导体层58FP。向电子部件的供电等是经由第2导体层进行的。因此,第1焊盘和第2焊盘包括与第2导体层相连接的焊盘。与第2导体层相连接的焊盘和第2导体层经由跳孔(skip via)导体160Fb进行连接。跳孔导体160Fb是形成于过孔导体用的开口151Fb的过孔导体,该过孔导体用的开口151Fb贯通最外侧的层间树脂绝缘层150Fb和内层的层间树脂绝缘层150Fa这两个层并到达第2导体层58FP。跳孔导体160Fb贯通最外侧的层间树脂绝缘层和内层的层间树脂绝缘层这两个层。如图14所示,跳孔导体可以在最外侧的层间树脂绝缘层的下方具有跳孔导体的连接盘(land)SVL。但是,跳孔导体的连接盘是独立的,而不与第1导体层相连。这样的连接盘不包含于第1 导体电路。在最外侧的层间树脂绝缘层的下方形成的跳孔导体的连接盘形成在与第1导体层相同的层,因此第1导体层的形成区域减少。出于此观点,优选为,不存在形成于最外侧的层间树脂绝缘层下方的跳孔导体的连接盘。第1导体层形成在内层的层间树脂绝缘层150Fa上。
由于第1导体层158Fa是专用布线层,因此,贯通内层的层间树脂绝缘层的过孔导体只有跳孔导体。实施方式的封装基板不具有仅贯通内层的层间树脂绝缘层的过孔导体。因此,在第1导体层内增加了用于形成第1导体电路的区域。大量第1导体电路形成于第1导体层。能够在实施方式的封装基板上搭载高性能的电子部件。专用布线层形成于单一的层。数据的传送速度变快。
专用布线层的导体电路(第1导体层)的厚度比最外侧的导体层的厚度和第2导体层的厚度薄。最外侧的导体层的厚度与第2导体层的厚度大致相同。例如,第1导体层的厚度为最外侧的导体层的厚度的1/2以下、且3μm以上。例如,第1导体层的厚度为约5μm,最外侧的导体层的厚度和第2导体层的厚度为约10μm。由此,能够在专用布线层中形成微细的导体电路。在封装基板上搭载高性能的电子部件。
第1导体电路的宽度比最外侧的导体层和第2导体层中包含的导体电路的宽度窄。在这里,导体电路的宽度是在各导体层内最细的导体电路的宽度。第1导体电路的宽度是最外侧的导体层和第2导体层中包含的导体电路的宽度的1/2到2/3。例如,第1导体电路的宽度为约5μm,最外侧的导体层和第2导体层中包含的导体电路的宽度为约9μm。导体电路在与导体电路的行进方向垂直的面上被切断。并且,对置的壁之间的距离中最小的距离为导体电路的宽度。
相邻的第1导体电路之间的间隔的距离(宽度)比相邻的第2导体电路之间的间隔的距离窄。相邻的第1导体电路之间的间隔的距离是相邻的第2导体电路之间的间隔的距离的1/2到2/3。例如,相邻的第1导体电路之间的间隔的距离为约5μm,相邻的第2导体电路之间的间隔的距离为12μm。在这里,间隔的距离是在各导体层中最狭窄的间隔的距离。间隔的距离与相邻的导体电路之间的距离是相同的。
信号线期望为带状线或微带线。在信号线为带状线的情况下,信号线被最外侧的导体层和第2导体层夹着。
实施方式的封装基板具有:专用布线层;在专用布线层上形成的最外侧的层间树脂绝缘层;在最外侧的层间树脂绝缘层上形成并包括用于搭载多个电子部件的焊盘的 最外侧的导体层;以及贯通最外侧的层间树脂绝缘层并将焊盘和专用布线层相连接的过孔导体。焊盘具有用于搭载第1电子部件的第1焊盘和用于搭载第2电子部件的第2焊盘。此外,第1焊盘具有与专用布线层相连接的第1焊盘、和与专用布线层以外的导体层相连接的第1焊盘。此外,第2焊盘具有与专用布线层相连接的第2焊盘、和与专用布线层以外相连接的第2焊盘。与专用布线层以外相连接的焊盘与跳孔导体相连接。借助与专用布线层相连接的第1焊盘、专用布线层内的信号线、以及与专用布线层相连接的第2焊盘来闭合电路。
实施方式的封装基板还可以具有:第2导体层;第2导体层上的内层的层间树脂绝缘层;和贯通最外侧的层间树脂绝缘层和内层的层间树脂绝缘层的跳孔导体。专用布线层形成在内层的层间树脂绝缘层上。专用布线层被最外侧的层间树脂绝缘层和内层的层间树脂绝缘层夹着。
实施方式的封装基板也可以具有核心基板,核心基板具有导体层。此时,内层的层间树脂绝缘层形成在核心基板上,核心基板的导体层相当于第2导体层。此外,实施方式的封装基板也可以在核心基板和内层的层间树脂绝缘层之间具有叠(build-up)层。图1示出了由1层层间树脂绝缘层和1层导体层形成叠层的例子。被核心基板上的层间树脂绝缘层50F和内层的层间树脂绝缘层150Fa夹着的导体层58FP为第2导体层。叠层包括层间树脂绝缘层和导体层,层间树脂绝缘层和导体层是交替层叠的。具有核心基板的封装基板和其制造方法例如如JP2007227512A所示。
实施方式的封装基板也可以为无核基板。无核基板包括层间树脂绝缘层和导体层,层间树脂绝缘层和导体层是交替层叠的。无核基板和其制造方法例如如JP2005236244A所示。导体层中的至少1个导体层为专用布线层。无核基板的各层间树脂绝缘层的厚度为30μm到60μm。
图1所示的封装基板10具有与JP2007227512A同样的核心基板30。核心基板30具有绝缘基板20z,该绝缘基板20z具有第1面(F)、和位于该第1面的相反侧的第2面(S)。在绝缘基板20z的第1面F上形成有导体层34F,在第2面S上形成有导体层34S。绝缘基板20z具有多个贯通孔31,在贯通孔31的内部形成有连接导体层34F和导体层34S的通孔导体36。通孔导体用的贯通孔31的形状是与JP2007227512A一样的沙漏形状。
在核心基板30的第1面F上形成有第1叠层55F。核心基板的第1面与绝缘基 板的第1面为相同的面。第1叠层55F具有:层间树脂绝缘层(上侧的层间树脂绝缘层)50F,其形成在核心基板30上;该层间树脂绝缘层50F上的第2导体层58FP;以及过孔导体60F,其贯通层间树脂绝缘层50F,用于连接第2导体层58FP和导体层34F。
第1叠层还具有:内层的层间树脂绝缘层150Fa,其形成在层间树脂绝缘层50F和第2导体层58FP上;以及第1导体层158Fa,其形成在内层的层间树脂绝缘层150Fa上。第1导体层是专用布线层。不存在仅贯通内层的层间树脂绝缘层150Fa的过孔导体。
第1叠层还具有:最上侧的层间树脂绝缘层(最外侧的层间树脂绝缘层)150Fb,其形成在内层的层间树脂绝缘层150Fa和第1导体层158Fa上;最上侧的导体层(最外侧的导体层)158Fb,其形成在最上侧的层间树脂绝缘层150Fb上;过孔导体(最上侧的过孔导体)160Fa,其贯通最上侧的层间树脂绝缘层并连接最上侧的导体层和第1导体层;以及跳孔导体160Fb,其贯通最上侧的层间树脂绝缘层和内层的层间树脂绝缘层并连接最上侧的导体层和第2导体层。最上侧的导体层包括用于搭载第1电子部件的第1焊盘76FP和用于搭载第2电子部件的第2焊盘76SP。最上侧的过孔导体具有连接第1焊盘和第1导体层的第1过孔导体(最上侧的第1过孔导体)160Faf、和连接第2焊盘和第1导体层的第2过孔导体(最上侧的第2过孔导体)160Fas。跳孔导体具有连接第1焊盘和第2导体层的第1跳孔导体160Fbf、以及连接第2焊盘和第2导体层的第2跳孔导体160Fbs。
在形成有多个专用布线层的情况下,专用布线层优选为仅形成于第1叠层。
在核心基板30的第2面S上形成有第2叠层55S。第2叠层55S包括层间树脂绝缘层和导体层,层间树脂绝缘层和导体层是交替层叠的。第1叠层和第2叠层优选为夹着核心基板而对称地形成。
在第1叠层55F上形成有具有开口71F的阻焊层70F,在第2叠层55S上形成有具有开口71S的阻焊层70S。借助第1叠层55F上的阻焊层70F的开口71F,使得第1焊盘76FP和第2焊盘76SP露出。在第1焊盘上形成有焊料凸点(第1焊料凸点)76FL,在第2焊盘上形成有焊料凸点(第2焊料凸点)76FM。优选的是,第1焊料凸点的熔点和第2焊料凸点的熔点不同。安装成品率和连接可靠性提高。此外,电子部件的更换变得容易。在借助第2叠层55S上的阻焊层70S的开口71S而露出的焊 盘76MP上,形成有用于与主板连接的焊料凸点(第3焊料凸点)76S。在焊盘76FP、76SP、76MP上形成有Ni/Au或Ni/Pd/Au等金属膜72。如图2和图10(B)所示,在IC芯片安装用的焊料凸点76FL上安装有IC芯片110L,在存储器安装用的焊料凸点76FM上安装有存储器110M。借助第2叠层上形成的焊料凸点76S,将封装基板10搭载于主板。优选的是,第1焊料凸点的熔点、第2焊料凸点的熔点和第3焊料凸点的熔点分别不同。安装成品率和连接可靠性较高。
图11是示出专用布线层(第1导体层)158Fa的一部分的俯视图。在图中描绘成圆形的导体为焊盘。在左侧描绘出的焊盘为第1过孔导体焊盘158Fai,在右侧描绘出的焊盘为第2过孔导体焊盘158Fam。在第1过孔导体焊盘上形成有第1过孔导体160Faf,在第2过孔导体焊盘上形成有第2过孔导体160Fas。第1导体电路具有第1过孔导体焊盘158Fai、第2过孔导体焊盘158Fam、和用于连接第1过孔导体焊盘158Fai与第2过孔导体焊盘158Fam的连接布线158Fal。在第1实施方式的封装基板中,逻辑芯片等第1电子部件与存储芯片等第2电子部件之间的所有数据传送都是经由第1导体层进行的。
第1导体电路158Fa被最上侧的导体层中包含的平面(plain)层158FbP和第2导体层中包含的平面层580FP夹着并形成有带状线。第1导体电路的传送特性得到了改善。
内层的层间树脂绝缘层的厚度和除此以外的层间树脂绝缘层的厚度不同。在层间树脂绝缘层中,内层的层间树脂绝缘层以外的层间树脂绝缘层的厚度相等。层间树脂绝缘层的厚度等于相邻的导体层间的距离。在图1中,最外侧的层间树脂绝缘层150Fb的厚度t1与上侧的层间树脂绝缘层50F的厚度t3相等。内层的层间树脂绝缘层以外的层间树脂绝缘层的厚度t1、t3是15μm到40μm。内层的层间树脂绝缘层的厚度t2是7.5μm到20μm。内层的层间树脂绝缘层的厚度t2是除此以外的层间树脂绝缘层的厚度t1、t3的1/2到1/3。形成有微细的跳孔导体。借助跳孔导体,使第1导体层的形成区域不易变小。从而封装基板变小。例如,内层的层间树脂绝缘层150Fa的厚度t2为13μm,内层的层间树脂绝缘层以外的层间树脂绝缘层的厚度为35μm。
在第1实施方式的封装基板中,在最外侧的层间树脂绝缘层150Fb的正下方形成有专用布线层,因此电子部件之间的布线距离变短。能够使电子部件之间的信号传送速度提高。由于实施方式的封装基板具有专用布线层,因此各信号线的电气特性是近 似的。使得以字节为单位的信号的传送时间均一化。即使传送速度较快,也能恰当地传送信号。即使信息量增加,处理也不会变慢。
实施方式的封装基板不具有仅贯通内层的层间树脂绝缘层的过孔导体。实施方式的封装基板具有跳孔导体,该跳孔导体贯通内层的层间树脂绝缘层和内层的层间树脂绝缘层上的层间树脂绝缘层。封装基板的尺寸变小。使得以字节为单位的信号的传送时间均一化。即使传送速度较快,也能恰当地传送信号。即使信息量增加,处理也不会变慢。
[第1实施方式的封装基板的制造方法]
第1实施方式的封装基板10的制造方法如图3~图9所示。
(1)准备起始基板20,起始基板20具有第1面F、和位于第1面的相反侧的第2面S。起始基板优选为双面敷铜层叠板。双面敷铜层叠板由具有第1面F和位于该第1面的相反侧的第2面S的绝缘基板20z、以及层叠在其两面的金属箔22、22构成(图3(A))。第1实施方式的起始基板是双面敷铜层叠板。在铜箔22的表面实施黑化处理。
绝缘基板20z由树脂和加强材料形成,作为其加强材料例如可以列举出玻璃织物(glasscross)、芳族聚酸胺纤维、玻璃纤维等。作为树脂,可以列举出环氧树脂、BT(双马来酰亚胺三嗪)树脂等。
(2)对双面敷铜层叠板进行加工来完成核心基板30,该核心基板30具备:由金属箔22、化学镀膜24和电镀膜26构成的上侧的导体层34F和下侧的导体层34S;以及形成于贯通孔31的通孔导体36(图3(B))。核心基板30的第1面与绝缘基板20z的第1面是相同的面,核心基板30的第2面与绝缘基板20z的第2面是相同的面。核心基板30例如通过US7786390中公开的方法来制造。
(3)在核心基板30的第1面F上形成上侧的层间树脂绝缘层50F。在核心基板的第2面S上形成下侧的层间树脂绝缘层50S(图3(C))。层间树脂绝缘层包括硅等无机粒子和环氧树脂等热硬化性树脂。层间树脂绝缘层还可以包括玻璃织物等加强材料。层间树脂绝缘层50F、50S的厚度为约35μm。
(4)接着,利用CO2气体激光,分别在层间树脂绝缘层50F、50S上形成过孔导体用的开口51F、51S(图4(A))。
(5)在层间树脂绝缘层50F、50S上和开口51F、51S的内壁上形成铜化学镀膜 52、52(图4(B))。
(6)在铜化学镀膜52上形成镀覆阻挡部54(图4(C))。
(7)在从镀覆阻挡部54露出的铜化学镀膜52上,形成铜电镀膜56。此时,开口51F、51S被电镀膜56填充。形成过孔导体60F、60S(图4(D))。
(8)去除镀覆阻挡部54。去除从电镀膜56露出的化学镀膜52。在层间树脂绝缘层50F上形成第2导体层(上侧的第2导体层)58FP。在层间树脂绝缘层50S上形成第2导体层(下侧的第2导体层)58S(图5(A))。
(9)准备具有第1面和位于第1面的相反侧的第2面的、B阶段的树脂膜。在树脂膜的第1面上,通过溅镀形成种子层151。种子层由铜等形成。种子层(溅镀膜)的厚度为0.05μm到0.3μm。带有种子层的树脂膜以树脂膜的第2面与上侧的层间树脂绝缘层50F对置的方式层叠在上侧的第2导体层58FP和上侧的层间树脂绝缘层50F上。其后,通过使树脂膜硬化,在上侧的第2导体层58FP和上侧的层间树脂绝缘层50F上形成内层的层间树脂绝缘层(上侧的内层的层间树脂绝缘层)150Fa。在实施方式中,上侧的内层的层间树脂绝缘层是带有种子层的层间树脂绝缘层。
实施方式的封装基板不具有仅贯通内层的层间树脂绝缘层的过孔导体。因此,能够在层叠前在树脂膜上形成种子层。由于在层叠前通过溅镀形成种子层,因此,种子层的厚度薄且均匀。
但是,也可以在形成内层的层间树脂后,在内层的层间树脂绝缘层上形成种子层。实施方式的封装基板不具有仅贯通内层的层间树脂绝缘层的过孔导体。因此,即使在层叠后形成种子层,由于不需要在过孔导体用的开口的内壁形成种子层,因此,种子层的厚度薄且均匀。
同样地,在下侧的第2导体层58S和下侧的层间树脂绝缘层50S上形成内层的层间树脂绝缘层(下侧的内层的层间树脂绝缘层)150Sa(图5(B))。在实施方式中,下侧的内层的层间树脂绝缘层是带有种子层的层间树脂绝缘层。
内层的层间树脂绝缘层150Fa、150Sa的厚度是层间树脂绝缘层50F、50S的厚度的约1/2,是17μm。
(10)去除形成在内层的层间树脂绝缘层上的种子层的一部分。由此,将形成在第2导体层上的对准标记ALM上的种子层去除(图5(C))。此时,形成后述的对准标记ALM2的区域的种子层也被去除。以形成在第2导体层上的对准标记为基准, 在内层的层间树脂绝缘层上形成对准标记ALM2(图6(A))。在图6(B)中描绘出对准标记ALM2的例子。标绘有斜线的部分是内层的层间树脂绝缘层的上表面。并且,什么都没有标绘的部分为槽。由内层的层间树脂绝缘层和形成在内层的层间树脂绝缘层上的槽来形成对准标记。例如,该对准标记是形成在内层的层间树脂上的环状的槽,是由激光形成的。
(11)在种子层151上,以对准标记ALM2为基准形成镀覆阻挡部153a(图7(A))。下侧的内层的层间树脂绝缘层上的镀覆阻挡部153a形成在整个面上。
(12)在从镀覆阻挡部153a露出的种子层151上形成铜电镀层156(图7(B))。
(13)去除镀覆阻挡部153a(图7(C))。去除从铜电镀层156露出的种子层151,将由种子层151和种子层上的铜电镀层156构成的第1导体层(上侧的第1导体层)158Fa形成在上侧的内层的层间树脂绝缘层150Fa上(图8(A))。该第1导体层158Fa的一部分如图11所示。图11为俯视图。第1导体层中包含的第1导体电路的L/S(线宽/间隔)例如为5/5μm。还同时形成第1过孔导体焊盘158Fai和第2过孔导体焊盘158Fam。第1导体层具有与这些过孔导体焊盘同时形成的第1对准标记。第1对准标记未进行图示。
在用于形成下侧的内层的层间树脂绝缘层的树脂膜为带有种子层的树脂膜的情况下,将种子层去除。由于种子层被完全去除,因此,第2叠层内的内层的层间树脂绝缘层优选为由不具有种子层的树脂膜形成。在下侧的内层的层间树脂绝缘层上不形成导体层。
(14)在上侧的内层的层间树脂绝缘层和上侧的第1导体层(专用布线层)上形成最外侧的层间树脂绝缘层(上侧的最外侧的层间树脂绝缘层)150Fb。在下侧的内层的层间树脂绝缘层上形成最外侧的层间树脂绝缘层(下侧的最外侧的层间树脂绝缘层)150Sb(图8(B))。层间树脂绝缘层150Fb、150Sb的厚度与层间树脂绝缘层50F、50S的厚度相同。
(15)以第1对准标记为基准,通过激光来形成第1开口151Fa和第2开口151Fb,其中,第1开口151Fa贯通上侧的最外侧的层间树脂绝缘层150Fb并到达第1导体层158Fa,第2开口151Fb贯通上侧的最外侧的层间树脂绝缘层150Fb和上侧的内层的层间树脂绝缘层150Fa并到达上侧的第2导体层58FP。
形成开口151S,该开口151S贯通下侧的最外侧的层间树脂绝缘层150Sb和下侧 的内层的层间树脂绝缘层150Sa并到达下侧的第2导体层58S(图8(C))。
(16)通过公知的半加成法在过孔导体形成用的开口151Fa、151Fb、151S中形成过孔导体160Fa、160Fb、160S。并且,形成最外侧的导体层158Fb、158S(图9(A))。过孔导体160Fb、160S是跳孔导体,其贯通最外侧的层间树脂绝缘层和内层的层间树脂绝缘层这两个层并连接最外侧的导体层和第2导体层。最外侧的导体层和第2导体层具有夹着第1导体电路的平面层。最外侧的导体层和第1导体层通过过孔导体160Fa相连接。
上侧的最外侧的导体层包括第1焊盘组和第2焊盘组。第2焊盘组中存在有第1组、第2组、第3组和第4组,如图10所示,第2焊盘组围着第1焊盘组。各第2焊盘组形成在第1焊盘组的各边的外侧。
(17)在第1叠层上形成具有开口71F的上侧的阻焊层70F,在第2叠层上形成具有开口71S的下侧的阻焊层70S(图9(B))。第1焊盘76FP和第2焊盘76SP的上表面从第1阻焊层70F的开口71F露出。另一方面,从第2阻焊层70S的开口71S露出的导体层和过孔连接盘的上表面作为用于与主板相连接的焊盘76MP发挥功能。
(18)在焊盘76FP、76SP、76MP上形成镍镀层,进而在镍镀层上形成金镀层(图9(C))。也可以形成镍-钯-金层或OSP膜来代替镍-金层。
(19)在焊盘76FP、76SP、76MP上搭载焊球,通过回流焊来形成焊料凸点76FM、76FL、76S。封装基板10完成(图1)。
(20)在第1焊盘上的焊料凸点76FL上安装逻辑系统的IC芯片110L,在第2焊盘上的焊料凸点76FM上安装存储器110M(图2、图10(B))。然后,在封装基板、IC芯片110L和存储器110M之间填充底部填充料114(图2)。
在第1实施方式的封装基板的制造方法中,第1导体层158Fa是利用带有种子层的树脂膜的种子层形成的。由于是在单体的膜上形成种子层,因此能够减小种子层的厚度和种子层的厚度的偏差。此外,能够通过溅镀来形成种子层。由于第1导体层是用于传送数据的专用布线层,因此能够使第1导体层的厚度变薄。由于种子层的厚度较薄,因此在形成导体电路时,能够以较少的蚀刻量去除种子层。因此,能够在第1导体层上形成微细的导体电路。例如,第1导体层具有L/S为8μm/8μm以下的、微细的信号线。
在第1实施方式中,由于在下侧的内层的层间树脂绝缘层上不存在导体层,因此也可以不具有下侧的内层的层间树脂绝缘层。此时,为了减小封装基板的翘曲,第2叠层中包含的1个层间树脂绝缘层的厚度优选比除此以外的层间树脂绝缘层的厚度厚。该层间树脂绝缘层的厚度是将上侧的内层的层间树脂绝缘层的厚度与上侧的内层的层间树脂绝缘层以外的层间树脂绝缘层的厚度相加得到的厚度。
[第2实施方式]
图15示出了第2实施方式的封装基板。第2实施方式具有多个专用布线层。
在第2实施方式中,在下侧的内层的层间树脂绝缘层上形成有第2专用布线层158Sa。这样,根据实施方式,能够使专用布线层形成在不同的层。在第2实施方式中,第2专用布线层形成于第2叠层,但第2专用布线层也可以形成于第1叠层。由于第1叠层靠近电子部件,因此第2专用布线层优选形成于第1叠层。
[第3实施方式]
第3实施方式的封装基板如图12所示。在第3实施方式中,第2叠层不具有内层的层间树脂绝缘层。第2叠层的最外侧的层间树脂绝缘层150Sb是在形成第1叠层的最外侧的层间树脂绝缘层150Fa时同时形成的。层间树脂绝缘层150Sb的厚度是将层间树脂绝缘层150Fa的厚度与层间树脂绝缘层150Fb的厚度相加得到的厚度。
[第4实施方式]
图13示出了无核基板的例子。例如,通过JP2005236244A所公示的方法进行制造。
在图13中示出了Z轴。“+”表示上方,“-”表示下方。安装面在图13中是上方的面。
无核基板也能够具有第2专用布线层。
图13所示的无核基板包括交替层叠的多个层间树脂绝缘层和多个导体层。并且,在多个层间树脂绝缘层中,至少1个层间树脂绝缘层是专用布线层用的层间树脂绝缘层(专用的层间树脂绝缘层)。在专用的层间树脂绝缘层上形成有专用布线层。此外,在多个导体层中,至少1个导体层是专用布线层,专用布线层形成在专用的层间树脂绝缘层上。如图13(A)所示,在用于搭载电子部件的焊盘760FP、760SP埋在最外侧的层间树脂绝缘层的情况下,无核基板是通过在焊盘上交替层叠层间树脂绝缘层和导体层来制造的。因此,能够将最外侧的层间树脂绝缘层(最上侧的层间树脂绝缘层)1500Fa用作专用的层间树脂绝缘层。此时,最上侧的层间树脂绝缘层具有第1面F、 和位于第1面的相反侧的第2面S。在最上侧的层间树脂绝缘层(专用的层间树脂绝缘层)的第1面上形成有包括多个第1焊盘760FP的第1焊盘组、和包括多个第2焊盘760SP的第2焊盘组,在最上侧的层间树脂绝缘层的第2面上形成有专用布线层1580Fa。并且,在专用的层间树脂绝缘层的第2面和专用布线层上形成有第2层间树脂绝缘层1500Fb,该第2层间树脂绝缘层1500Fb具有第1面FF、和位于第1面的相反侧的第2面SS。利用专用的层间树脂绝缘层1500Fa的第2面S和第2层间树脂绝缘层的第1面FF来夹着专用布线层。在第2层间树脂绝缘层的第2面上形成有第2导体层1580Fb。与专用布线层相连的焊盘经由贯通专用的层间树脂绝缘层的过孔导体1600Fa与专用布线层相连接。与第1实施方式一样,过孔导体1600Fa具有与第1焊盘相连的过孔导体1600Faf、和与第2焊盘相连的过孔导体1600Fas。与第2导体层相连的焊盘利用跳孔导体1600Fb来连接,该跳孔导体1600Fb贯通专用的层间树脂绝缘层1500Fa和第2层间树脂绝缘层1500Fb这两个层。图13(A)所示的第2导体层1580Fb相当于第1实施方式的第2导体层58FP。图13(A)所示的专用布线层1580Fa相当于第1实施方式的第1导体层158Fa。
图13(B)所示的无核基板是从图1所示的第1实施方式的封装基板中去除了绝缘基板20z、核心基板的下侧的导体层34S、第2叠层55S、下侧的阻焊层70S、金属膜72和焊料凸点76FL、76FM、76S而得到的。并且,如图13(B)所示,在上侧的层间树脂绝缘层50F的下表面埋有核心基板的上侧的导体层34F。导体层34F是包括用于与主板等其它基板相连接的焊盘的导体层。图13(B)所示的导体层34F也可以仅由用于与主板等其它基板相连接的焊盘形成。在第4实施方式的无核基板中,图13(B)所示的无核基板的层间树脂绝缘层50F相当于最下侧的层间树脂绝缘层。并且,在最下侧的层间树脂绝缘层上形成的导体层58FP为第2导体层。在最下侧的层间树脂绝缘层和第2导体层上形成的层间树脂绝缘层150Fa是内层的层间树脂绝缘层,在内层的层间树脂绝缘层上形成的导体层158Fa是专用布线层。在内层的层间树脂绝缘层和专用布线层上形成的层间树脂绝缘层150Fb是最上侧的层间树脂绝缘层。在最上侧的层间树脂绝缘层上形成的导体层158Fb是最外侧的导体层。与第1实施方式一样,最外侧的导体层包括第1焊盘组和第2焊盘组,其中,第1焊盘组包括第1焊盘,第2焊盘组包括第2焊盘。此外,与第1实施方式一样,图13(A)、(B)、(C)所示的无核基板具有第1过孔导体160Faf、1600Faf、第2过孔导体160Fas、1600Fas 和跳孔导体160Fb、1600Fb。
如图13(C)所示那样,图13(A)所示的无核基板能够在专用的层间树脂绝缘层1500Fa和用于搭载电子部件的焊盘760FP、760SP之间具有另一层间树脂绝缘层1500Fc和另一导体层1580Fc。
在各实施方式中,在将多个第2电子部件搭载于封装基板时,所有第2电子部件可以为相同的电子部件,也可以在多个第2电子部件中,有几个电子部件是不同的电子部件。第1电子部件和第2电子部件也可以为相同的电子部件。
Claims (7)
1.一种封装基板,其具有:
最外侧的层间树脂绝缘层,其具有第1面和位于所述第1面的相反侧的第2面;
最外侧的导体层,其形成于所述最外侧的层间树脂绝缘层的所述第1面,所述最外侧的导体层包括第1焊盘组和第2焊盘组,所述第1焊盘组由用于搭载第1电子部件的多个第1焊盘形成,所述第2焊盘组由用于搭载第2电子部件的多个第2焊盘形成;
第1导体层,其形成在所述最外侧的层间树脂绝缘层的所述第2面的下方,包括多个第1导体电路;
第1过孔导体,其贯通所述最外侧的层间树脂绝缘层并连接所述第1导体层和所述第1焊盘;以及
第2过孔导体,其贯通所述最外侧的层间树脂绝缘层并连接所述第1导体层和所述第2焊盘,其中,
所述第1导体层中的所有所述第1导体电路都将所述第1焊盘组中的1个所述第1焊盘和所述第2焊盘组中的1个所述第2焊盘相连接,
其中,所述封装基板还具有:内层的层间树脂绝缘层,其形成在所述最外侧的层间树脂绝缘层的所述第2面和所述第1导体层的下方;第2导体层,其形成在所述内层的层间树脂绝缘层的下方;以及跳孔导体,其贯通所述最外侧的层间树脂绝缘层和所述内层的层间树脂绝缘层这两个层并连接所述最外侧的导体层和所述第2导体层。
2.根据权利要求1所述的封装基板,其中,所述第1导体层不具有所述第1导体电路以外的导体电路,所述第1导体层是用于所述第1电子部件和所述第2电子部件之间的数据传送的专用布线层。
3.根据权利要求1所述的封装基板,其中,所述封装基板不具有仅贯通所述内层的层间树脂绝缘层的过孔导体。
4.根据权利要求1所述的封装基板,其中,所述最外侧的层间树脂绝缘层的厚度是所述内层的层间树脂绝缘层的厚度的2倍以上。
5.根据权利要求1所述的封装基板,其中,在所述最外侧的导体层、所述第1导体电路和所述第2导体层中形成带状线。
6.根据权利要求1所述的封装基板,其中,所述第1电子部件为逻辑IC,所述第2电子部件为存储器。
7.一种封装基板的制造方法,其包括以下步骤:
准备带有种子层的树脂膜;
通过使所述树脂膜硬化来形成内层的层间树脂绝缘层,所述内层的层间树脂绝缘层具有第1面和位于所述第1面的相反侧的第2面,并具有形成在所述第1面上的所述种子层;
利用所述种子层,通过半加成法在所述内层的层间树脂绝缘层的所述第1面上形成用于电子部件之间的数据传送的专用布线层,所述专用布线层是第1导体层;
在所述专用布线层和所述内层的层间树脂绝缘层的所述第1面上形成最外侧的层间树脂绝缘层;
在所述内层的层间树脂绝缘层的所述第2面下方形成第2导体层;
在所述最外侧的层间树脂绝缘层上形成最外侧的导体层,所述最外侧的导体层包括用于搭载第1电子部件的第1焊盘、和用于搭载第2电子部件的第2焊盘;
形成第1过孔导体,所述第1过孔导体贯通所述最外侧的层间树脂绝缘层并连接所述第1焊盘和所述专用布线层;
形成第2过孔导体,所述第2过孔导体贯通所述最外侧的层间树脂绝缘层并连接所述第2焊盘和所述专用布线层;以及
形成跳孔导体,所述跳孔导体贯通所述最外侧的层间树脂绝缘层和所述内层的层间树脂绝缘层这两个层并连接所述最外侧的导体层和所述第2导体层,其中,
所述专用布线层包括进行所述第1电子部件和所述第2电子部件之间的数据传送的信号线。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1825585A (zh) * | 2005-02-25 | 2006-08-30 | 株式会社瑞萨科技 | 半导体装置 |
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Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5010641A (en) * | 1989-06-30 | 1991-04-30 | Unisys Corp. | Method of making multilayer printed circuit board |
US5360767A (en) * | 1993-04-12 | 1994-11-01 | International Business Machines Corporation | Method for assigning pins to connection points |
US5635761A (en) * | 1994-12-14 | 1997-06-03 | International Business Machines, Inc. | Internal resistor termination in multi-chip module environments |
US6101710A (en) * | 1994-12-14 | 2000-08-15 | International Business Machines Corporation | Method for facilitating engineering changes in a multiple level circuit package |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1825585A (zh) * | 2005-02-25 | 2006-08-30 | 株式会社瑞萨科技 | 半导体装置 |
CN102647854A (zh) * | 2011-02-18 | 2012-08-22 | 揖斐电株式会社 | 电感元件、内置有该元件的印刷电路板及电感元件的制造方法 |
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