TWI425604B - 半導體裝置 - Google Patents
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Description
本發明係關於半導體裝置，特別是關於將晶片高密度構裝之半導體裝置。
先前，半導體裝置，隨著摩爾定律，享受藉由高積體化之低成本化、高速化、低耗電化、高可靠度化之益處。但是，設計規則到了比180奈米更細微，則如稱之為SOC(system on chip：晶片系統)，可於晶片機體之系統規模變的非常的大。
然後，為了進一步高積體化，而出現將DRAM或快閃等大規模記憶體電路或RF等高速類比電路同時積體之需要。
但是，為將該等單晶片化晶圓製程成非常的複雜，對所搭載之邏輯、記憶、類比等各功能製程之最佳化變的困難。會產生漏電的增加、基板雜訊等問題。
又，記憶胞．邏輯胞等雖可得到細微化的益處，但由於介面電路．類比電路．高耐壓電路等難以細微化，故會產生晶片內之佔有面積之不均衡。再者，包含掩模費之開發費用以及開發期間將顯著地增大。此由最終產品在市場的產品壽命之短命化思考亦係致命的。
如此思考下去，特別是設計規則在90奈米以後的晶圓製程，將系統SOC化，係追求非常高性能的同時，只能限於可大量生產之系統。為了迴避如此之問題，將複數半導體積體電路晶片或異種晶片收納於1個封裝，以迴避上述問題之SIP(system in package：系統級封裝)之方法逐漸擴大。藉由該方法，亦可與其他公司的晶片混載，或將光、機械等異種晶片混載等進行多功能化。
如此之先前之SIP技術，揭示於例如專利文獻1或專利文獻2。該先前之SIP技術，係例如將2個相異半導體積體電路晶片重疊黏貼於導線架上堆疊配置。即，SIP係半導體晶片黏貼於導線架上，半導體晶片黏貼於晶片。然後，該SIP由晶片之焊墊，向導線架以焊線接合。又，SIP由焊墊向導線以焊線接合。藉此可做高密度的半導體積體電路之構裝。
另外，作為其他的先前技術，有如CSP(chip size package ：晶片尺寸封裝)或覆晶片，於半導體積體電路晶片上，施以追加佈線之後，形成銲錫、金或銅之凸塊與基板壓接，可做高密度的半導體積體電路之構裝之方法。
[專利文獻1]特開2004－134715號公報[專利文獻2]特開2003－007960號公報
但是，先前技術，僅使用焊線接合時，為與外部連接之內部匯流排，亦使用焊線。結果，於內部匯流排，附加大的寄生電感及電容，非常難以使用於高速用途。又，如CSP或覆晶片，於半導體晶片上，施以追加佈線後形成凸塊之情形，由於對各個晶片產生追加工序而成本上升。
因此，本發明係為解決上述先前之問題點而完成者，其目的係提供一種半導體裝置，其係將複數晶片之構裝，以比SIP之各種先前方法，更高速．高密度且以低成本實現者。
為達成上述目的，本發明之半導體裝置，具備：佈線晶片，其具有：並排排列之複數佈線，及一對第1連接墊群，彼等包含分別連接於上述佈線之一端側及另一端側之複數墊佈線佈線；第1半導體晶片，其具有：第2連接墊群，其包含沿著一邊排列之複數墊；第2半導體晶片，其具有：第3連接墊群，其包含沿著一邊排列的複數墊，設置上述第1半導體晶片之上述第2連接墊群之一邊與設置上述第2半導體晶片之上述第3連接墊群之一邊相對，一方的上述第1連接墊群與上述第2連接墊群連接，且另一方的上述第1連接墊群與上述第3連接墊群連接，將上述第1半導體晶片與上述第2半導體晶片構裝於其上述佈線晶片上。
於本發明之半導體裝置，於佈線晶片上構裝第1及第2半導體晶片時，連接墊群互相之配置位置呈最短距離。對應此，可使設於佈線晶片之佈線較短。因此，可於佈線晶片上高密度構裝第1及第2半導體晶片，並且由於其佈線距離亦縮短故可實現高速化。
然後，佈線晶片，與構裝之半導體晶片相較，可使用非長穩定的製造步驟。又，佈線晶片，由於可僅以設置構裝半導體晶片之連接墊及佈線層所構成，可實現高良率。結果，可抑制佈線晶片之成本之增加。
又，若佈線晶片之成本可以降低，亦可於佈線晶片上形成電阻．電容等被動元件。
於本發明，將上述第1半導體晶片及上述第2半導體晶片之至少一邊，於佈線晶片上經由凸塊以覆晶構裝。以經由凸塊接合(連接)各連接凸塊，將各半導體晶片於佈線晶片上覆晶構裝，與以焊線連接之情形相比，例如，可使電感呈10分之1左右可實現內部信號相互之高速介面。
凸塊，係預先於任一或雙方之連接電群之各個墊上形成，惟特別是預先形成於佈線晶片之第1連接墊群之各個墊為佳。藉此，可將凸塊批次地形成多晶片份，因此可降低形成凸塊之成本，無須對構裝之半導體晶片形成追加佈線或凸塊可直接使用現有的半導體晶片。
凸塊，以包含Au之金屬構成為佳。藉此，可圖謀各連接墊之良好的連接。
於本發明，第1連接墊群，可以2000個~5000個連接墊構成。又，於本發明，可使第1~3之連接墊群之排列間距為20 μ~60 μm。該等墊數及排列間距，可因應半導體晶片之種類適當設定。
於本發明，將構成佈線晶片、第1半導體晶片、及第2半導體晶片之半導體基板，以同一材料，特別以矽基板為佳。藉由使構成各晶片之基板為同一材料，特別是矽基板，可確保對熱或伸縮等高的物理強度，及高可靠度。
於本發明，第1半導體晶片係記憶裝置晶片，其具有記憶機構，該記憶機構係將信號以各特定位元平行地輸出輸入者；上述第2半導體晶片係特有用途用邏輯電路晶片，其係與上述記憶裝置將信號以各特定位元平行地輸出輸入者。藉此，圖謀記憶裝置晶片與特有用途用邏輯電路之高密度構裝，且可實現信號輸出輸入之高速化。
於本發明，佈線晶片具有複數供給第1半導體晶片及第2半導體晶片特定電源電壓之電源線為佳。藉此，防止電位降以圖謀強化電源。
於本發明，於佈線晶片之佈線間，具有防止串音之導線為佳。藉此，即使很密地設置佈線，可防止串音，且可圖謀半導體晶片間之良好的信號輸出輸入。
於本發明，可另外具有測試用墊。藉此，即使高密度排列第1~3連接墊，可進行各晶片之檢查。又，於上述記憶裝置具有測試用墊，則將該測試用墊使用於記憶裝置晶片之晶圓測試時，可於晶圓測試時，對測試用墊輸出輸入測試信號測定記憶裝置晶片。
於本發明，可於上述第1半導體晶片之未設置上述第2連接墊群之區域設置由複數墊所成之第1電源用墊群，將上述第2連接墊群及上述第1電源用墊群之位於離上述第1半導體晶片之最外周最近之所有墊作為與上述第1連接墊群呈電性非連接之虛設墊，於上述第2半導體晶片之未設置上述第3連接墊群之區域設置由複數墊所成之第2電源用墊群，將上述第3連接墊群及上述第2電源用墊群之位於上述第2半導體晶片之最外周最近之所有墊作為與上述第1連接墊群呈電性非連接之虛設墊。藉由將相鄰墊(或凸塊)間容易短路之位於半導體晶片之最外周最近之墊全部作為虛設墊，可確實地防止晶片間之接觸不良。
於本發明，可將上述第1半導體晶片之第2連接墊群之各墊與上述第2半導體晶片之第3連接墊群之各墊，經由上述佈線連接，使排列於上述佈線晶片之上述複數之佈線之佈線長度全部相同。藉此使所有連接第1半導體晶片之連接墊與第2半導體晶片之連接墊之佈線電阻相同。
根據本發明之半導體裝置，可提供一種半導體裝置，其係將複數晶片之構裝以高速．高密度且低成本實現者。
其次，說明可使用本發明之實施形態。以下說明，係說明本發明之實施形態者，本發明並非限定於以下實施形態者。為使說明明確化，以下的記載及圖面，適當的做了省略及簡化。又，只要是該當業者，可容易地將以下之實施形態之各要素，於本發明之範圍變更、追加、變換。再者，於各圖，付以同一符號者係表示同一構成要素，適當省略說明。
關於本實施形態之半導體裝置100，如圖1A及圖1B所示，於佈線晶片102之同一主表面上，覆晶構裝記憶裝置晶片103及特有用途晶片(Application Speific Chip：以下簡稱為ASIC)104。再者，以下以沿著記憶裝置晶片103與ASIC104相對之一邊之方向為Y方向，對該Y方向正交方向為X方向說明。
佈線晶片102，於矽基板之一主表面上並排配置形成複數金屬佈線(例如鋁線或銅線等)(參見圖2)。然後，於各金屬佈線之一端側及另一端側，各個連接記憶裝置晶片103構裝用連接墊106，及ASIC104構裝用連接墊108，而成群。該等連接墊106、108，沿著記憶裝置晶片103之構裝區域與ASIC104之構裝區域相對之一邊配置。
配置晶片102之連接墊106、108，如圖2所示，於各個Y方向以等間隔配置，該等於X方向具有複數列(例如4列)成群，該相鄰之列之墊互相於Y方向偏移1/2間距呈鋸齒狀排列。再者，著眼於墊之Y方向之一列，則連接墊106、108之一個，排列於正三角形之頂點。然後，該正三角形之剩下的兩個頂點，係以排列於著眼之Y方向之一列之隔壁列之墊所構成。因此，佈線晶片102之Y方向之配置間距，相當於正三角形之垂線之長度。
具體而言，例如，佈線晶片102之連接墊106、108，如圖2所示，於各個佈線晶片102之X方向，以大致a μm之排列間距排列複數行(於本實施形態為例如4行)。於本實施形態，該排列間距例如為20 μm。
另一方面，佈線晶片102之X方向之排列間距為a μm，則佈線晶片102之Y方向之排列間距b1，成b1＝((a*√3)/2)μm。因此，例如a＝20 μm，則佈線晶片102之Y方向之佈線間距b1為，b1＝((20*√3)/2)＝17.3 μm。
該等佈線晶片102之連接墊106、108之佈線間距，可因應構裝之晶片適當設定。例如，於本實施形態，記憶裝置晶片103需要256M位元之多媒體記憶體(2個)及ASIC104之帶寬最低256位元×2＝512位元，為構裝此連接墊106、108之X方向之排列間距需要20 μm。不限於此，可於例如20μm~60μm之範圍適當設定。
又，佈線晶片102之連接墊106、108之數，亦因應構裝置晶片適當設定。例如，於本實施形態，記憶裝置晶片103，為搭載兩個256M位元之多媒體記憶體及ASIC104，設置約2000個。不限於此，可因應構裝之半導體晶片可於例如2000個~5000個之範圍適當設定。
記憶裝置晶片103，係於矽基板上藉由半導體製程形成者，於本實施形態，如圖3所示，搭載兩個例如其記憶容量為256M位元之多媒體記憶體103－1、103－2。再者，作為記憶裝置103之記憶容量，不線於此，亦可為256M位元(以2個512M位元)以上。
又，記憶裝置晶片，亦不限於此，亦可使用通用的動態隨機存取記憶體(DRAM)。同樣地，記憶晶片103，亦可使用靜態隨機存取記憶體(SRAM)、非揮發性記憶裝置等。
記憶裝置晶片103，如圖2所示，其連接墊110與佈線晶片102之墊開口部(連接墊106)相對地配置。即，連接墊110，係沿著與記憶裝晶片103構裝於佈線晶片102上時與ASIC相對之晶片之一邊配置(參見圖3)。
記憶裝置晶片103之連接墊110，與佈線晶片102之連接墊106、108同樣地鋸齒狀排列成群。
於記憶裝置晶片103，另於連接墊110，設有測試用墊112(參見圖3)，構成為即使很密地配置連接墊110，仍可實施記憶裝置晶片103之檢查。特別是，製造記憶裝置晶片103時，由測試用墊112輸出輸入測試信號測定記憶裝置晶片103。但是，做該記憶裝置晶片103之晶圓檢查時，連接墊110之尺寸(排列間距)小為例如20 μm，則難以使檢驗用探針接觸。因此，為於記憶裝置晶片103之晶圓檢查時，可使檢驗探針接觸，於記憶裝置晶片103設測試用墊112。再者，記憶裝置晶片103以外，佈線晶片102或ASIC104，亦可設置測試用墊112。
記憶裝置晶片103，佈線晶片102與其墊開口部互相相地配置，連接墊相互以凸塊114物理連接，且電性連接，於佈線晶片102上覆晶構裝。
ASIC104，係於矽基板上藉由半導體製程形成者，例如，採用包含通用CPU之邏輯電路。於本實施形態，由於作為記憶裝置晶片103，搭載兩個記憶容量為256M位元之多媒體記憶體103－1、103－2，故ASIC104之帶寬為512位元。當然，因應記憶裝置晶片103之記憶容量可為其以上。
又，ASIC104，並非限定於此，例如，可使用包含將類比信號轉換為數位信號之A/D轉換器之通用類比電路。同樣地，ASIC104，亦可使用例如，驅動ASIC104之輸出輸入信號之輸出輸入電路，或，包含驅動半導體裝置100之輸出輸入信號之輸出輸入電路。
ASIC140，使其連接墊116與佈線晶片102之墊開口部(連接墊108)相對地配置。即，如圖2所示，連接墊116，沿著ASIC104構裝於佈線晶片102上時與記憶裝置晶片103相對之晶片之一邊配置。
ASIC104之連接墊116，與佈線晶片102之連接墊108同樣地鋸齒排列而成群。
ASIC104，使佈線晶片102與其墊開口部互相相對地配置，連接墊相互以凸塊114物理連接，且墊性連接，於佈線晶片102上覆晶構裝。
即，關於本實施形態之半導體裝置100，使設置記憶裝置103之連接墊110之一邊，與設置ASIC104之連接墊116之一邊相對地，於佈線晶片102上構裝記憶裝置晶片103及ASIC104。然後，記憶裝置晶片103與ASIC104，經由各連接墊及佈線晶片102之金屬佈線電性且物理連接。再者，ASIC104，由於電性連接兩個256M位元之多媒體記億體103－1、103－2作為記憶裝置晶片，故以每512位元平行地進行信號之輸出輸入。
於此，記憶裝置晶片103與ASIC104，例如，如圖4所示，分別經由匯流排驅動氣132及匯流排偵測器134連接匯流排，平行地進行信號之存取。於，記憶裝置晶片103及ASIC104，分別設有對應各連接墊110及各接觸墊116之匯流排驅動氣132及匯流排偵測器134，藉由於記錄裝置103連接連接墊110及ASIC104之連接墊116，圖謀上述匯流排連接。
又，物理且電性連接各連接墊之凸塊114，採用微凸塊，可以例如，金凸塊、銲錫凸塊等構成。使用包含Au所構成之金凸塊，則可圖謀良好的接合。
凸塊114，係預先於半導體晶片之連接墊、佈線晶片之連接墊之任一或雙方形成，惟預先形成於佈線晶片之連接墊可則可一口氣形成構裝之半導體晶片份之點而可圖謀低成本化，並且作為半導體晶片，無須形成追加佈線或凸塊可使用現存者。各晶片由於經由凸塊114連接，與以焊線連接相比，例如，可使電感呈10分之1左右可實現內部信號相互之高速介面。
關於本實施形態之半導體裝置100，於佈線晶片102上各半導體晶片電性連接構裝，惟具體而言，如圖2所示，配置於ASIC104之金屬佈線118連接於連接墊116。連接墊116，經由設於佈線晶片102之連接墊108與凸塊114電性且物理接合。
再者，於連接墊108，連接有形成於佈線晶片102之金屬佈線120。再者，金屬佈線120延在於佈線102上，連接於連接墊106。再者，連接墊106，經由記憶裝置晶片103之連接墊110及凸塊114電性且物理結合。然後，連接墊110連接形成於記憶裝置晶片103之金屬佈線122。該金屬佈線122，係使用於傳播以記憶裝置晶片103之512位元寬存取之信號。
於此，於本實施形態，使記錄裝置晶片103之連接墊110與ASIC104之連接墊116，經由金屬佈線120(佈線晶片102之連接墊106及連接墊108)連接使延在於佈線晶片102上之複數金屬佈線120之佈線長度全部相同。具體而言，例如，分別使位於離記錄裝置103與ASIC104之相對邊最近處之記錄裝置晶片103之連接墊110與位於離該當相對邊最遠處之ASIC104之連接墊116連接，依序，使位於離該當第2接近處之記錄裝置晶片103之連接墊110與位於離該當相對邊第2遠處之ASIC104之連接墊116連接之形式。當然，使位於離該當相對邊最遠處之記錄裝置晶片103之連接墊110與位於離該當相對邊最近處之ASIC104之連接墊116連接。再者，連接互相之連接墊的是，於相同X軸線(正交於記錄裝置晶片103與ASIC104之相對邊之方向)相互重疊者。藉此，使金屬佈線120之佈線長度全部相同，使所有連接記錄裝置晶片103之連接墊110與ASIC104之連接墊116之佈線電阻相同。
然後，於佈線晶片102，具有電源供給佈線124，其係對記憶裝置晶片103及ASIC104供給電源者。由外部之電源供給係經由設於佈線晶片102之外部端子130(參見圖3)進行。然後，電源供給佈線124之中由VDD電源線126與GND電源線128，經由各電源用墊126－1、128－1對記憶裝置晶片103及ASIC104進行電源供給。
再者，雖無圖示，各晶片具備保護連接墊以外之保護膜、形成於晶片上之絕緣披膜。
於以上所說明之實施形態，於佈線晶片102上覆晶構裝記憶裝置晶片103及ASIC104時，記錄裝置103及ASIC104沿著佈線晶片102之互相相對之一邊分別設有連接墊110、116。因此，互相的連接墊110、116之配置位置呈最短距離，並且設於佈線晶片102之金屬佈線亦變短。藉此，記錄裝置103及ASIC104可高密度構裝於佈線晶片102上，並且由於其佈線距離變短可實現高速化。
又，佈線晶片102，相較於構裝之記錄裝置103及ASIC104，可使用非常穩定的製造步驟。又，由於佈線晶片102可僅以設置構裝記錄裝置103及ASIC104之連接墊106、108及金屬佈線而構成，可實現高良率。結果，可抑制佈線晶片之成本增加。
又，佈線晶片102，由於使用與記錄裝置103及ASIC104相同之矽基板，故對熱或伸縮等物理強度高，可確保高可靠度。
於本實施形態，如圖5所示，於佈線晶片102，於連接連接墊106與連接墊108之金屬佈線120間設有GND線136。金屬佈線120及GND線136，如圖6所示，交互地設於絕緣膜140上，該絕緣膜140設置在矽基板138上，進一步以保護膜142覆蓋。此外，與第1實施實施形態相同，故省略說明。
通常，佈線間隔密集，則因由佈線所產生之電場之影響而有產生串音之情形。
於此，於本實施形態，藉由將GND線136設於金屬佈線120間，可防止於該當金屬佈線120間產生之串音。
又，於本實施形態，如圖7A及圖7B所示，佈線晶片102具有強化用電源線144及強化用GND線146，使佈線晶片102可穩定地對記憶裝置103供給電源。再者，於同圖僅顯示強化用電源線144及強化用GND線146，其餘省略。
該等強化用電源線144及強化用GND線146，係經由絕緣膜145層疊。又，強化用電源線144及強化用GND線146，配置成分別在佈線晶片102之X方向、Y方向正交之格子狀(矩陣狀)。具體而言，例如將強化用電源線144及強化用GND線146，以相同條數(例如7條)且以等間隔配置成分別在佈線晶片102之X方向、Y方向正交之格子狀(矩陣狀)。又，強化用電源線144之佈線間隔(d1)及強化用GND線146之佈線間隔(d2)，可適當設定為d1＝d2＝50 μm。
然後，佈線晶片102之外部連接用墊148係經由焊線150，連接外部導線(無圖示)。
又，佈線晶片102，雖無圖示，以與外部導線相同材料所成之導線固定，由凸塊經由凸塊連接之外部信號經由存在於半導體積體電路晶片上之靜電保護電路作為佈線晶片102之內部信號向內部傳播。
再者，強化用電源線144及強化用GND線146，並不限於上述，例如，如圖8A及8B所示，亦可將7條強化用電源線144、2條強化用GND線146，以等間隔分別於佈線晶片102之X方向、Y方向正交配置。
藉由於佈線晶片102設置複數該強化用電源線144，難以產生電位降而可圖強化電源。
又，如圖9A及9B所示，亦可於佈線晶片102上設置晶片上電容152。該片上電容152，係於存在墊之面之下，經由凸塊(無圖示)以面下電性且物理地結合。設置之被動元件不限於此，例如，亦可為電阻或電感等被動元件。
於本實施形態，如圖10所示，於記憶裝置晶片103，將連接墊110沿著與ASIC104相對之一邊排列於區域103A，並且於其以外之晶片全面之區域103B排列電源用墊110－2(第1電源用電群之墊)。該等連接墊110及電源用電110－2，以特定間距及大小排列成格子狀。然後，連接墊110及電源用電110－2之中，將位於離記憶裝置晶片103之最外周(緣部)最近之所有墊，作為虛設墊110－1，該虛設墊110－1與佈線102之墊電性非連接。雖無圖示，與記憶裝置晶片103之各墊連接之凸塊之中，與虛設墊連接者成虛設凸塊。
又，同樣地，於ASIC104，將連接墊116沿著與記憶裝置晶片103相對之一邊排列於區域104A，並且於其以外之晶片全面之區域104B排列電源用墊116－2(第2電源用電群之墊)。該等連接墊116及電源用電116－2，以特定間距及大小排列成格子狀。然後，連接墊116及電源用電116－2之中，將位於離ASIC104之最外周(緣部)最近之所有墊，作為虛設墊110－1，該虛設墊110－1與佈線102之墊電性非連接。雖無圖示，與ASIC104之各墊連接之凸塊之中，與虛設墊連接者成虛設凸塊。
如此地，於本實施形態，於以虛設凸塊包圍之區域形成墊(連接墊及電源用墊)。又，雖無圖示，於佈線基片102，設有對應記憶裝置晶片103及ASIC104之連接墊、電源用墊及虛設墊之墊，經由凸塊連接。然後，虛設凸塊係藉由預先於晶片內部，使佈線晶片102之墊呈電性非連接之狀態。
又，如上述構成，藉由預先於晶片內部不電性連接地製作虛設墊，惟亦可使墊不與外部物理連接使之呈電性非連接之狀態，而作為虛設墊。
此外，由於與第1實施形態相同故省略說明。再者，於圖10，省略記憶裝置晶片及ASIC之墊以外之構造。
於此，將半導體晶片(半導體積體電路晶片)與基板經由凸塊連接之覆晶構裝之情形，已知有因連接後之熱變形或衝擊而對凸塊施加應力。因此，為緩和於該凸塊之應力集中，及提升半導體晶片與基板之密著性，一般使用於半導體晶片與基板之間填充例如環氧系之底部填充樹脂(無圖示)之方法。
因此，通常，於記憶裝置晶片103及ASIC104等之半導體晶片之墊形成面，雖無圖示，填充有底部填充樹脂。於填充該底部填充樹脂時，依照半導體晶片之形狀，配置位置之關係位於離半導體晶片之最外周最近之墊之間(形成凸塊時凸塊間)底部填充樹脂難以流入，有形成無填充底部填充樹脂之空隙之情形。有如此之底部填充樹脂之空隙時，於構裝時之回焊等熱處理有使相鄰之墊(或者凸塊)間短路之情形。
另外，半導體晶片之最外周之凸塊，由於容易受到於晶圓到各片之切割工序或黏貼工序之機械性衝擊之影響，而一部分凸塊缺落等凸塊之形成良率低，有對SIP晶片全體之良率影響很大的問題。
於此，於本實施形態，藉由使所有位於離記憶裝置晶片103及ASIC104之最外周(緣部)最近之墊為與佈線晶片102之墊電性非連接之虛設墊110－1、116－1(或虛設凸塊)，即使於該當墊間沒有填充底部填充樹脂，可確實地防止晶片間之連接不良。又，凸塊形成良率也不會下降，可實現SIP晶片全體之高良率。
再者，於上述實施形態說明之本發明之半導體裝置，可有兩個應用例。第1個是在如行動機器，需要小容積化，以低成本而開發期短，欲與現存之晶片一起，積體成1個封裝之情形。第2個是，如組合記憶晶片與邏輯晶片，內部匯流排之傳送以高速進行之晶片組合之情形。此時，匯流排寬也變大，雖僅以1層匯流排有所困難，由於是凸塊接合，因此可期待與單晶片同等的表現，且由於各晶片能以最佳的製程製造，故可高速動作且減少漏電。
又，本發明之半導體裝置，不單只是以縮小構裝面為目的之SPI之改良，亦可使如本實施形態之半導體晶片，搭載微凸塊之多位元I/O陣列(例如，具有256－4096位元之位元寬之凸塊群之半導體裝置)之匯流排間之傳送速率顯著地改善。
另外，上述多位元I/O陣列附設於隨機存取記憶體側(DRAM)及特有用途用積體電路晶片(ASIC)側，藉由使各個多位元I/O陣列相對，可使矽內插板(佈線晶片)上之佈線最短，可顯著地改善匯流排間之傳送速率。又，使半導體裝置之頻率，例如削減為同一性能之DDR(Double Data Rate：雙資料率)同步動態隨機存取記憶體(DDR－SDRRAM)之頻率之1/10程度，且藉由使用微凸塊及矽內插板減少伴隨I/O陣列端子之負荷，因此可大幅度地消耗電力。
如此地，由於可藉由本發明有效地積體複數半導體積體電路晶片，故對行動電話、PDA、數位相機、數位攝影機、手錶型行動機器等，小容積化且低耗電取向之系統之構裝有效。另外，因可構成高速的內部匯流排，故對圖形晶片相關、個人電腦等之系統之小型化、高性能化有效。
100．．．半導體裝置
102．．．佈線晶片
103．．．記憶裝置晶片
104．．．ASIC(特有用途用邏輯電路晶片)
106、108、110、116．．．連接墊
112．．．測試用墊
114．．．凸塊
118、120、122．．．金屬佈線
124．．．電源供給佈線
144．．．強化用電源線
146．．．強化用GND線
圖1A係表示關於本發明之第1實施形態之半導體裝置之構造之例之平面圖。
圖1B係表示圖1A之A－A線之剖面圖之一部分。
圖2係表示關於本發明之第1實施形態之半導體裝置之佈線構造之平面圖。
圖3係表示關於本發明之第1實施形態之記憶裝置晶片之構造之平面圖。
圖4係表示關於本發明之第1實施形態之半導體裝置之記憶裝置晶片與ASIC之匯流排之連接例之圖。
圖5係表示關於本發明之第2實施形態之半導體裝置之佈線構造之平面圖。
圖6係表示圖5之B－B線之剖面圖。
圖7A係表示關於本發明之第2實施形態之半導體裝置之佈線晶片之構造之平面圖。
圖7B係表示圖7A之C－C線之剖面圖。
圖8A係表示關於本發明之第2實施形態之半導體裝置之佈線晶片之其他構造之平面圖。
圖8B係表示圖8A之D－D線之剖面圖。
圖9A係表示關於本發明之第2實施形態之半導體裝置之佈線晶片之其他構造之平面圖。
圖9B係表示圖9A之E－E線之剖面圖。
圖10係表示關於本發明之第3實施形態之半導體裝置之記憶裝置晶片及ASIC之構造之平面圖。
100．．．半導體裝置
102．．．佈線晶片
103．．．記憶裝置晶片
104．．．ASIC(特有用途用邏輯電路晶片)
106、108、110、116．．．連接墊
114．．．凸塊
Claims (13)
- 一種半導體裝置，具備：佈線晶片，其具有一對第1連接墊群，其包含並排排列之複數佈線及分別連接於上述佈線之一端側及另一端側且呈鋸齒狀排列之複數墊；第1半導體晶片，其具有第2連接墊群，其包含沿著一邊以鋸齒狀排列之複數墊；第2半導體晶片，其具有第3連接墊群，其包含沿著一邊以鋸齒狀排列的複數墊，其中上述第1半導體晶片與上述第2半導體晶片係經由凸塊覆晶安裝於上述佈線晶片上，使得設置有上述第1半導體晶片之上述第2連接墊群之一邊與設置有上述第2半導體晶片之上述第3連接墊群之一邊相對，一側之上述第1連接墊群與上述第2連接墊群連接，另一側之上述第1連接墊群與上述第3連接墊群連接，且上述第1半導體晶片與上述第2半導體晶片係透過各晶片具有之匯流排驅動器及匯流排偵測器以匯流排線路連結連接彼此，使構成上述佈線晶片之半導體基板、構成上述第1半導體晶片之半導體基板、及構成上述第2半導體晶片之半導體基板為矽基板，上述第1半導體晶片係具有記憶機構之記憶裝置晶片，該記憶機構係以各特定位元數平行地輸出及輸入訊號；上述第2半導體晶片係邏輯電路晶片，其係與上述記憶裝置以各特定位元數平行地輸出及輸入訊號，且 上述第1半導體晶片之第2連接墊群之各墊與上述第2半導體晶片之第3連接墊群之各墊，係以排列於上述佈線晶片之上述複數佈線之佈線長度全部相同之方式經由上述佈線連接，其中，上述第1半導體晶片之第2連接墊群中位於離上述第1半導體晶片及上述第2半導體晶片之相對邊最近處之墊、與上述第2半導體晶片之第3連接墊群中位於離上述相對邊最遠處之墊相連接，同時，上述第1半導體晶片之第2連接墊群中位於離上述相對邊最遠處之墊、與上述第2半導體晶片之第3連接墊群中位於離上述相對邊最近處之墊相連接。
- 如請求項1之半導體裝置，其中將上述凸塊預先形成於構成上述第1連接墊群之各個墊。
- 如請求項1之半導體裝置，其中上述凸塊係包含含Au之金屬。
- 如請求項2之半導體裝置，其中上述凸塊係包含含Au之金屬。
- 如請求項1至4項中任一項之半導體裝置，其中上述第1連接墊群係包含2000個~5000個墊。
- 如請求項1至4項中任一項之半導體裝置，其中構成上述第1連接墊群、上述第2連接墊群、及上述第3連接墊群之墊之排列間距為20μ~60μm。
- 如請求項1至4項中任一項之半導體裝置，其中使構成上述佈線晶片之半導體基板、構成上述第1半導 體晶片之半導體基板、及構成上述第2半導體晶片之半導體基板為同一材料。
- 如請求項1至4項中任一項之半導體裝置，其中上述佈線晶片具有複數電源線，彼等係將特定電源電壓供給至上述第1半導體晶片及第2半導體晶片。
- 如請求項1至4項中任一項之半導體裝置，其中於上述佈線晶片之上述佈線間具有防止串音之導線。
- 如請求項1至4項中任一項之半導體裝置，其中另外具有測試用墊。
- 如請求項10之半導體裝置，其中上述半導體裝置於上述記憶裝置晶片具有上述測試用墊，且於上述記憶裝置晶片之晶圓測試時使用上述測試用墊，上述晶圓測試時，對上述測試用墊輸出及/或輸入測試信號以測定上述記憶裝置晶片。
- 如請求項1至4項中任一項之半導體裝置，其中於上述第1半導體晶片之未設置上述第2連接墊群之區域設置包含複數墊之第1電源用墊群，且將上述第2連接墊群及上述第1電源用墊群之位於離上述第1半導體晶片之最外周最近之所有墊作為與上述第1連接墊群呈電性非連接之虛設墊，於上述第2半導體晶片之未設置上述第3連接墊群之區域設置包含複數墊之第2電源用墊群，且將上述第3連接墊群及上述第2電源用墊群之位於離上述第2半導體晶片之最外周最近之所有墊作為與上述第1連接墊群呈電性 非連接之虛設墊。
- 如請求項1至4項中任一項之半導體裝置，其中上述第1半導體晶片之第2連接墊群之各墊與上述第2半導體晶片之第3連接墊群之各墊係經由上述佈線而連接，使排列於上述佈線晶片之上述複數佈線之佈線長度全部相同。
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