KR20100091164A - 직렬-연결된 집적회로를 스택하는 방법 및 이 방법으로 제조한 멀티-칩 장치 - Google Patents

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Abstract

멀티-칩 장치 및 이 장치를 생산하기 위해 다수의 실질적으로 동일한 칩을 스택하는 방법이 제공된다. 멀티-칩 장치, 또는 회로는 적어도 두 개의 칩으로부터의 신호 패드 사이에 병렬 연결을 제공하는 적어도 하나의 쓰루-칩 비아와, 적어도 두 개의 칩으로부터의 신호 패드 사이에 직렬 또는 데이지 체인 연결을 제공하는 적어도 하나의 쓰루-칩 비아를 포함한다. 공통 연결 신호 패드가, 중복된 공통 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭적으로 배열된다. 입력 신호 패드는, 대응하는 출력 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭으로 놓인다. 스택에서의 칩은, 이러한 배열을 제공하기 위해 실질적으로 동일한 칩이 번갈아가며 뒤집어져 있는 버전이다. 두 개보다 많은 칩이 스택될 때, 스택되고 뒤집어진 칩의 신호 패드 사이에는 적어도 하나의 직렬 연결이 제공된다.

Description

직렬-연결된 집적회로를 스택하는 방법 및 이 방법으로 제조한 멀티-칩 장치{METHOD FOR STACKING SERIALLY-CONNECTED INTEGRATED CIRCUITS AND MULTI-CHIP DEVICE MADE FROM SAME}
본 출원은, 2007년 12월 20일에 출원된 미국가특허출원(제 61/015,345호), 2008년 2월 28일에 출원된 미국가특허출원(제 61/032,203호), 2008년 7월 7일에 출원된 미국특허출원(제 12/168,354호), 및 2008년 9월 24일에 출원된 미국특허출원(제 12/236,874호)을 우선권으로 청구하고, 이들 출원의 내용은 그 전체가 참조로서 본 명세서에서 병합되어 있다.
본 발명은 일반적으로 집적회로, 또는 칩에 관한 것이다. 더 상세하게, 본 발명은 칩을 스택하기 위한 칩 연결 배열에 관한 것이다.
본 출원은, 2005년 12월 30일에 출원되었고, 그 전체 사상이 본 명세서에서 참조로서 병합되어 있는 "Multiple independent Serial Link Memory"라는 명칭의 이전 미국특허출원(제 11/324,023호)에 관련되어 있다.
본 출원은, 2006년 11월 8일에 출원되었고, 그 전체 사상이 본 명세서에서 참조로서 병합되어 있는 "Daisy Chain Cascading Devices"라는 명칭의 이전 미국 부분계속출원(제 11/594,564호)에 관련되어 있다.
본 출원은, 2007년 12월 12일에 출원되었고, 그 전체 사상이 본 명세서에서 참조로서 병합되어 있는 "Memory System With Point-To-Point Ring Topology"라는 명칭의 이전 미국가특허출원(제 61/013,036호)에 관련되어 있다.
본 출원은, 2007년 12월 20일에 출원되었고, 그 전체 사상이 본 명세서에서 참조로서 병합되어 있는 "Method for Stacking Serially-Connected Integrated Circuits And Multi-Chip Device Made From Same"이라는 명칭의 이전 미국가특허출원(제 61/015,345호)에 관련되어 있다.
가전 제품의 부피와 가격을 줄이기 위해, 복수의 칩을 단일 패키지 내로 집적하는 것이 반도체 산업의 주된 트렌드가 되어왔다. 지금까지, 많은 멀티-칩 패키징 방법이 도입되었고 실제 제품에서 사용되었다.
칩 밀도가 증가함에 따라, 칩 패키징 자체는 크기 및 핀 개수 면에서 상당히 변했다. 메모리 칩의 높은 밀도 및 작은 폼-팩터 문제에 따라, MCPs(Multi Chip Packages)가 임의의 시스템을 더 콤팩트하게 하는 우수한 해법이다. 지금까지, 과반의 칩 스태킹은 와이어 본딩 기술로 실행되고 있다. 그러나 이것은, 본딩 와이어로 연결되기 위해서 각 칩 상에서 종래의 본딩 패드만큼의 공간을 필요로 한다.
MCPs를 제조하기 위해, 더 복잡한 리드-프레임이 필요하다. 또한, 각 칩은 충분한 간격으로 놓여야 하고, 결국 폼 팩터는 증가한다. 본딩 와이어 기술은 또한 이상한 각도에 있는 와이어로 인해 MCP의 기계적 내구성을 감소시킬 수 있다.
게다가, 와이어 본딩은 각 칩에 대해 스페이서를 필요로 한다. 이로 인해 스택의 높이는 증가하게 되며, 이점은 집적된 장치 스택의 조작 및 조립이 스페이서를 포함하지 않는 스택에 비해 더 어렵게 한다. 또한, 본드 와이어의 길이는 스페이서를 가진 칩 스택에서 더 크고, 이로 인해 칩 스택 시스템의 전기 성능이 감소하게 된다. 나아가 집적된 장치 칩에서 스페이서를 갖는 집적된 장치 스택의 열 저항은 증가한다.
종래의 집적된 장치 스택은, 스페이서 소재를 도포하는 동안에 그리고 집적된 장치를 스페이서 소재 상으로 위치시키는 동안에 본드 와이어에 전기 단락을 일으키는 경향이 있다. 이것은 생산의 신뢰도 및 수율을 감소시킨다. 종래의 본딩 와이어에 기반한 다이 스택킹은 콤팩트한 패키징을 제공하지 못한다. 큰 부하 효과가 또한 와이어 길이 및 연결 레이아웃으로부터 야기된다.
다른 접근법은 칩 사이에 비아를 사용하는 것이다. 쓰루 칩 비아(through chip via)는 전기 특성 중 노이즈 문제를 해결하는 더 나은 접근법일 수 있다.
도 1은, 쓰루-칩 비아 기술을 사용하여 제조한 종래의 멀티-칩 스택이나 멀티-칩 장치(100)의 부분 평면도(102) 및 횡단면도(104)를 도시한다. 평면도(102)에는, 다수의 신호 패드(A1-A6 및 B1-B6)가 도시되며, 이들은 내외부 신호의 칩으로의 연결을 용이하게 한다. 비아 자체는 이 평면도에서 도시되어 있지 않다. 횡단면도(104)는 평면도의 라인(A-A)을 따라 취한 것이다. 도 1에 사용한 쓰루 칩 비아 방법은 공통 입력 또는 출력 연결, 또는 평행 연결에 관한 것이다. 때문에, 제조 시의 유일한 실제적 문제는 깨끗한 구멍을 얼마나 깊게 뚫어서 동일한 핀을 공통 연결로서 서로 연결할 수 있게 하는 지었다. 동일한 메모리 칩 중의 멀티-드롭 연결인 경우, 각 칩의 정렬은 중요해서, 모든 칩은, 멀티-칩 패키징을 위한 본딩 와이어 연결에서 필요한 패드 스페이서 없이도 정렬되게 된다.
다른 알려진 접근법은 칩 사이의 병렬 연결을 위한 쓰루 칩 비아의 사용에 대한 것이다. 예컨대, 미국특허출원공보(제 US 2007/0246257-A1)는, 메모리 칩이 멀티 드롭 토폴로지에서 쓰루 실리콘 비아에 의해 연결되는 메모리 회로를 기재하고 있다. 그러나 이 접근법에서, 비아는 스택의 모든 메모리 칩을 관통해 연장하여, 제공될 수 있는 연결의 타입이 제한되게 된다.
그러므로 쓰루-칩 비아를 사용하여 데이지 체인 연결에 대해 다른 연결을 제공하여 신호 성능을 향상시키는 멀티-칩 패키지, 또는 칩 스택을 제공하는 것이 바람직하다.
본 발명의 목적은 이전의 멀티-칩 장치의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
제 1 구성에서, 본 발명은, 상부 칩과 하부 칩을 포함하는 집적회로 칩의 스택된 쌍을 포함하는 멀티-칩 장치를 제공한다. 상부 칩은 외부 입력 신호에 연결하기 위한 하나 이상의 입력 신호 패드 및 하나 이상의 공통 연결 신호 패드를 갖는다. 각각의 공통 연결 신호 패드는, 중복된 공통 연결 신호 패드에 대해 상부 칩의 중앙 라인 상에서나 이를 중심으로 대칭적으로 놓인다. 하나 이상의 출력 신호 패드는 각자의 입력 신호 패드에 대해 상부 칩의 중앙 라인을 중심으로 대칭적으로 놓인다. 하부 칩은 상부 칩과 실질적으로 동일한 신호 패드 배열을 가지며, 하부 칩은 상부 칩에 대해 방향이 뒤집어져 있다. 장치는, 상부 칩 공통 연결 신호 패드를 그 중복된 공통 연결 신호 패드와 병렬로 연결하는 병렬 연결 쓰루-칩 비아를 포함한다. 장치는 또한, 상부 칩 출력 신호 패드를 하부 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결하는 직렬 연결 쓰루-칩 비아를 포함한다.
하나 이상의 입력 신호 패드, 하나 이상의 공통 연결 신호 패드 및 하나 이상의 출력 신호 패드를 상부 칩의 단일 가장자리를 따라 놓을 수 있다. 하나 이상의 입력 신호 패드는 상부 칩의 중앙 라인의 동일한 측 상에 놓일 수 있다. 장치는, 상부 칩 출력 신호 패드를 하부 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결하는 다수의 직렬 연결 쓰루-칩 비아 및/또는 상부 칩 공통 연결 신호 패드를 하부 칩 상의 그 중복된 공통 연결 신호 패드와 병렬로 연결하는 다수의 병렬 연결 쓰루-칩 비아를 더 포함할 수 있다.
실시예에서, 스택된 칩은 정렬되어 실질적으로 오프셋되어 있지 않게 된다. 예컨대, 상부 칩의 가장자리는 하부 칩의 대응하는 가장자리와 수직으로 일렬로 세워질 수 있다. 다른 실시예에서, 스택된 칩은 서로 동일한 방향을 향한다. 예컨대 선택된 신호 패드를 갖는 제 1 칩 측은 동일한 선택된 신호 패드를 갖는 제 2 칩의 측과 동일한 방향을 향할 수 있다.
다른 구성에서, 본 발명은, 상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩을 포함하는 멀티-칩 장치를 제공한다. 각 칩은 하나 이상의 입력 신호 패드와 하나 이상의 공통 연결 신호 패드를 포함한다. 각 공통 연결 신호 패드는 중복된 공통 연결 신호 패드에 대해 칩의 중앙 라인 상에서나 이를 중심으로 대칭적으로 놓인다. 하나 이상의 출력 신호 패드는 각자의 입력 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭적으로 놓인다. 병렬 연결 쓰루-칩 비아는 각 칩 상의 대응하는 공통 연결 신호 패드를 병렬로 함께 연결한다. 직렬 연결 쓰루-칩 비아는 각 칩 상의 출력 신호 패드를 다른 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결한다.
이 동일한 구성에서, 상부 칩은 외부 입력 신호에 연결하기 위한 하나 이상의 입력 신호 패드, 외부 공통 신호에 연결하기 위한 공통 연결 신호 패드, 및 인접한 칩의 각자의 입력 신호 패드에 연결된 하나 이상의 출력 신호 패드를 갖는다. 하부 칩은 외부 출력 신호에 연결하기 위한 하나 이상의 출력 신호 패드, 외부 공통 신호에 연결하기 위한 공통 연결 신호 패드, 및 인접한 칩의 각자의 출력 신호 패드에 연결된 하나 이상의 입력 신호 패드를 갖는다. 중간 칩 중 적어도 하나는, 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드에 직렬로 연결된 하나 이상의 출력 신호 패드를 갖는다. 다수의 실질적으로 동일한 칩은 실질적으로 동일한 신호 패드 배열을 가지며, 스택으로 제공된다. 스택에서의 번갈아 놓이는 각각의 칩은 인접한 칩에 대해 방향이 뒤집어져 있다.
짝수 개의 중간 칩은, 다수의 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드에 연결된 하나 이상의 출력 신호 패드를 갖는 짝수의 다수의 중간 칩일 수 있다. 장치는 인접한 중간 칩의 패드 사이에 놓인 절연체를 더 포함할 수 있어서, 선택된 인접한 패드 사이의 접촉을 방지할 수 있다. 병렬 연결 쓰루-칩 비아는 이 절연체를 관통해 그리고 중간 칩의 대응하는 공통 연결 신호 패드를 관통해 연장할 수 있다. 쓰루 패드 비아는 절연체를 관통해 연장할 수 있어서, 중간 칩 중 하나의 하나 이상의 출력 신호 패드를 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드에 연결할 수 있다.
장치는 다수의 실질적으로 동일한 칩으로의 액세스를 제어하는 제어기를 더 포함할 수 있다. 그 경우, 제어기 입력 연결은 출력 신호 패드를 하부 칩으로부터 제어기의 입력 측으로 연결하도록 제공될 수 있다. 제어기 출력 연결은 제어기의 출력 측을 상부 칩의 입력 패드에 연결하도록 제공될 수 있다. 제어기는 스택된 칩 아래에 배치될 수 있거나(이 경우, 제어기 출력 연결은 와이어 본딩을 포함할 수 있음), 스택된 칩 위에 배치될 수 있다(이 경우, 제어기 입력 연결은 와이어 본딩을 포함할 수 있음).
다른 구성에서, 본 발명은 직렬 연결된 집적회로를 스택하는 방법을 제공하고, 이 방법은 다음의 단계: 제 1 칩을 뒤집어 트랜지스터가 있는 그 상부 측이 제 1 방향을 향하고 하부 칩이 되게 하는 단계; 패드 배열 및 배치가 제 1 칩과 실질적으로 동일한 제 2 칩을 뒤집어진 제 1 칩 상부에 배치하는 단계; 상부 칩의 신호 패드를 하부 칩의 대응하는 신호 패드에 용이하게 연결하여 적어도 하나의 직렬 연결과 적어도 하나의 병렬 연결을 만들기 위해 쓰루 패드 및 칩 비아 구멍을 만드는 단계; 절연 층을 비아 구멍에 놓은 단계; 및 상부 칩과 하부 칩 상의 패드 사이에 쓰루 비아 연결을 만들어 집적회로 칩의 스택된 쌍을 만들기 위해 비아 구멍에 도체를 놓는 단계를 포함한다.
쓰루 패드 및 칩 비아 구멍을 만드는 단계는 상부 칩 공통 연결 신호 패드를 그 중복된 공통 연결 신호 패드와의 사이에서 병렬로 용이하게 연결하기 위해 제 1 쓰루 칩 및 쓰루 패드 비아 구멍을 만드는 단계를 포함할 수 있다. 쓰루 패드 및 칩 비아 구멍을 만드는 단계는 상부 칩 출력 신호 패드를 하부 칩 상의 그 각자의 입력 신호 패드와의 사이에 직렬로 용이하게 연결하기 위해 제 2 쓰루 칩 및 쓰루 패드 비아 구멍을 만드는 단계를 포함할 수 있다.
이 방법은 다음의 단계: 집적회로 칩의 스택된 쌍 상부에 절연 층을 퇴적하는 단계; 다른 칩이 후에 상부에 배치될 때 특정한 인접 신호 패드 사이의 연결을 허용하기 위해 절연 층에 접촉 구멍을 형성하는 단계; 도체를 접촉 구멍 내에 퇴적하는 단계; 접촉 구멍 외부의 부분으로부터 초과분의 도체 소재를 제거하기 위해 도체 층을 에칭하는 단계; 및 멀티-칩 패키지를 위한 멀티-칩 회로를 만들기 위해 집적회로 칩의 스택된 쌍과 실질적으로 동일한 두 개의 이전에 결합한 칩을 집적회로 칩의 스택된 쌍 상부에 부착하는 단계를 포함한다.
이 방법은 다음의 단계: 다수의 실질적으로 동일한 칩에 대한 액세스를 제어하는 메모리 제어기를 제공하는 단계; 상부 칩의 입력 신호 패드를 제어기의 출력 측에 연결하는 단계; 및 출력 신호 패드를 하부 칩으로부터 제어기의 입력 측으로 연결하는 단계를 더 포함할 수 있다.
다른 구성에서, 본 발명은, 상부 칩과 하부 칩을 포함하는 다수의 실질적으로 동일한 칩을 포함하는 멀티-칩 장치를 제공한다. 상부 및 하부 칩은 실질적으로 동일한 신호 패드 배열을 가지며, 하부 칩은 상부 칩에 대해 방향이 뒤집어져 있다. 장치는 상부 칩의 적어도 하나의 출력 신호 패드를 하부 칩의 각자의 입력 신호 패드에 연결하는 적어도 하나의 직렬 쓰루 칩 비아를 포함한다. 적어도 하나의 병렬 쓰루 칩 비아가 장치에 제공되어 상부 칩 상의 적어도 하나의 공통 연결 신호 패드를 하부 칩 상의 적어도 하나의 중복된 공통 연결 신호 패드에 연결한다.
다른 구성에서, 본 발명은, 상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩을 포함하는 멀티-칩 장치를 제공한다. 장치의 각 칩은 실질적으로 동일한 신호 패드 배열을 갖는다. 칩은 스택으로 제공된다. 스택에서 번갈아 놓이는 각 칩은 인접한 칩에 대해 방향이 뒤집어져 있다. 장치는 중간 칩 중 두 개의 칩의 출력 신호 패드와 입력 신호 패드 사이에서 적어도 하나의 병렬 쓰루 칩 비아, 적어도 하나의 직렬 쓰루 칩 비아, 및 적어도 하나의 직렬 연결을 더 포함한다.
다른 구성에서, 본 발명은, 상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩을 포함하는 멀티-칩 패키지를 제공한다. 칩은 스택으로 제공된다. 장치에서 각 칩은 실질적으로 동일한 신호 패드 배열을 갖는다. 스택에서 번갈아 놓이는 각 칩은 인접한 칩에 대해 방향이 뒤집어져 있다. 장치는 중간 칩 중 두 개의 칩의 출력 신호 패드와 입력 신호 패드 사이에서 적어도 하나의 병렬 쓰루 칩 비아, 적어도 하나의 직렬 쓰루 칩 비아, 및 적어도 하나의 직렬 연결을 또한 포함한다. 장치는 외부 입력 신호에 연결하기 위한 패키지 입력 커넥터와, 외부 출력 신호에 연결하기 위한 패키지 출력 커넥터를 더 포함한다.
다른 구성에서, 본 발명은 스택된 칩의 두 쌍을 갖는 멀티-칩 장치를 제조하는 방법을 제공하며, 이 방법은 다음의 단계: 제 1 칩을 뒤집어 트랜지스터가 있는 그 상부 측이 제 1 방향을 향하고 하부 칩이 되게 하는 단계; 패드 배열 및 배치가 제 1 칩과 실질적으로 동일한 제 2 칩을 뒤집어진 제 1 칩 상부에 배치하는 단계; 상부 칩의 신호 패드를 하부 칩의 대응하는 신호 패드에 용이하게 연결하여 적어도 하나의 직렬 연결과 적어도 하나의 병렬 연결을 만들기 위해 쓰루 패드 및 칩 비아 구멍을 만드는 단계; 절연 층을 비아 구멍에 놓는 단계; 상부 칩과 하부 칩 상의 패드 사이에 쓰루 비아 연결을 만들어 집적회로 칩의 스택된 쌍을 만들기 위해 도체를 비아 구멍에 놓는 단계를 포함한다.
동일한 구성에서, 이 방법은: 절연 층을 집적회로 칩의 스택된 쌍 상부에 퇴적하는 단계; 다른 칩이 후에 상부에 배치될 때 특정한 인접 신호 패드 사이에 연결을 허용하기 위해 절연 층에 접촉 구멍을 형성하는 단계; 도체를 접촉 구멍 내로 퇴적하는 단계; 접촉 구멍 외부의 부분으로부터 초과분의 도체 소재를 제거하기 위해 도체 층을 에칭하는 단계; 멀티-칩 패키지를 위한 멀티-칩 회로를 만들기 위해 집적회로 칩의 스택된 쌍과 실질적으로 동일한 두 개의 이전에 결합한 칩을 집적회로 칩의 스택된 쌍 상부 상에 부착하는 단계; 상부 칩의 입력 신호 패드를 제어기의 출력 측에 연결하고 출력 신호 패드를 하부 칩으로부터 제어기의 입력 측으로 연결하기 위해 와이어 본딩을 부가하는 단계; 및 전체 패키지나 컴파운드를 덮는 단계를 더 포함한다.
본 발명의 다른 양상 및 특징은, 수반한 도면과 연계하여 본 발명의 특정 실시예에 대한 다음의 상세한 설명을 읽음으로써 당업자에게 명백하게 될 것이다.
본 발명의 실시예는 이제 수반한 도면을 참조하여 예를 들어서만 기재할 것이다.
도 1은 종래의 멀티-칩 스택의 부분 평면도 및 횡단면도를 도시한다.
도 2는 본 발명의 실시예에 따른 제조에 적절한 예시적인 회로의 개략도이다.
도 3a 내지 도 3c는 각각, 도 2에 도시한 회로의 실시예를 포함하는 간략한 정사영도(orthographic representation)의 부분 평면도, 횡단면 정면도, 및 부분 저면도를 제공한다.
도 4는 도 3의 실시예의 다른 간략화한 부분 평면도이다.
도 5a 내지 도 5c는 각각, 도 2에 도시한 회로의 다른 실시예를 포함하는 간략한 정사영도의 부분 평면도, 횡단면 정면도, 및 부분 저면도를 제공한다.
도 6a 내지 도 6c는 각각, 도 2의 회로 실시예의 상세한 부분 평면도, 횡단면 정면도, 및 저면도를 제공한다.
도 7 및 도 8은 본 기술에 따라 도 6에 도시한 실시예를 제조하는 방법의 단계를 도시한다.
도 9는 본 발명의 실시예에서 다른 멀티-칩 회로의 정면 횡단면도이다.
도 10은 본 발명의 다른 실시예에 따른 멀티-칩 패키지의 정면 횡단면도이다.
일반적으로, 본 발명은 멀티-칩 장치와 이 장치를 생산하기 위해 다수의 실질적으로 동일한 칩을 스택하는 방법을 제공한다. 멀티-칩 장치, 또는 회로는, 적어도 두 개의 칩으로부터의 신호 패드 사이에 병렬 연결을 제공하는 적어도 하나의 쓰루-칩 비아와, 적어도 두 개의 칩으로부터의 신호 패드 사이에 직렬 또는 데이지 체인 연결을 제공하는 적어도 하나의 쓰루-칩 비아를 포함한다. 공통 연결 신호 패드가 중복된 공통 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭적으로 배치된다. 입력 신호 패드는 대응하는 출력 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭적으로 놓인다. 스택에서의 칩은 이러한 배열을 제공하기 위해 실질적으로 동일한 칩이 번갈아가며 뒤집힌 버전이다. 적어도 하나의 직렬 연결이, 두 개보다 많은 칩이 스택될 때, 스택되고 뒤집힌 칩의 신호 패드 사이에 제공된다.
쓰루 구멍 비아의 짧은 상호연결은 더 적은 인덕턴스, 커패시턴스 및 저항을 제공하여, 본딩 와이어가 사용되었을 경우보다 MCP의 신호 완전성(signal integrity)이 더 양호하다. 이에 더하여, 스페이서가 사용되지 않아 프로파일이 낮음으로 인해, 패키지 사이즈는 본딩 와이어를 사용한 등가의 패키지에 비해 최소화될 수 있다.
본 발명의 실시예는, 본딩 와이어 대신 쓰루 칩 비아 구멍을 사용하여 집적회로를 스택하는 방법을 제공한다.
멀티-드롭 경우와 달리, 단일 패키지에서 직렬로 연결된 복수의 구성요소는, 이전 장치의 출력을 현재 장치의 입력에 연결하여 출력 포트와 입력 포트 사이에 직렬 연결을 이루는 상이한 접근법을 제공한다.
본 발명의 실시예는 직렬로 연결된 멀티-칩 장치를 제조하는 방법을 제공한다. 유리하게, 이 기술은 쓰루-실리콘-비아 방법을 사용하여 짧은 라인 연결을 이루는 방법을 제공한다. 용어 "직렬 연결" 및 본 명세서에서 사용된 그 파생어(variations)는 데이지 체인이나 링 토폴로지 연결을 용이하게 하는 임의의 연결을 나타낸다. 직렬 연결된 칩의 링 토폴로지에서, 최종 칩은 제어기로 루프백될 수 있다.
이제 도 2를 참조하면, 직렬 연결된 집적회로를 포함하는 회로(200)가 개략적으로 도시되어 있다. 이 회로(200)는 네 개의 칩 플래시 메모리 회로를 포함하며, 설명을 위한 예로서 사용한다. 이 기술은 또한 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), ASIC(Application Specific Integrated Circuit), CPU(Central Processing Unit) 또는 이후에 기술될 토폴로지와 유사한 직렬 연결 토폴로지를 갖는 임의의 다른 타입의 멀티-칩 회로에 적용될 수 있다.
회로(200)의 각 칩은, 다음과 같이 세 개의 연결 신호 타입 중 하나로 분류할 수 있는 연결 신호를 포함한다:
공통 연결 신호:
Figure pct00001
, VREF 및 전력 공급(VDD, VSS, 등).
직렬 입력 신호:
Figure pct00002
/CK, D[0:3], CSI, 및 DSI.
직렬 출력 신호:
Figure pct00003
/CKO, Q[0:3], CSO 및 DSO.
다시 말해, 병렬, 또는 공통 연결 신호 중 일부는 클록, 리셋 및 칩 선택을 포함할 수 있다. 도 2에 도시한 신호는 예이며, 당업자는 다른 신호가 신호의 속성 및 연결 요건을 기초로 해서 이들 그룹 중 한 그룹으로 적절히 배치될 수 있다는 점을 이해하게 될 것이다.
본 발명의 일 실시예는 병렬 연결 클록을 갖는다. 그러나 다른 실시예에서, 직렬 연결은 클록을 위해 사용된다. 전력은 병렬이어야 한다. 입력 및 출력 신호, 또는 신호 패드는 본 발명의 실시예에 따라 다른 타입의 RAM, 임의의 로직, 또는 심지어 CPU에 대해 데이지-체인 연결될 수 있다.
도 3a 내지 도 3c를 참조하면, 도 2에 도시한 회로(200)의 실시예의 부분 평면도(302)(도 3a), 횡단면 정면도(304)(도 3b), 및 부분 저면도(도 3c)를 포함하는 간략한 정사영도(300)를 도시하였다. 명백히 하기 위해, 연결 신호의 서브세트만을 도시하였다. 이 실시예에서, 두 개의 실질적으로 동일한 칩을 스택하여 연결한다.
도 3a에서 라인(A-A)을 따라 취한 횡단면인 도 3b에 도시한 바와 같이, 스택된 집적회로 칩의 쌍은 상부 칩(308)과 하부 칩(310)을 포함한다. 하부 칩(310)은 상부 칩(308)과 실질적으로 동일한 신호 패드 배열을 가지며, 상부 칩에 대해 방향이 뒤집어져 있다. 도 3a 및 도 3c에 도시한 바와 같이, 각 칩은 외부 입력 신호에 연결하기 위한 하나 이상의 입력 신호 패드(A3-A6)를 포함한다. 하나 이상의 공통 연결 신호 패드(A1-A2)가 제공되며, 각 공통 연결 신호 패드는 중복된 공통 신호 패드(B1-B2)에 대해 상부 칩의 중앙 라인(312)을 중심으로 대칭적으로 놓인다. 하나 이상의 출력 신호 패드(B3-B6)는 각각의 또는 대응하는 입력 신호 패드(A3-A6)에 대해 칩의 중앙 라인을 중심으로 대칭적으로 놓인다.
다시 도 3b를 참조하면, 병렬 연결 쓰루-칩 비아(314)는 상부 칩 공통 연결 신호 패드를 그 중복된 공통 연결 신호 패드와 병렬로 연결한다. 직렬 연결 쓰루-칩 비아(316)는 상부 칩 출력 신호 패드를 하부 칩 상의 그 각각의 또는 대응하는 입력 신호 패드와 직렬로 연결한다.
도 3a 내지 도 3c에서 상이한 도면(302, 304 및 306)이 서로 일렬로 세워질 때, 이들은 상부 및 하부 칩 상의 공통 연결 패드가 스택될 때 서로 어떻게 일렬로 세워지는지, 그리고 상부 칩의 입력 신호 패드가 하부 칩 상의 그 대응하는 출력 신호 패드와 어떻게 일렬로 세워지는지를 예시한다. 이점은, 서로 수직으로 정렬된 도면(302 및 306)으로부터 패드를 관찰할 때 특히 명백해 진다. 신호 패드의 이러한 배열로 인해 쓰루-칩 비아는 동일한 멀티-칩 패키지에서의 병렬 및 직렬 둘 다나, 데이지 체인, 연결에 사용되게 된다.
일실시예에서, 스택된 칩은 정렬되어 실질적으로 오프셋되지 않는다. 예컨대, 상부 칩의 가장자리는 하부 칩의 대응하는 가장자리와 수직으로 일렬로 세워진다. 실시예에서, 상부 칩의 모든 가장자리는 하부 칩의 대응하는 가장자리 모두와 수직으로 일렬로 세워질 수 있다. 다른 실시예에서, 스택된 칩은 서로 동일한 방향을 바라본다. 예컨대, 선택된 신호 패드를 가진 제 1 칩의 측은 동일한 선택된 신호 패드를 가진 제 2 칩의 측과 동일한 방향을 향한다. 상부 칩 및 하부 칩과 관련하여 기재한 이들 관계는 또한 다수의 스택된 칩을 가진 본 발명의 실시예에서 인접한 칩을 기재할 수 있다.
도 4는 도 3a 내지 도 3c에 도시한 실시예의 다른 부분적인 평면도로서, 칩에서 신호 패드 사이의 핵심적인 기하학적 관계를 더 상세하게 기재하는 평면도를 예시한다. 칩 상의 패드 자리를 명시하면, 쓰루-칩 비아를 사용하여 실질적으로 동일한 뒤집어진 칩과의 데이지 체인 및 병렬 연결이 가능하게 된다. 신호 패드(A3-A6)는 칩의 중앙 라인(312)을 중심으로 신호 패드(B3-B6)의 미러 이미지이며 그 역의 관계도 성립한다. 신호 패드(A3-A6 및 B3-B6)는 각각 직렬 입력 패드 및 직렬 출력 패드일 수 있다. 공통 연결 패드(A1 및 A2)는 칩의 중앙 라인을 중심으로 그 각자의 중복(B1 및 B2)의 중복된 미러 이미지이다. 신호 패드(A1 및 B1)는 서로 동일한 신호를 전달하며, 신호 패드(A2 및 B2)는 서로 동일한 신호를 전달한다.
도 4의 실시예에서 패드 배치를 더 기재하면, 입력 패드(A6)는 칩의 중앙 라인으로부터 거리(L1)에 제공된다. 관련되거나 대응하는 출력 패드(B6)는 칩의 중앙 라인으로부터 거리(L2)에 제공되며, 여기서 L1=L2이다. 유사하게, 공통 연결 패드(A1 및 A2)는 각각 중앙 라인으로부터 거리(Lg 및 Lm)에 제공되며, 그 중복된 공통 연결 패드(B1 및 B2)는 각각 중앙 라인으로부터 거리(Lh 및 Ln)에 제공되며, 여기서 Lg=Lh 및 Lm=Ln이다.
입력 패드(A5)는 입력 패드(A4)로부터 거리(La)만큼 이격되어 있다. 출력 패드(B5)는 출력 패드(B4)로부터 거리(Lb)만큼 이격되어 있고, 거리(Lb)는 La와 같다. 유사하게 도 4에 도시한 다른 패드 간 거리에 대해서, Lc=Ld 및 Le=Lf이다.
두 개의 칩만이 본 발명의 실시예에 따라 스택될 때, 패드의 배치나 배열에서 일부 융통성이 있다. 도 4에 도시한 실시예에서, 중앙 라인의 일 측 상의 패드는 모두 입력이고, 다른 측 상의 패드는 모두 출력이다. 다른 실시예에서, 입력 포트와 출력 포트는 칩의 중앙 라인의 어느 한 측이나 양측 상에 제공될 수 있다. 그 경우, 각 입력 포트는 그 대응하는 출력 포트로부터 중앙 라인의 반대 측 상에 있고, 한 쌍의 각 입력 및 출력 포트는 중앙 라인으로부터 동일한 거리만큼 이격되어 있다. 입력 패드 및 출력 패드는 서로 그룹을 이룰 수 있지만, 각 그룹 내에서 그 상대적인 배치 및 이격 거리는 복수의 스택된 칩이 있을 때처럼 엄격하게 관리되지는 않는다.
도 5a 내지 도 5c는, 도 2에 도시한 회로(200)의 다른 실시예의 부분 평면도(502)(도 5a), 횡단면 정면도(504)(도 5b), 및 부분 저면도(도 5c)를 포함하는 간략한 정사영도(500)를 예시한다. 도 5b에서 명백한 바와 같이, 이 실시예는, 다수의 스택된 칩 쌍과 같이 멀티-칩 회로나 패키지에서 짝수의 다수의 칩을 도시한다. 스택에서 번갈아 놓인 칩은 인접한 칩에 대해 방향이 뒤집어져 있다.
도 5b에 도시한 실시예는 상부 칩(508), 하부 칩(510) 및 짝수 개의 중간 칩을 포함하는 다수의 실질적으로 동일한 칩을 갖는다. 이 경우, 제 1 중간 칩(512)과 제 2 중간 칩(514)이 있다. 스택에서 각 칩은 실질적으로 동일한 신호 패드 배열을 가지며, 도 3과 관련하여 기재한 칩과 유사한 속성을 갖는다. 이 실시예에서, 멀티-칩 패키지는, 스택되고 뒤집어진 칩의 패드 사이에서 적어도 하나의 병렬 쓰루-칩 비아, 적어도 하나의 직렬 쓰루-칩 비아, 및 적어도 하나의 직렬 연결을 갖는다.
상부 칩(508)의 입력 신호 패드(A3-A6)와 공통 연결 신호 패드(A1-A2 및 B1-B2)(도 5a에 도시)는 각각, 외부 입력 신호와 외부 공통 신호에 연결하기 위한 것이다. 상부 칩의 출력 신호 패드 중 하나 이상은, 아래에 더 상세하게 기재할 바와 같이, 인접한 칩의 각각의 입력 신호 패드에 연결된다.
하부 칩(510)의 출력 신호 패드(B3-B6) 및 공통 연결 신호 패드(A1-A2 및 B1-B2)(도 5c에 도시)는 각각 외부 출력 신호와 외부 공통 신호에 연결하기 위한 것이다. 하부 칩의 입력 신호 패드 중 하나 이상은, 아래에 더 상세하게 기재할 바와 같이, 인접한 칩의 각각의 출력 신호 패드에 연결된다.
중간 칩 중 적어도 하나는, 인접한 중간 칩의 각각의 하나 이상의 입력 신호 패드에 연결된 그 출력 신호 패드 중 하나 이상을 갖는다.
도 5b에 도시한 실시예에서, 절연체(522)는, 서로 접촉되지 않고자 하는 인접한 패드 사이에서 단락을 방지하기 위해 제공된다. 절연체는, 그 사이의 연결을 원치 않는 패드와 같은, 선택된 인접한 패드 사이의 접촉을 방지하기 위해 인접한 중간 칩의 패드 사이에 놓일 수 있다. 칩 간의 각각의 공통 연결은 동일-선상의 쓰루 패드, 칩 및 절연체 비아(518)를 사용하여 이뤄진다. 이 경우 병렬 연결 쓰루-칩 비아는 절연체(522)를 관통하고 그리고 중간 칩의 대응하는 공통 연결 신호 패드를 관통해 연장한다.
출력 포트와 입력 포트 사이의 각각의 직렬 연결은 쓰루 칩 비아(520)나 쓰루 패드 비아(524)를 사용하여 이뤄진다. 절연체가 존재할 때 연결을 보장하기 위해, 쓰루-패드 비아(524)는 절연체를 관통해 연장하여 중간 칩의 하나 이상의 출력 신호 패드를 인접한 칩의 각각의 하나 이상의 입력 신호 패드에 연결한다. 앞서 기재한 바와 같이, 직렬 연결은 데이지 체인이나 루프 토폴로지 연결을 용이하게 할 수 있다.
절연체가 없는 실시예(미도시)에서, 입력 및 출력을 위한 패드는 물리적으로 서로 접촉할 수 있어서 스택에서 "중간" 칩에 대해 연결할 수 있다.
쓰루-칩 비아를 사용하여 직렬 연결한다는 면에서, 스택에서 제 1 두 개의 장치의 입력 및 출력은 서로 연결되지만, 제 2 및 제 3 장치는 쓰루-칩 비아를 사용하여 서로 연결되지 않으며, 절연이 이들 사이에 제공된다. 그 후 제 3 및 제 4 장치는 쓰루-칩 비아를 사용하여 서로 연결된다. 절연체를 관통해 연장하는 쓰루-패드 비아는 제 2 장치와 제 3 장치 사이에 원하는 직렬 연결을 이루기 위해 제공된다.
스택에서 상부 및 하부 칩 상의 입출력 포트는 다른 패드에 연결되기보다는 적절한 외부 연결에 연결된다. 전력 연결 또한 외부로부터 올 것이며, 쓰루-칩 비아를 사용하여 스택을 관통해 직접 병렬 연결될 것이다.
또한, 공통 연결로의 외부 연결은 스택의 상부 및 하부 칩 둘 다 상에 도시되어 있다는 점을 주목해야 한다. 그러나 상부, 하부, 또는 둘 다의 연결을 유리하게 임의로 결합하는 것은 본 기술 내에 있다. 예컨대, 다른 실시예(미도시)에서,
Figure pct00004
, 및 VREF와 같은 신호는 단일 상부 또는 하부 연결을 갖는 반면, VDD, VSS, VDDQ, 및 VSSQ와 같은 전력 공급은 상부 및 하부 연결 둘 다를 갖는다.
일 구성에서, 본 발명은 다수의 실질적으로 동일한 칩을 포함하는 멀티-칩 장치를 제공한다. 각 칩은 하나 이상의 공통 연결 신호 패드를 포함하며, 여기서 각 신호 패드는 중복된 공통 신호 패드에 대해 칩의 중앙 라인 상에 대칭적으로 놓이거나 칩의 중앙 라인을 중심으로 대칭적으로 놓인다. 하나 이상의 입력 신호 패드 또한 하나 이상의 출력 신호 패드와 마찬가지로 각 칩에서 제공된다. 출력 신호 패드는 각 입력 신호 패드에 대해 칩의 중앙 라인을 중심으로 대칭적으로 놓인다. 각 칩 상의 각 공통 연결 신호 패드는 동일-선상의 쓰루 칩 비아에 의해 다른 칩 상의 각각의 공통 연결 신호 패드에 연결된다.
이 구성에서, 다수의 실질적으로 동일한 칩은 상부 칩과 하부 칩을 포함한다. 상부 칩은 외부 입력 신호에 연결하기 위한 하나 이상의 입력 신호 패드, 외부 공통 신호에 연결하기 위한 공통 연결 신호, 및 인접한 칩의 각자의 입력 신호 패드에 연결된 하나 이상의 출력 신호 패드를 갖는다. 하부 칩은 외부 출력 신호에 연결하기 위한 하나 이상의 출력 신호 패드, 외부 공통 신호에 연결하기 위한 공통 연결 신호, 및 인접한 칩의 각자의 출력 신호 패드에 연결된 하나 이상의 입력 신호 패드를 갖는다. 짝수 개의 중간 칩은 인접한 칩의 각자의 하나 이상의 입력 신호 패드에 연결된 하나 이상의 출력 신호 패드를 갖는다.
도 6a 내지 도 6c는, 도 2에 도시한 회로(200)의 실시예인 멀티-칩 패키지(600)의 상세한 부분 평면도(602)(도 6a), 횡단면 정면도(604)(도 6b), 및 부분 저면도(606)(도 6c)를 포함하는 간략한 정사상도(500)를 예시한다. 연결 신호 모두를 도시한다.
Figure pct00005
는 칩의 중앙 라인 상에 대칭적으로 놓이므로, 중복되지 않는다는 점을 주목해야 한다. 상부 칩 상의 입력 패드(CSI: Common Strobe Input)와 하부 칩 상의 출력 포트(CSO: Common Strobe Output) 사이의 예시적인 직렬 또는 데이지 체인 연결을 기재할 것이다. 이것은 네 개의 칩이나, 더 큰 임의의 짝수 개의 칩을 가진 칩에서 직렬 또는 데이지 체인 연결에 관한 더 상세한 내용을 제공한다.
도 6b에 도시한 바와 같이, 외부 연결은 공통 스트로브 입력 신호를 상부 칩 상의 CSI 패드(610) 내로 전달한다. 상부 칩 내의 CSO 패드(612)는 대응하는 출력 신호를 전달한다. 쓰루-칩 비아(614)는 CSO 패드(612)로부터 출력을 취하여 이것을 제 1 중간 칩의 CSI 패드(616)에 대한 입력으로서 연결한다. 제 1 중간 칩 내의 CSO 패드(618)는 출력 신호를 전달한다.
제 2 중간 칩의 CSO 패드(620)는 절연체(622)에 의해 제 1 중간 칩의 CSI 패드(614)로부터 절연되어 스택에서 이들 두 개의 인접한 패드 사이에 연결을 방지한다. 쓰루-패드 비아(624)는 제 1 중간 칩의 CSO 패드(618)로부터 출력을 취하여 이것을 제 2 중간 칩의 CSI 패드(626)에 대한 입력으로서 연결한다. 제 2 중간 칩 내의 CSO 패드(620)는 대응하는 출력 신호를 전달한다.
쓰루-칩 비아(628)는 CSO 패드(620)로부터 출력을 취하여 이것을 하부 칩의 CSI 패드(630)에 대한 입력으로서 연결한다. 하부 칩의 CSO 패드(632)는 출력 신호를 외부 연결에 전달한다.
일실시예에서, 공통 연결 패드는 하나 이상의 전력 패드를 포함하고, 패드의 수는, 동시 입출력 버퍼가 실행될 때 충분한 동작 전류와 안정적인 전압 레벨을 공급하기에 충분하다.
도 7 및 도 8은 본 발명의 실시예에 따른 멀티-칩 장치를 제조하는 방법에서 단계를 도시한다. 번갈아 놓인 칩을 뒤집음으로써, 트랜지스터가 형성된 면인, 각 칩의 상부 측은 서로 대향하여 향하고, 두 개의 패드는 쓰루-실리콘 비아와 같은 쓰루-칩 비아를 통해 서로 수직으로 연결된다. 두 개의 칩에 대해 제 1 연결을 이룬 후, 절연 층이 퇴적되어 두 개의 결합한 멀티-칩(총 4개의 칩)의 패드 사이에 전기 단락을 방지한다. 도 7은 집적회로 칩의 스택된 쌍을 제조하는 단계를 예시하는 반면, 도 8은 다수의 스택된 칩의 쌍, 또는 결합된 칩의 쌍을 가진 멀티-칩 장치를 제조하는 추가 단계를 예시한다.
도 7에서, 단계(702)는, 제 1 칩을 뒤집어, 트랜지스터가 있는 그 상부 측이 아래방향(down)과 바와 같이 제 1 방향으로 향하고 하부 칩이 되는 것을 도시한다. 단계(704)에서, 제 2 칩이 뒤집어진 제 1 칩 상부에 배치되고, 제 2 칩은 제 1 칩과 실질적으로 동일한 패드 배열 및 배치를 갖는다. 단계(706)에서, 상부 칩의 신호 패드를 하부 칩의 대응하는 신호 패드에 용이하게 연결하여 적어도 하나의 직렬 연결 및 적어도 하나의 병렬 연결을 만들기 위해서, 쓰루 패드 및 칩 비아 구멍을 만든다.
두 개의 칩이 실질적으로 동일한 신호 패드 배열을 갖기 때문에, 단계(706)는 상부 칩 공통 연결 신호 패드와 그 중복된 공통 연결 신호 패드 사이를 병렬로 용이하게 연결하기 위해 제 1 쓰루-칩 및 쓰루-패드 비아 구멍을 만드는 단계를 포함할 수 있다. 단계(706)는 상부 칩 출력 신호 패드와 하부 칩 상의 그 각자의 입력 신호 패드 사이를 직렬로 용이하게 연결하기 위해 제 2 쓰루-칩 및 쓰루-패드 비아 구멍을 만드는 단계를 더 포함할 수 있다.
단계(708)에서, 절연 층이 비아 구멍에 놓인다. 단계(710)에서, 도체(예컨대, 구리)를 비아 구멍에 놓아 상부 칩과 하부 칩 상의 패드 사이에 쓰루-비아 연결을 만든다. 일실시예에서, 단계(710)의 끝에서, 스택된 칩 쌍이 제조되고, 스택은 상부 칩 공통 연결 신호 패드를 그 중복된 공통 연결 신호 패드와 병렬로 연결하는 적어도 하나의 병렬 연결 쓰루-칩 비아와, 상부 칩 출력 신호 패드를 하부 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결하는 적어도 하나의 직렬 연결 쓰루-칩 비아를 포함한다.
도 8로 돌아가, 스택된 칩의 두 개의 쌍을 가진 멀티-칩 장치를 제조하는 방법에서 추가 단계를 도시한다. 단계(802)에서, 절연 층을 집적회로 칩의 제 1 스택된 쌍 상부에 퇴적한다. 단계(804)에서, 접촉 구멍을 절연 층에 형성하여, 다른 칩이 후에 상부에 배치될 때 특정한 인접 신호 패드 사이를 연결하게 한다. 단계(806)에서, 도체가, 이전 단계에서 형성된 접촉 구멍 내에 채워진다, 즉 퇴적된다. 단계(808)에서, 도체 층이 에칭되어, 초과분의 도체 소재가 접촉 구멍 외부의 부분으로부터 제거된다. 단계(810)에서, 도 7에서 단계(702-710)에 따라 제조된 두 개의 이전에 결합한 칩을 집적회로 칩의 제 1 스택된 쌍 상부에 부착하여 멀티-칩 패키지를 위한 멀티-칩 회로를 만든다.
일실시예에서, 직렬-연결된 집적회로를 스택하는 방법은 다음의 단계: 제 1 칩을 뒤집는 단계; 제 2 칩을 제 1 칩 상에 배치하는 단계; 제 2 칩의 공통 연결 및 출력 포트 상에 쓰루 패드 및 칩 비아 구멍을 만드는 단계; 비아 구멍에 절연 층을 놓은 단계; 비아 구멍(예컨대 구리)에 도체를 놓는 단계; 절연 층을 퇴적하는 단계; 절연 층에 접촉 구멍을 형성하는 단계; 도체를 접촉 구멍 내에 채우는 단계; 도체 층을 에칭하는 단계; 및 두 개의 칩을 이전에 결합한 칩에 부착하는 단계를 포함한다.
도 9는 본 발명의 실시예에 따른 다른 회로(900)의 정면도이다. 이 실시예에서, 멀티-칩 회로를 형성하는 스택에 8개의 칩이 있다. 상부, 하부 및 중간 칩은 이들 칩 사이에서 그리고 도 5 및 도 6과 관련하여 기재한 것과 유사한 스택 내에서 연결을 갖는다. 도 9에 도시한 바와 같이, 동일한 칩의 스택은 패키지 입출력으로나, 핀 또는 볼 그리드 어레이(BGA: Ball Grid Array)와 같은 볼로의 외부 연결을 갖는다. 예컨대, 회로는 더 많은 본딩 와이어나 볼 그리드를 사용하여 패키지 상의 핀이나 리드 프레임에 연결될 수 있다. BGA는 CPU 패키지를 위한 것과 같이 고성능을 제공하기 위해 메모리 업계에서 잘 알려져 있다. 볼 그리드는 시스템 버스이고, 병렬 또는 직렬(데이지 체인) 연결과 함께 사용될 수 있다. BGA는 핀-기반 또는 TSOP(Thin Small-Outline Package) 연결과 비교하여 적은 커패시턴스와 부하를 제공한다. DDR2 및 DDR3와 다른 고속 장치가 BGA를 사용한다. BGA는 외부와 인터페이스하기 위해 사용되지만, 칩 간 연결을 위해서는 사용되지 않는다.
도 10은 본 발명의 다른 실시예에 따른 멀티-칩 패키지(1000)의 정면 횡단면도를 예시한다. 본 발명의 구성에 따라, 다수의 캐스캐이드 메모리 장치를 가진 메모리 시스템을 제공한다. 메모리 장치는 직렬로 연결할 수 있고, 외부 메모리 제어기는 데이터 및 제어 신호를 수신하여 메모리 시스템에 제공할 수 있다. 유사한 배열이, 2005년 12월 30일에 출원되어 2007년 4월 5일에 공개되었고 본 명세서에서 참조로서 병합되어 있는 "Multiple Independent Serial Link Memory"라는 명칭의 공동 양도된 미국특허출원 공보(제 2007/0076479-A1)에 기재되어 있다.
NAND 플래시와 같은 특정한 타입의 메모리에 대해 본 발명의 실시예를 사용할 경우, 동일한 패키지에 있고 다른 메모리 칩과 스택된 메모리 제어기를 제공하는 것이 바람직할 수 있다. 도 9에 도시한 것과 같은 많은 타입의 메모리 칩(예컨대, DRAM, SRAM 또는 다른 로직)에 대해, 제어기는 스택된 칩과 함께 병합되지 않을 것이다.
도 10의 실시예에서, 제어기(1002)는 스택된 칩(1004) 아래에 배치한다. 메모리로부터의 출력 신호 패드는 제어기 입력 연결(1006)에 의해 제어기의 입력 측에 연결된다. 제어기 입력 연결(1006)은 와이어 본딩, 비아, 볼 그리드 또는 임의의 다른 적절한 연결일 수 있다. 제어기의 출력 측은 제어기 출력 연결(1008)에 의해 메모리 스택의 상부 칩의 입력 패드에 연결된다. 제어기 출력 연결(1008)은 와이어 본딩이나 임의의 다른 적절한 연결일 수 있다. 단지 소수의 대표적인 연결을 도 10에 도시하여 연결의 타입과 성질을 예시하였다.
다른 실시예(미도시)에서, 제어기는 상부에 배치되어 제어기의 출력 측을 메모리의 입력 측에 연결할 수 있다. 적절한 제어기 출력 연결이 제공되어 이들 연결을 이루며, 적절한 제어기 입력 연결이 제공되어 메모리 스택의 출력 측을 제어기의 입력에 연결한다. 그러한 실시예에서, 루프 연결은 스택에서 직렬 연결에 의해 용이하게 될 수 있으며, 여기서 최종 장치는 제어기로 루프백된다.
멀티-칩 패키지를 제조할 때, 도 7 및 도 8과 관련하여 기재한 바와 같이 쓰루-칩 비아를 만드는 것이 제조 공정의 단계 중 일부이다. 제어기를 수반할 때 추가 단계를 포함할 수 있다. 패키지(또는 패키징) 단계에서, 제어기 입출력 연결을 추가한다. 이것은 제어기 출력을 메모리 입력에 연결하거나 그 반대의 경우를 위해 와이어 본딩을 부가하는 단계를 포함할 수 있다. 추가 단계는 전체 패키지나 컴파운드를 덮는 단계를 포함한다.
도 3 내지 도 10에 예시한 칩은 실리콘 기판 기술을 사용하여 제조된다. 그러나 갈륨-아세나이드, 게르마늄, 실리콘-게르마늄 또는 임의의 다른 기판 기술을 사용하여 제조한 실시예가 이 기술 내에 있다.
패드는 명료성 및 용이한 예시를 위해 도 3 내지 도 10에 도시한 실시예에서 칩의 단일 가장자리를 따라 놓인다는 점을 주목해야 한다. 패드는 칩의 두 개, 세 개, 또는 네 개의 가장자리를 따라 놓일 수 있고, 또한 이 기술 내에 있을 수 있다.
도 2 내지 도 10에 도시한 칩의 물리적인 치수나 비율은 축적대로 도시되지 않았다. 일부 치수는 명료한 예시를 위해 과장 또는 축소되었다.
설명을 위한 선행한 상세한 설명에서, 본 발명의 실시예를 철저히 이해하기 위해서 많은 상세한 내용을 제공하였다. 그러나 이들 특정한 상세한 내용은 본 발명을 실행하기 위해 필요치 않음이 당업자에게 명백할 것이다. 다른 예에서, 잘 알려진 전기 구조 및 회로는 본 발명을 애매하게 하지 않기 위해 블록도로 도시하였다.
본 발명의 상기 설명한 실시예는 단지 예시용이다. 여기 첨부한 청구범위에 의해서만 한정되는 본 발명의 범위에서 벗어나지 않고 당업자는 특정한 실시예를 개조, 변경 및 변형시킬 수 있다.

Claims (26)

  1. 집적회로 칩들의 스택된 쌍을 포함하는 멀티-칩 장치로서,
    외부 입력 신호들에 연결하기 위한 하나 이상의 입력 신호 패드;
    중복된 공통 연결 신호 패드에 대해 상부 칩의 중앙 라인을 중심으로 각각 대칭적으로 놓인 하나 이상의 공통 연결 신호 패드;
    각자의 입력 신호 패드들에 대해 상부 칩의 중앙 라인을 중심으로 대칭적으로 놓인 하나 이상의 출력 신호 패드를 갖는
    상부 칩;
    상기 상부 칩과 실질적으로 동일한 신호 패드 배열을 가지며, 상기 상부 칩에 대해 방향이 뒤집어져 있는 하부 칩;
    상부 칩 공통 연결 신호 패드를 그 중복된 공통 연결 신호 패드와 병렬로 연결하는 병렬 연결 쓰루-칩 비아(through-chip via); 및
    상부 칩 출력 신호 패드를 상기 하부 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결하는 직렬 연결 쓰루-칩 비아를 포함하는,
    멀티-칩 장치.
  2. 청구항 1에 있어서, 상기 하나 이상의 입력 신호 패드, 하나 이상의 공통 연결 신호 패드 및 하나 이상의 출력 신호 패드는 상기 상부 칩의 단일 가장자리를 따라 놓이는, 멀티-칩 장치.
  3. 청구항 1에 있어서, 상부 칩 출력 신호 패드들을 상기 하부 칩 상의 이들 각자의 입력 신호 패드들과 직렬로 연결하는 다수의 직렬 연결 쓰루-칩 비아를 더 포함하는, 멀티-칩 장치.
  4. 청구항 1에 있어서, 상부 칩 공통 연결 신호 패드들을 상기 하부 칩 상의 이들의 중복된 공통 연결 신호 패드들과 병렬로 연결하는 다수의 병렬 연결 쓰루-칩 비아를 더 포함하는, 멀티-칩 장치.
  5. 청구항 1에 있어서, 상기 하나 이상의 입력 신호 패드는 상기 상부 칩의 중앙 라인의 동일 측 상에 놓이는, 멀티-칩 장치.
  6. 청구항 1에 있어서, 상기 상부 칩과 하부 칩은 정렬되어 실질적으로 오프셋되지 않는, 멀티-칩 장치.
  7. 청구항 6에 있어서, 상기 상부 칩의 가장자리는 상기 하부 칩의 대응하는 가장자리와 수직으로 일렬로 세워지는, 멀티-칩 장치.
  8. 청구항 1에 있어서, 상기 상부 칩과 하부 칩은 서로 동일한 방향을 향하는, 멀티-칩 장치.
  9. 청구항 8에 있어서, 선택된 신호 패드들을 가진 상기 상부 칩의 측은, 동일한 선택된 신호 패드들을 가진 상기 하부 칩의 측과 동일한 방향을 향하는, 멀티-칩 장치.
  10. 멀티-칩 장치로서,
    상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩으로서, 각 칩이:
    하나 이상의 입력 신호 패드;
    중복된 공통 연결 신호 패드에 대해 상기 칩의 중앙 라인을 중심으로 각각 대칭적으로 놓인 하나 이상의 공통 연결 신호 패드;
    각자의 입력 신호 패드들에 대해 상기 칩의 중앙 라인을 중심으로 대칭적으로 놓인 하나 이상의 출력 신호 패드를 포함하는
    다수의 실질적으로 동일한 칩;
    각 칩 상의 대응하는 공통 연결 신호 패드들을 서로 병렬로 연결하는 병렬 연결 쓰루-칩 비아; 및
    하나의 칩 상의 출력 신호 패드를 다른 칩 상의 그 각자의 입력 신호 패드와 직렬로 연결하는 직렬 연결 쓰루-칩 비아를 포함하고,
    상기 상부 칩은 외부 입력 신호들에 연결하기 위한 상기 하나 이상의 입력 신호 패드, 외부 공통 신호들에 연결하기 위한 상기 공통 연결 신호 패드들, 및 인접한 칩의 각자의 입력 신호 패드들에 연결된 상기 하나 이상의 출력 신호 패드를 가지며,
    상기 하부 칩은 외부 출력 신호들에 연결하기 위한 상기 하나 이상의 출력 신호 패드들, 외부 공통 신호들에 연결하기 위한 상기 공통 연결 신호 패드들, 및 인접한 칩의 각자의 출력 신호 패드들에 연결된 상기 하나 이상의 입력 신호 패드를 가지며,
    상기 중간 칩 중 적어도 하나는, 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드들에 직렬로 연결된 상기 하나 이상의 출력 신호 패드를 가지며,
    상기 다수의 실질적으로 동일한 칩은 스택으로 제공되며, 상기 스택에서 번갈아 놓이는 각각의 칩은 인접한 칩에 대해 방향이 뒤집어져 있고, 각 칩은 실질적으로 동일한 신호 패드 배열을 갖는,
    멀티-칩 장치.
  11. 청구항 10에 있어서, 상기 짝수 개의 중간 칩은, 다수의 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드에 연결된 상기 하나 이상의 출력 신호 패드를 갖는 다수의 중간 칩을 포함하는, 멀티-칩 장치.
  12. 청구항 10에 있어서, 선택된 인접한 패드들 사이에 접촉을 방지하기 위해 인접한 중간 칩들의 패드들 사이에 놓인 절연체를 더 포함하는, 멀티-칩 장치.
  13. 청구항 12에 있어서, 상기 병렬 연결 쓰루-칩 비아는 상기 절연체를 관통하고 그리고 상기 중간 칩들의 대응하는 공통 연결 신호 패드들을 관통해서 연장하는, 멀티-칩 장치.
  14. 청구항 12에 있어서, 상기 중간 칩들 중 하나의 하나 이상의 출력 신호 패드를 인접한 중간 칩의 각자의 하나 이상의 입력 신호 패드에 연결하기 위해 상기 절연체를 관통해 연장하는 쓰루-패드 비아를 더 포함하는, 멀티-칩 장치.
  15. 청구항 12에 있어서,
    상기 다수의 실질적으로 동일한 칩에 대한 액세스를 제어하는 제어기;
    상기 하부 칩으로부터 상기 제어기의 입력 측으로 출력 신호 패드들을 연결하는 제어기 입력 연결들; 및
    상기 제어기의 출력 측을 상기 상부 칩의 입력 패드들에 연결하는 제어기 출력 연결들을 더 포함하는, 멀티-칩 장치.
  16. 청구항 15에 있어서, 상기 제어기는 상기 스택된 칩들 아래에 배치되고, 상기 제어기 출력 연결들은 와이어 본딩을 포함하는, 멀티-칩 장치.
  17. 청구항 15에 있어서, 상기 제어기는 상기 스택된 칩들 위에 배치되고, 상기 제어기 입력 연결들은 와이어 본딩을 포함하는, 멀티-칩 장치.
  18. 직렬-연결된 집적회로들을 스택하는 방법으로서,
    제 1 칩을 뒤집어서, 트랜지스터가 있는 그 상부 측이 제 1 방향을 향하고 하부 칩이 되게 하는 단계;
    상기 제 1 칩과 실질적으로 동일한 패드 배열 및 배치를 갖는 제 2 칩을 상기 뒤집어진 제 1 칩 상부에 배치하는 단계;
    상기 상부 칩의 신호 패드들을 상기 하부 칩의 대응하는 신호 패드들에 용이하게 연결하여 적어도 하나의 직렬 연결과 적어도 하나의 병렬 연결을 만들기 위해 쓰루 패드 및 칩 비아 구멍들을 만드는 단계;
    절연 층을 상기 비아 구멍들에 놓는 단계; 및
    집적회로 칩들의 스택된 쌍을 만들기 위해 상기 상부 칩과 하부 칩 상의 패드들 사이에 쓰루-비아 연결들을 만들도록 도체를 상기 비아 구멍들에 놓는 단계를 포함하는, 스택 방법.
  19. 청구항 18에 있어서, 상기 쓰루 패드 및 칩 비아 구멍들을 만드는 단계는, 상부 칩 공통 연결 신호 패드와 그 중복된 공통 연결 신호 패드 사이를 병렬로 용이하게 연결하기 위해 제 1 쓰루-칩 및 쓰루-패드 비아 구멍을 만드는 단계를 포함하는, 스택 방법.
  20. 청구항 18에 있어서, 상기 쓰루 패드 및 칩 비아 구멍들을 만드는 단계는, 상부 칩 출력 신호 패드와 상기 하부 칩 상의 그 각자의 입력 신호 패드 사이를 직렬로 용이하게 연결하기 위해 제 2 쓰루-칩 및 쓰루-패드 비아 구멍을 만드는 단계를 포함하는, 스택 방법.
  21. 청구항 18에 있어서,
    집적회로 칩들의 스택된 쌍 상부에 절연 층을 퇴적하는 단계;
    다른 칩이 후에 상부에 배치될 때 특정한 인접 신호 패드들 사이에 연결을 허용하기 위해 접촉 구멍들을 상기 절연 층에 형성하는 단계;
    도체를 상기 접촉 구멍들 내로 퇴적하는 단계;
    상기 접촉 구멍들 외부의 부분들로부터 초과분의 도체 소재를 제거하기 위해 도체 층을 에칭하는 단계; 및
    멀티-칩 패키지를 위한 멀티-칩 회로를 만들기 위해, 상기 집적회로 칩들의 스택된 쌍과 실질적으로 동일한 두 개의 이전에 결합한 칩들을 상기 집적회로 칩들의 스택된 쌍 상부에 부착하는 단계를 더 포함하는, 스택 방법.
  22. 청구항 21에 있어서,
    상기 다수의 실질적으로 동일한 칩에 대한 액세스를 제어하는 메모리 제어기를 제공하는 단계;
    상기 상부 칩의 입력 신호 패드들을 상기 제어기의 출력 측에 연결하는 단계; 및
    상기 하부 칩으로부터 상기 제어기의 입력 측으로 출력 신호 패드들을 연결하는 단계를 더 포함하는, 스택 방법.
  23. 실질적으로 동일한 신호 패드 배열들을 가진 상부 칩 및 하부 칩을 포함하고, 상기 하부 칩이 상기 상부 칩에 대해 방향이 뒤집어져 있는, 다수의 실질적으로 동일한 칩;
    상기 상부 칩의 적어도 하나의 출력 신호 패드를 상기 하부 칩의 각자의 입력 신호 패드에 연결하는 적어도 하나의 직렬 쓰루-칩 비아; 및
    상기 상부 칩 상의 적어도 하나의 공통 연결 신호 패드를 상기 하부 칩 상의 적어도 하나의 중복된 공통 연결 신호 패드에 연결하는 적어도 하나의 병렬 쓰루-칩 비아를 포함하는, 멀티-칩 장치.
  24. 멀티-칩 장치로서,
    상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩으로서, 각 칩은 상기 장치에서 실질적으로 동일한 신호 패드 배열들을 가지고, 상기 다수의 칩은 스택으로 제공되며, 상기 스택에서 번갈아 놓인 각각의 칩은 인접한 칩에 대해 방향이 뒤집어져 있는, 다수의 실질적으로 동일한 칩;
    적어도 하나의 병렬 쓰루-칩 비아;
    적어도 하나의 직렬 쓰루-칩 비아; 및
    상기 중간 칩들 중 두 개의 칩의 출력 신호 패드와 입력 신호 패드 사이의 적어도 하나의 직렬 연결을 포함하는, 멀티-칩 장치.
  25. 멀티-칩 패키지로서,
    상부 칩, 짝수 개의 중간 칩 및 하부 칩을 포함하는 다수의 실질적으로 동일한 칩으로서, 각 칩은 장치에서 실질적으로 동일한 신호 패드 배열들을 가지고, 상기 다수의 칩은 스택으로 제공되며, 상기 스택에서 번갈아 놓인 각각의 칩은 인접한 칩에 대해 방향이 뒤집어져 있는, 다수의 실질적으로 동일한 칩;
    적어도 하나의 병렬 쓰루-칩 비아;
    적어도 하나의 직렬 쓰루-칩 비아;
    상기 중간 칩들 중 두 개의 칩의 출력 신호 패드와 입력 신호 패드 사이의 적어도 하나의 직렬 연결;
    외부 입력 신호들에 연결하기 위한 패키지 입력 커넥터들; 및
    외부 출력 신호들에 연결하기 위한 패키지 출력 커넥터들을 포함하는, 멀티-칩 패키지.
  26. 스택된 칩들의 두 개의 쌍을 갖는 멀티-칩 장치를 제조하는 방법으로서,
    제 1 칩을 뒤집어서 트랜지스터들이 있는 그 상부 측이 제 1 방향을 향하고 하부 칩이 되게 하는 단계;
    상기 제 1 칩과 실질적으로 동일한 패드 배열 및 배치를 갖는 제 2 칩을 상기 뒤집어진 제 1 칩 상부에 배치하는 단계;
    상기 상부 칩의 신호 패드들을 상기 하부 칩의 대응하는 신호 패드들에 용이하게 연결하여 적어도 하나의 직렬 연결과 적어도 하나의 병렬 연결을 만들기 위해 쓰루 패드 및 칩 비아 구멍들을 만드는 단계;
    절연 층을 상기 비아 구멍들에 놓는 단계; 및
    집적회로 칩들의 스택된 쌍을 만들기 위해 상기 상부 칩과 하부 칩 상의 패드들 사이에 쓰루-비아 연결들을 만들도록 도체를 상기 비아 구멍들에 놓는 단계와;
    상기 집적회로 칩들의 스택된 쌍 상부에 절연 층을 퇴적하는 단계;
    다른 칩이 후에 상부에 배치될 때 특정한 인접 신호 패드들 사이에 연결을 허용하기 위해 상기 절연 층에 접촉 구멍들을 형성하는 단계;
    도체를 상기 접촉 구멍들 내로 퇴적하는 단계;
    상기 접촉 구멍들 외부의 부분들로부터 초과분의 도체 소재를 제거하기 위해 도체 층을 에칭하는 단계;
    멀티-칩 패키지를 위한 멀티-칩 회로를 만들기 위해, 상기 집적회로 칩들의 스택된 쌍과 실질적으로 동일한 두 개의 이전에 결합한 칩을 상기 집적회로 칩들의 스택된 쌍 상부에 부착하는 단계; 및
    상기 상부 칩의 입력 신호 패드들을 상기 제어기의 출력 측에 연결하고, 출력 신호 패드들을 상기 하부 칩으로부터 상기 제어기의 입력 측에 연결하는 와이어 본딩을 부가하는 단계와; 그리고
    전체 패키지 또는 컴파운드를 덮는 단계를 포함하는,
    멀티-칩 장치 제조 방법.
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